KR102652444B1 - 이미지 센서 - Google Patents

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Abstract

이미지 센서가 제공된다. 본 발명의 실시예들에 따른 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 제공된 제1 및 제2 광전 변환 영역; 상기 제2 면으로부터 상기 제1 면을 향하여 연장된 매립 패턴, 상기 매립 패턴은 상기 제1 광전 변환 영역과 마주보는 제1 측면 및 상기 제2 광전 변환 영역과 마주보는 제2 측면을 갖고; 및 상기 매립 패턴 상의 도전 패턴을 포함하되, 상기 도전 패턴은 상기 제1 측면 상의 제1 부분, 상기 제2 측면 상의 제2 부분 및 상기 매립 패턴의 상면 상에서 상기 제1 부분 및 상기 제2 부분을 연결하는 연결부분을 포함할 수 있다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 씨모스(CMOS) 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본 발명이 해결하고자 하는 과제는 암전류를 억제할 수 있는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 광감도가 향상된 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 제공된 제1 및 제2 광전 변환 영역; 상기 제2 면으로부터 상기 제1 면을 향하여 연장된 매립 패턴, 상기 매립 패턴은 상기 제1 광전 변환 영역과 마주보는 제1 측면 및 상기 제2 광전 변환 영역과 마주보는 제2 측면을 갖고; 및 상기 매립 패턴 상의 도전 패턴을 포함하되, 상기 도전 패턴은 상기 제1 측면 상의 제1 부분, 상기 제2 측면 상의 제2 부분 및 상기 매립 패턴의 상면 상에서 상기 제1 부분 및 상기 제2 부분을 연결하는 연결부분을 포함할 수 있다.
본 발명의 개념에 따른 이미지 센서는 복수개의 화소 영역들을 포함하며, 서로 대향하는 제1 면과 제2 면을 포함하는 반도체 기판; 및 상기 제1 면으로부터 상기 제2 면으로 연장되어 상기 화소 영역들을 분리하는 화소 분리 구조체를 포함하되, 상기 화소 분리 구조체는 도전 패턴, 상기 도전 패턴 상의 캐핑 패턴 및 상기 도전 패턴 내의 매립 패턴을 포함하고, 상기 매립 패턴의 바닥면은 상기 도전 패턴에 의해 노출되고, 상기 매립 패턴의 상면은 상기 도전 패턴을 사이에 두고 상기 캐핑 패턴의 바닥면과 이격될 수 있다.
본 발명의 개념에 따른 이미지 센서는 제1 면 및 제2 면을 갖는 반도체 기판, 상기 반도체 기판은 광전 변환 영역을 갖는 화소 영역을 포함하고; 상기 화소 영역을 둘러싸는 격자 구조를 갖는 화소 분리 구조체, 상기 화소 분리 구조체는 도전 패턴, 상기 도전 패턴 상의 캐핑 패턴 및 상기 도전 패턴 내의 매립 패턴을 포함하고; 및 상기 제1 면과 인접하여 상기 기판 내에 배치되며, 상기 화소 분리 구조체와 접하는 소자 분리 패턴을 포함하되, 상기 소자 분리 패턴의 상면은 상기 캐핑 패턴의 상면과 공면을 이루고, 상기 도전 패턴의 바닥면은 상기 매립 패턴의 바닥면과 공면을 이룰 수 있다.
본 발명에 실시예들에 따르면, 암전류가 억제될 수 있고, 반도체 기판의 휨이 방지될 수 있는 이미지 센서가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다.
도 4는 각각 도 3의 I-I' 선을 따라 자른 단면도들이다.
도 5a 내지 도 5d는 도 4의 A 부분을 확대한 확대단면도들이다.
도 6a 및 도 6c는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 도면들로, 각각 도 3의 I-I' 선에 대응되는 단면도들이다.
도 7 내지 도 15는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array, 1), 행 디코더(row decoder, 2), 행 드라이버(row driver, 3), 열 디코더(column decoder, 4), 타이밍 발생기(timing generator, 5), 상관 이중 샘플러(CDS: Correlated Double Sampler, 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter, 7) 및 입출력 버퍼(I/O buffer, 8)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1)는 행 드라이버로(3)부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공될 수 있다.
행 드라이버(3)는, 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(2) 및 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS, 6)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC, 7)는 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 센서 어레이(1)는 복수의 단위 픽셀들(PX)을 포함하며, 단위 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 각각의 단위 픽셀들(PX)은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)를 포함할 수 있다. 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다. 각각의 단위 픽셀들(PX)은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)를 더 포함할 수 있다.
광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 광전 변환 소자(PD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 및 이들의 조합을 포함할 수 있다. 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다. 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 플로팅 확산 영역(FD)으로 인가될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온되면, 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 드라이브 트랜지스터(DX)는 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 드레인 전극으로 인가될수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다. 도 4는 각각 도 3의 I-I' 선을 따라 자른 단면도들이다.
도 3, 도 4를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는, 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은 배선층(20)과 광 투과층(30)의 사이에 배치될 수 있다. 광전 변환층(10)은, 반도체 기판(100), 및 반도체 기판(100) 내에 제공된 광전 변환 영역들(110)을 포함할 수 있다. 외부에서 입사된 광은 광전 변환 영역들(110)에서 전기적 신호로 변환될 수 있다.
반도체 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b) 을 가질 수 있다. 배선층(20)은 반도체 기판(100)의 제1 면(100a) 상에 배치될 수 있고, 광 투과층(30)은 반도체 기판(100)의 제2 면(100b) 상에 배치될 수 있다.
반도체 기판(100)은 제1 도전형(예컨대, p형)의 벌크(bulk) 실리콘 기판 상에 제1 도전형의 에피택시얼층이 형성된 기판일 수 있다. 이때 이미지 센서의 제조 공정상, 반도체 기판(100)에는 벌크 실리콘 기판이 제거되어 p형의 에피택시얼층만 잔존될 수 있다. 또한, 반도체 기판(100)은 제1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다. 이와 달리, 반도체 기판(100)은 n형의 에피택시얼층, 벌크 실리콘 기판, SOI 기판 등 다양한 형태의 기판을 포함할 수 있다.
반도체 기판(100)은, 화소 분리 구조체(150)에 의해 정의되는 복수개의 화소 영역들(PR)을 포함할 수 있다. 화소 영역들(PR)은 도 1 및 도 2의 단위 픽셀들(PX)에 각각 대응할 수 있다. 화소 영역들(PR)은, 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 화소 분리 구조체(150)는, 화소 영역(PR)에 입사되는 입사광에 의해 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 화소 영역(PR)으로 입사되는 것을 방지할 수 있다. 즉, 화소 분리 구조체(150)는 화소 영역들(PR) 간의 크로스토크 현상을 방지할 수 있다.
평면적 관점에서, 화소 분리 구조체(150)는 격자 구조를 가질 수 있다. 평면적 관점에서, 화소 분리 구조체(150)는 각각의 화소 영역들(PR)을 완전히 둘러쌀 수 있다. 화소 분리 구조체(150)는 반도체 기판(100)의 제1 면(100a)으로부터 제2 면(100b)을 향해 연장될 수 있다. 화소 분리 구조체(150)는 반도체 기판(100)을 관통할 수 있다. 달리 말해서, 화소 분리 구조체(150)의 깊이는 반도체 기판(100)의 수직적 두께와 실질적으로 동일할 수 있다. 예컨대, 화소 분리 구조체(150)의 폭은 반도체 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점차 감소할 수 있다. 화소 분리 구조체(150)의 보다 구체적인 구조는 이하 도 5a 내지 도 5d를 함께 참조하여 후술된다.
광전 변환 영역들(110)이 화소 영역들(PR) 내에 각각 배치될 수 있다. 광전 변환 영역들(110)은, 반도체 기판(100)과 반대인 제2 도전형(예를 들어, n형)의 불순물들로 도핑된 불순물 영역들일 수 있다. 광전 변환 영역들(110)은 제1 면(100a)보다 제2 면(100b)에 더 가깝게 배치될 수 있다. 예컨대, 광전 변환 영역들(110)은 반도체 기판(100)의 제2 면(100b)과 인접할 수 있다. 각각의 광전 변환 영역들(110)은, 제1 면(100a)에 인접한 제1 영역과 제2 면(100b)에 인접한 제2 영역을 포함할 수 있다. 광전 변환 영역(110)의 상기 제1 영역과 상기 제2 영역 간에 불순물 농도 차이를 가질 수 있다. 이에 따라, 광전 변환 영역(110)은 반도체 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텐셜 기울기를 가질 수 있다.
반도체 기판(100)과 광전 변환 영역(110)은 포토다이오드를 구성할 수 있다. 즉, 제1 도전형의 반도체 기판(100)과 제2 도전형의 광전 변환 영역(110)의 p-n 접합(p-n junction)에 의해 포토다이오드가 구성될 수 있다. 포토다이오드를 구성하는 광전 변환 영역(110)은, 입사광의 세기에 비례하여 광전하를 생성 및 축적할 수 있다.
반도체 기판(100)의 제1 면(100a) 상에, 제1 활성 패턴들(ACT1), 제2 활성 패턴들(ACT2) 및 제3 활성 패턴들(ACT3)을 정의하는 소자 분리 패턴(103)이 제공될 수 있다. 소자 분리 패턴(103)의 폭은 반도체 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점차 감소할 수 있다. 소자 분리 패턴(103)의 바닥면은 광전 변환 영역들(110)과 수직적으로 이격될 수 있다. 소자 분리 패턴(103)의 깊이는 화소 분리 구조체(150)의 깊이보다 작을 수 있다. 화소 분리 구조체(150)는 소자 분리 패턴(103)의 일부와 중첩될 수 있다.
각각의 화소 영역들(PR)은 소자 분리 패턴(103)에 의해 정의되는 제1 활성 패턴(ACT1)을 포함할 수 있다. 제1 활성 패턴(ACT1)은 화소 영역(PR)의 중심 영역에 배치될 수 있다. 제1 활성 패턴(ACT1)은 'L'자 형태의 평면적 형상을 가질 수 있다. 화소 영역들(PR)은 제2 활성 패턴(ACT2) 또는 제3 활성 패턴(ACT3)을 포함할 수 있다. 제2 활성 패턴(ACT2) 및 제3 활성 패턴(ACT3)은 소자 분리 패턴(103)에 의해 정의될 수 있다. 평면적 관점에서, 제2 및 제3 활성 패턴들(ACT2, ACT3) 각각은 화소 영역(PR)의 가장자리에 배치될 수 있다. 각각의 제2 및 제3 활성 패턴들(ACT2, ACT3)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제1 내지 제3 활성 패턴들(ACT1, ACT2, ACT3)의 평면적 형상은, 도 3에 나타난 형태로 한정되는 것은 아니며, 다양하게 변경될 수 있다. 실시예들에 따르면, 도 3에 도시된 것과 달리, 각각의 화소 영역들(PR) 제1 내지 제3 활성 패턴들(ACT1, ACT2, ACT3)을 모두 포함할 수 있다. 이 경우, 제1 활성 패턴(ACT1)은 제2 활성 패턴(ACT2) 및 제3 활성 패턴(ACT3) 사이에 배치될 수 있다.
앞서 도 2를 참조하여 설명한 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)이 반도체 기판(100)의 제1 면(100a) 상에 제공될 수 있다.
전송 트랜지스터(TX)가 화소 영역들(PR) 각각의 제1 활성 패턴(ACT1) 상에 제공될 수 있다. 전송 트랜지스터(TX)는, 제1 활성 패턴(ACT1) 상의 전송 게이트(TG) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 전송 게이트(TG)는 반도체 기판(100) 내로 삽입된 하부 부분과, 상기 하부 부분과 연결되며 반도체 기판(100)의 제1 면(100a) 상으로 돌출되는 상부 부분을 포함할 수 있다. 전송 게이트(TG)와 반도체 기판(100) 사이에 게이트 유전막(GI)이 개재될 수 있다. 플로팅 확산 영역(FD)은 전송 게이트(TG)의 일측의 제1 활성 패턴(ACT1) 내에 위치할 수 있다. 플로팅 확산 영역(FD)은 반도체 기판(100)과 반대인 제2 도전형(예컨대, n형)을 가질 수 있다. 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)가 제2 활성 패턴(ACT2) 상에 제공될 수 있다. 드라이브 트랜지스터(DX)는 드라이브 게이트(SF)를 포함할 수 있고, 선택 트랜지스터(SX)는 선택 게이트(SG)를 포함할 수 있다. 드라이브 게이트(SF) 및 선택 게이트(SG)는 제2 활성 패턴(ACT2) 상에 배치될 수 있다. 리셋 트랜지스터(RX)가 제3 활성 패턴(ACT3) 상에 제공될 수 있다. 리셋 트랜지스터(RX)는 제3 활성 패턴(ACT3) 상의 리셋 게이트(RG)를 포함할 수 있다. 각각의 드라이브, 선택 및 리셋 게이트들(SF, SG, RG)과 반도체 기판(100) 사이에 게이트 유전막이 개재될 수 있다.
배선층(20)은, 제1 내지 제3 층간 절연막들(221, 222, 223) 및 제1 및 제2 배선들(212, 213)을 포함할 수 있다. 제1 층간 절연막(221)은 반도체 기판(100)의 제1 면(100a) 상에 제공되어, 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)을 덮을 수 있다. 제1 및 제2 배선들(212, 213)은, 제1 층간 절연막(221) 상에 적층된 제2 및 제3 층간 절연막들(222, 223) 내에 각각 배치될 수 있다.
제1 및 제2 배선들(212, 213)은, 제1 층간 절연막(221)을 관통하는 제1 콘택들(BCP)을 통해 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)과 전기적으로 연결될 수 있다. 본 발명의 실시예들에서, 제1 및 제2 배선들(212, 213)은 광전 변환 영역들(110)의 배열과 관계없이 배치될 수 있다. 평면적 관점에서, 제1 및 제2 배선들(212, 213)은 광전 변환 영역들(110)을 가로지를 수도 있다.
광 투과층(30)은 컬러 필터들(303) 및 마이크로 렌즈들(307)을 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링하여, 광을 광전 변환층(10)으로 제공할 수 있다.
구체적으로, 반도체 기판(100)의 제2 면(100b) 상에 컬러 필터들(303) 및 마이크로 렌즈들(307)이 제공될 수 있다. 컬러 필터들(303)이 화소 영역들(PR) 상에 각각 배치될 수 있다. 마이크로 렌즈들(307)이 컬러 필터들(303) 상에 각각 배치될 수 있다. 반도체 기판(100)의 제2 면(100b)과 컬러 필터들(303) 사이에 반사 방지막(132) 및 제1 및 제2 절연막들(134,136)이 배치될 수 있다. 반사 방지막(132)은 기판(100)의 제2 면(100b)으로 입사되는 광이 광전 변환층(10)에 원활히 도달될 수 있도록 광의 반사를 방지할 수 있다. 컬러 필터들(303)과 마이크로 렌즈들(307) 사이에 제3 절연막(305)이 배치될 수 있다.
컬러 필터들(303)은 원색 컬러 필터들(Primary Color Filter)을 포함할 수 있다. 컬러 필터들(303)은, 예컨대, 녹색, 적색 및 청색의 컬러 필터들을 포함할 수 있다. 컬러 필터들(303)은 베이어 패턴(bayer pattern) 방식으로 배열될 수 있다. 다른 예로, 컬러 필터들(303)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
마이크로 렌즈들(307)은 화소 영역들(PR)로 입사되는 빛을 집광시킬 수 있도록 볼록한 형태를 가질 수 있다. 평면적 관점에서, 마이크로 렌즈들(307)은 광전 변환 영역들(110)과 각각 중첩될 수 있다.
도 5a 내지 도 5d는 도 4의 A 부분을 확대한 확대단면도들이다. 이하, 화소 분리 구조체(150) 및 소자 분리 패턴(103)에 관하여 보다 상세히 설명한다.
도 3, 도 4 및 도 5a를 참조하면, 반도체 기판(100)을 관통하여 화소 영역들(PR)을 정의하는 제1 트렌치(TR1)가 정의될 수 있다. 평면적 관점에서, 제1 트렌치(TR1)는 격자 구조를 가질 수 있다.
반도체 기판(100)의 내에 제1 트렌치(TR1)의 내측벽을 따라 도핑 영역(105)이 형성될 수 있다. 도핑 영역(105)은 화소 분리 구조체(150)의 측벽과 인접할 수 있다. 도핑 영역(105)은 제1 광전 변환 영역(110a) 및 제2 광전 변환 영역(110b)과 이격될 수 있다. 도핑 영역(105)은, 예컨대, 게르마늄, 탄소 및 붕소 중 적어도 하나의 이온들이 도핑된 영역일 수 있다. 도핑 영역(105)은, 예컨대, 제1 도전형을 가질 수 있다. 도핑 영역(105)은 도핑 영역(105)과 광전 변환 영역들(110a, 100b) 사이의 반도체 기판(100)에 비해 높은 도펀트 농도를 가질 수 있다.
화소 분리 구조체(150)가 제1 트렌치(TR1)를 채울 수 있다. 화소 분리 구조체(150)는, 절연 패턴(155), 도전 패턴(153), 캐핑 패턴(157) 및 매립 패턴(151)을 포함할 수 있다. 절연 패턴(155)은 제1 트렌치(TR1)의 내측벽을 덮을 수 있다. 도전 패턴(153), 캐핑 패턴(157) 및 매립 패턴(151)이 제1 트렌치(TR1)를 채울 수 있다. 캐핑 패턴(157)이 제1 트렌치(TR1)의 상부를 채울 수 있다. 도전 패턴(153)이 제1 트렌치(TR1)의 하부를 채울 수 있다. 매립 패턴(151)은 도전 패턴(153)의 내에 배치될 수 있다.
캐핑 패턴(157)은 반도체 기판(100)의 제1 면(100a)에 인접하고, 캐핑 패턴(157)의 상면은 제1 면(100a)과 공면을 이룰 수 있다. 도전 패턴(153)은 반도체 기판(100)의 제2 면(100b)에 인접하고, 도전 패턴(153)의 바닥면은 제2 면(100b)과 공면을 이룰 수 있다.
절연 패턴(155)은 반도체 기판(100)의 제1 면(100a)으로부터 제2 면(100b)으로 연장될 수 있다. 절연 패턴(155)은, 평면적 관점에서, 광전 변환 영역들(110)의 각각을 둘러쌀 수 있다. 절연 패턴(155)은 도전 패턴(153)과 반도체 기판(100) 사이에 개재될 수 있다. 즉, 절연 패턴(155)에 의해 도전 패턴(153)이 반도체 기판(100)으로부터 이격될 수 있다. 절연 패턴(155)에 의해 도전 패턴(153)이 반도체 기판(100)으로부터 절연될 수 있다. 도전 패턴(153)은, 예컨대, n형 또는 p형으로 도핑된 폴리 실리콘을 포함할 수 있다. 절연 패턴(155) 및 캐핑 패턴(157) 각각은, 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다.
매립 패턴(151)이 도전 패턴(153)의 내에 배치될 수 있다. 매립 패턴(151)은, 평면적 관점에서, 화소 영역들을 둘러싸는 격자 구조를 가질 수 있다. 매립 패턴(151)의 바닥면은 도전 패턴(153)에 의해 노출될 수 있다. 달리 말해서, 매립 패턴(151)의 바닥면은 도전 패턴(153)의 바닥면과 동일한 레벨에 위치할 수 있다. 매립 패턴(151)의 상면(151t)은 도전 패턴(153)을 사이에 두고 캐핑 패턴(157)의 하면과 이격될 수 있다.
보다 구체적으로, 매립 패턴(151)은 반도체 기판(100)의 제2 면(100b)으로부터 제1 면(100a)을 향하여 연장될 수 있다. 달리 말해서, 매립 패턴(151)의 바닥면은 반도체 기판(100)의 제2 면(100b)과 공면을 이룰 수 있다. 매립 패턴(151)은 서로 인접한 제1 광전 변환 영역(110a)과 제2 광전 변환 영역(110b)의 사이에 배치될 수 있다. 매립 패턴(151)은 제1 광전 변환 영역(110a)과 마주보는 제1 측면(151l) 및 제2 광전 변환 영역(110b)과 마주보는 제2 측면(151r)을 가질 수 있다.
도전 패턴(153)은 제1 부분(P1), 제2 부분(P2) 및 제1 부분(P1)과 제2 부분(P2)을 연결하는 연결 부분(P3)을 포함할 수 있다. 도전 패턴(153)의 제1 부분(P1)은 매립 패턴(151)의 제1 측면(151l) 상에 제공될 수 있고, 도전 패턴(153)의 제2 부분(P2)은 매립 패턴(151)의 제2 측면(151r) 상에 제공될 수 있다. 도전 패턴(153)의 제1 부분(P1)과 제2 부분(P2)은 연결 부분(P3)을 통하여 연결될 수 있다. 도전 패턴(153) 연결 부분은 매립 패턴(151)의 상면(151t) 상에 제공될 수 있다. 달리 말해서, 도전 패턴(153)은 매립 패턴(151)의 제1 측면(151l), 제2 측면(151r) 및 상면(151t)을 덮을 수 있다.
매립 패턴(151)은 도전 패턴(153)과 열 팽창 계수가 다른 물질을 포함할 수 있다. 예컨대, 매립 패턴(151)은 금속 산화물 또는 금속을 포함할 수 있다. 매립 패턴(151)은, 금속 산화물로서, ITO(Indium tin oxide) 및 알루미늄 옥사이드(Al2O3) 중에서 선택된 어느 하나 또는 이들의 조합을 포함할 수 있다. 이와 달리, 매립 패턴(151)은 금속으로서, 티타늄질화물(TiN), 탄탈늄질화물(TaN), 텅스텐(W) 및 구리(Cu) 중에서 선택된 어느 하나 또는 이들의 조합을 포함할 수 있다. 이와 달리, 매립 패턴(151)은 SiCN, SiON 및 SiOC 중에서 선택된 어느 하나 또는 이들의 조합을 포함할 수 있다. 매립 패턴(151)은 반도체 기판(100)에 압축 응력(Compressive Stress)을 발생시켜 기판의 휨을 방지할 수 있다. 일 예로, 매립 패턴(151)은 화소 분리 구조체(150) 내의 보이드가 형성되는 것을 방지할 수 있을 뿐 아니라, 고온 공정시 반도체 기판(100)에 인가되는 인장 응력을 상쇄시킬 수 있다. 이로써, 반도체 기판(100)의 변형이 방지될 수 있다.
실시예들에 따르면, 매립 패턴(151)의 상면(151t)은 소자 분리 패턴(103)이 배치되는 제2 트렌치(TR2)의 바닥면보다 낮은 레벨에 위치할 수 있다. 달리 말해서, 매립 패턴(151)의 상면의 레벨은 소자 분리 패턴(103)의 하면의 레벨보다 낮을 수 있다 또한, 도전 패턴(153)의 상면(153t)은 소자 분리 패턴(103)이 배치되는 제2 트렌치(TR2)의 바닥면보다 낮은 레벨에 위치할 수 있다. 달리 말해서, 도전 패턴(153)의 상면의 레벨은 소자 분리 패턴(103)의 하면의 레벨보다 낮을 수 있다.
반도체 기판(100)의 제2 면(100b) 상에 도전 라인(CL)이 제공될 수 있다. 도전 라인(CL)은 화소 분리 구조체(150)의 도전 패턴(153)과 전기적으로 연결될 수 있다. 일 예로, 도전 라인(CL)은 도전 패턴(153)의 바닥면과 직접 접촉할 수 있다.
도전 라인(CL)으로 음의 전압이 인가될 수 있다. 일 예로, 도전 라인(CL)은 차지 펌프(charge pump)에 전기적으로 연결되어, 차지 펌프로부터 도전 라인(CL)으로 음의 전압이 인가될 수 있다. 상기 음의 전압은 정전압으로 인가될 수 있다. 도전 라인(CL)을 통해 음의 전압이 도전 패턴(153)에 인가될 수 있다. 화소 영역(PR)에서 생성된 양전하가 화소 영역(PR)을 둘러싸는 도전 패턴(153)을 통해 제거될 수 있다. 결과적으로, 이미지 센서의 암전류 특성이 개선될 수 있다. 도전 라인(CL)은 도전 패턴(153)의 제1 부분(P1) 및 제2 부분(P2)과 직접 접촉할 수 있다. 또한 도전 라인(CL)은 매립 패턴(151)과 직접 접촉할 수 있다. 앞서 설명된 바와 같이, 도전 패턴(153)이 제1 부분(P1)과 제2 부분(P2)을 연결하는 연결 부분(P3)을 가짐에 따라, 도전 라인(CL)으로 인가되는 음의 전압이 도전 패턴(153)의 전체에 전달될 수 있다.
화소 영역(PR)의 제1 내지 제3 활성 패턴들(ACT1, ACT2, ACT3)을 정의하는 제2 트렌치(TR2)가 정의될 수 있다. 제2 트렌치(TR2)는 제1 면(100a)으로부터 제2 면(100b)을 향해 연장될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 얕을 수 있다. 소자 분리 패턴(103)은 제2 트렌치(TR2)를 채울 수 있다. 화소 분리 구조체(150)의 바닥면은, 소자 분리 패턴(103)의 바닥면보다 제2 면(100b)에 더 가까울 수 있다.
실시예들에 따르면, 도 5b에 도시된 바와 같이, 도전 패턴(153)의 상면(153t)은 소자 분리 패턴(103)이 배치되는 제2 트렌치(TR2)의 바닥면보다 높은 레벨에 위치할 수 있다. 달리 말해서, 도전 패턴(153)의 상면의 레벨은 소자 분리 패턴(103)의 하면의 레벨보다 높을 수 있다.
실시예들에 따르면, 도 5c에 도시된 바와 같이, 매립 패턴(151)의 상면은 소자 분리 패턴(103)이 배치되는 제2 트렌치(TR2)의 바닥면보다 높은 레벨에 위치할 수 있다. 달리 말해서, 매립 패턴(151)의 상면의 레벨은 소자 분리 패턴(103)의 하면의 레벨보다 높을 수 있다.
실시예들에 따르면, 도 5d에 도시된 바와 같이, 도전 패턴(153)의 상면(153t)은 매립 패턴(151)의 상면(151t)을 향하여 오목하게 함몰된 형상을 가질 수 있다. 또한, 매립 패턴(151)의 상면(151t)은 반도체 기판(100)의 제2 면(100b)을 향하여 오목하게 함몰된 형상을 가질 수 있다.
도 6a 및 도 6c는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 도면들로, 각각 도 3의 I-I' 선에 대응되는 단면도들이다. 설명의 간략함을 위해, 앞서 설명된 내용과 동일/유사한 구성들에 대한 설명은 생략하고, 차이점들에 대하여 설명하기로 한다.
도 6a 및 도 6b를 참조하면, 매립 패턴(151)은 제1 패턴(151a) 및 제1 패턴(151a)을 둘러싸는 제2 패턴(151b)을 포함할 수 있다. 제1 패턴(151a)은 ITO(Indium tin oxide), 알루미늄 옥사이드(Al2O3), 티타늄질화물(TiN), 탄탈늄질화물(TaN), 텅스텐(W), 구리(Cu), SiCN, SiON 및 SiOC 중에서 선택된 적어도 하나를 포함할 수 있다. 제2 패턴(151b)은 상술된 물질들 중 제1 패턴(151a)과 다른 적어도 하나를 포함할 수 있다. 이때, 제1 패턴(151a)은 제2 패턴(151b)에 비해 굴절률이 높은 물질을 포함할 수 있다.
제1 패턴(151a)은, 도 6a에 도시된 바와 같이, 제2 패턴(151b)의 상면으로부터 제2 패턴(151b)의 하면으로 연장될 수 있다. 즉, 제1 패턴(151a) 및 제2 패턴(151b)은 도전 라인(CL)과 직접 접촉할 수 있다.
실시예들에 따르면, 도 6b에 도시된 바와 같이, 제1 패턴(151a)은, 제2 패턴(151b)의 하면에 비해 높은 레벨에 위치하는 하면을 가질 수도 있다.
도 6c를 참조하면, 매립 패턴(151)은 제1 패턴(151a) 및 제1 패턴(151a)의 상면 상의 제2 패턴(151b)을 포함할 수 있다. 제2 패턴(151b)의 하면은 반도체 기판(100)의 제2 면(100b) 보다 높은 레벨에 위치할 수 있다. 제2 패턴(151b)은 제1 패턴(151a)을 사이에 두고 도전 라인(CL)과 이격될 수 있다.
도 7 내지 도 15는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 제 1 도전형(예를 들어, p형)의 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 서로 대향하는 제 1 면(10a) 및 제 2 면(10b)을 가질 수 있다. 반도체 기판(100)은 제 1 도전형 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이와 달리, 반도체 기판(100)은 제 1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다.
반도체 기판(100)의 제1 면(100a) 상에 제2 트렌치(TR2)를 형성할 수 있다. 제2 트렌치(TR2)를 형성하는 것은 반도체 기판(100)의 제1 면(100a) 상에 마스크 패턴(MK)을 형성하고, 마스크 패턴(MK)을 이용하여 상기 제1 면(100a) 상에 식각 공정을 수행하는 것을 포함할 수 있다.
도 8을 참조하면, 반도체 기판(100)의 제1 면(100a) 상에 제1 트렌치(TR1)를 형성할 수 있다. 제1 트렌치(TR1)를 형성하기에 앞서 반도체 기판(100)의 제1 면(100a) 상에 제1 절연막(103p)을 형성할 수 있다. 제1 절연막(103p)은 제2 트렌치(TR2)를 완전히 채울 수 있고, 마스크 패턴(MK)을 덮을 수 있다. 제1 절연막(103p)의 상면은 반도체 기판(100)의 제1 면(100a)에 비해 높은 레벨에 형성될 수 있다. 제1 절연막(103p) 상에 마스크(미도시)를 형성하고, 제1 절연막(103p) 및 반도체 기판(100)을 이방성 식각하여 제1 트렌치(TR1)를 형성할 수 있다.
도 9를 참조하면, 제1 트렌치(TR1)의 내측벽을 컨포말하게 덮는 예비 절연 패턴(155p)이 형성될 수 있다. 예비 절연 패턴(155p)은 제1 절연막(103p)의 상면을 덮을 수 있다. 예비 절연 패턴(155p)은 제1 트렌치(TR1)가 형성된 반도체 기판(100) 전면에 절연 물질을 균일한 두께로 증착하여 형성할 수 있다. 예비 절연 패턴(155p)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 예비 절연 패턴(155p)을 형성하기에 앞서, 제1 트렌치(TR1)의 내측벽 상에 이온 도핑 공정을 수행하여 도핑 영역(105)을 형성할 수 있다.
도 10을 참조하면, 예비 절연 패턴(155p) 상에 제1 예비 도전막(153a) 및 매립층(151p)을 형성할 수 있다. 구체적으로, 제1 예비 도전막(153a)을 형성하는 것은 예비 절연 패턴(155p)이 형성된 반도체 기판(100)의 전면에 도전 물질을 균일한 두께로 증착하는 것을 포함할 수 있다. 이어서, 반도체 기판(100)의 전면에 제1 트렌치(TR1)의 잔부를 채우는 매립층(151p)을 형성할 수 있다.
도 11을 참조하면, 매립층(151p)으로부터 매립 패턴(151)을 형성할 수 있다. 매립 패턴(151)을 형성하는 것은 매립 패턴(151)에 대한 애치백 공정을 수행하여, 매립층(151p)의 일부를 제거하는 것을 포함할 수 있다. 매립 패턴(151)은 제1 트렌치(TR1)의 하부를 채울 수 있다. 매립 패턴(151)의 상면은 반도체 기판(100)의 상면의 레벨보다 낮게 형성될 수 있다.
도 12를 참조하면, 제1 트렌치(TR1)의 잔부를 채우는 제2 예비 도전막(153b)이 형성될 수 있다. 예컨대, 제2 예비 도전막(153b)은 제1 예비 도전막(153a)과 동일한 물질을 포함할 수 있다. 제2 예비 도전막(153b)은 증착 공정을 이용하여 형성될 수 있으며, 제1 트렌치(TR1)의 잔부를 완전히 채울 수 있다. 실시예들에 따르면, 증착 공정으로 수행하여 제2 예비 도전막(153b)을 형성함에 따라, 제2 예비 도전막(153b)의 상면 상에 제1 트렌치(TR1)와 수직적으로 중첩되는 함몰부(미도시)가 형성될 수 있다.
도 13을 참조하면, 제1 예비 도전막(153a) 및 제2 예비 도전막(153b)에 대한 등방성 식각 공정을 수행하여 도전 패턴(153)을 형성할 수 있다. 제1 예비 도전막(153a) 및 제2 예비 도전막(153b)에 대한 등방성 식각 공정은, 습식 식각액을 이용한 습식 식각 공정을 이용하여 수행될 수 있다. 일 예로, 제1 예비 도전막(153a) 및 제2 예비 도전막(153b)이 폴리실리콘을 포함하는 경우, 불산(HF), 질산(HNO3) 및 초산(CH3COOH)의 혼합 용액을 이용하여 제1 예비 도전막(153a) 및 제2 예비 도전막(153b)을 함께 습식 식각할 수 있다.
제1 예비 도전막(153a) 및 제2 예비 도전막(153b)에 대한 등방성 식각 공정이 수행됨에 따라, 제1 예비 도전막(153a)의 일부는 매립 패턴(151)의 측면들 상에 잔존될 수 있고, 제2 예비 도전막(153b)의 일부는 매립 패턴(151)의 상면 상에 잔존될 수 있다. 잔존된 제1 예비 도전막(153a)은 도 5a를 참조하여 설명된 도전 패턴(153)의 제1 및 제2 부분(P1, P2)을 구성할 수 있고, 잔존된 제2 예비 도전막(153b)은 도전 패턴(153)의 연결 부분(P3)을 구성할 수 있다.
이어서, 반도체 기판(100)의 전면을 덮고, 제1 트렌치(TR1)의 상부를 채우는 캐핑막(157p)이 형성될 수 있다. 캐핑막(157p)을 형성하는 것은 반도체 기판(100)의 제1 면(100a) 상에 증착 공정을 수행하는 것을 포함할 수 있다. 캐핑막(157p)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 14를 참조하면, 캐핑 패턴(157) 및 소자 분리 패턴(103)이 형성될 수 있다. 캐핑 패턴(157) 및 소자 분리 패턴(103)을 형성하는 것은 반도체 기판(100)의 제1 면(100a) 상에 평탄화 공정을 수행하는 것을 포함할 수 있다. 일 예에 따르면, 마스크 패턴(MK)은 평탄화 공정 이후 제거될 수 있으며, 이로써 반도체 기판(100)의 제1 면(100a)의 손상이 방지될 수 있다.
화소 영역들(PR) 내에 불순물을 도핑하여, 광전 변환 영역들(110)이 각각 형성될 수 있다. 광전 변환 영역들(110)은, 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)을 가질 수 있다.
도 15를 참조하면, 반도체 기판(100)의 일부를 제거하는 박막화 공정을 수행하여, 반도체 기판(100)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 반도체 기판(100)의 제2 면(10b)을 그라인딩(grinding) 또는 연마(polishing)하는 것 및 이방성 및 등방성 식각하는 것을 포함할 수 있다. 반도체 기판(100)을 박막화하기 위해 반도체 기판(100)의 상하가 반전될 수 있다. 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 반도체 기판(100)의 일부가 제거될 수 있으며, 이어서, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 반도체 기판(100)의 표면 결함들이 제거될 수 있다.
화소 영역들(PR) 내에 불순물을 도핑하여, 광전 변환 영역들(110)이 각각 형성될 수 있다. 광전 변환 영역들(110)은, 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)을 가질 수 있다.
반도체 기판(100)의 제2 면(10b)에 대한 박막화 공정을 수행함에 따라 매립 패턴(151), 도전 패턴(153) 및 절연 패턴(155)의 표면들이 노출될 수 있다. 매립 패턴(151), 도전 패턴(153) 및 절연 패턴(155)의 바닥면들은 반도체 기판(100)의 제2 면(10b)과 실질적으로 동일한 레벨에 위치할 수 있다.
이어서, 화소 영역들(PR) 각각의 제1 활성 패턴(ACT1) 상에 전송 트랜지스터(TX)가 형성될 수 있고, 제2 활성 패턴(ACT2) 상에 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)가 형성될 수 있으며, 제3 활성 패턴(ACT3) 상에 리셋 트랜지스터(RX)가 형성될 수 있다.
구체적으로 전송 트랜지스터(TX)를 형성하는 것은, 제1 활성 패턴(ACT1)에 불순물을 도핑하여 플로팅 확산 영역(FD)을 형성하는 것, 및 제1 활성 패턴(ACT1) 상에 전송 게이트(TG)를 형성하는 것을 포함할 수 있다. 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 형성하는 것은, 제2 활성 패턴(ACT2)에 불순물을 도핑하여 불순물 영역(DR)을 형성하는 것, 및 제2 활성 패턴(ACT2) 상에 드라이브 게이트(SF) 및 선택 게이트(SG)를 형성하는 것을 포함할 수 있다. 리셋 트랜지스터(RX)를 형성하는 것은, 제3 활성 패턴(ACT3)에 불순물을 도핑하여 불순물 영역(DR)을 형성하는 것, 및 제3 활성 패턴(ACT3) 상에 리셋 게이트(RG)를 형성하는 것을 포함할 수 있다.
반도체 기판(100)의 제1 면(100a) 상에 제1 층간 절연막(221)이 형성될 수 있다. 제1 층간 절연막(221)은 기판(100)의 제1 면(100a) 상에 형성된 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)을 덮도록 형성될 수 있다.
제1 층간 절연막(221) 상에 제2 및 제3 층간 절연막들(222, 223)이 순차적으로 형성될 수 있다. 제2 및 제3 층간 절연막들(222, 223) 내에 각각 제1 및 제2 배선들(212, 213)이 형성될 수 있다.
다시 도 4를 참조하면, 반도체 기판(100)의 제2 면(100b) 상에 반사 방지막(132), 제1 절연막(134) 및 제2 절연막들(136)이 순차적으로 형성될 수 있다. 반도체 기판(100)의 제2 면(100b)의 상에 도전 라인(CL)이 형성될 수 있다. 도전 라인(CL)은 화소 분리 구조체(150)의 도전 패턴(153)과 전기적으로 연결될 수 있다. 화소 영역들(PR) 상에 컬러 필터들(303)이 각각 형성될 수 있다. 컬러 필터들(303) 상에 마이크로 렌즈들(307)이 각각 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판 내에 제공된 제1 및 제2 광전 변환 영역;
    상기 제1 및 제2 광전 변환 영역 측면 상의 절연 패턴;
    상기 절연 패턴 상의 도전 패턴, 상기 도전 패턴은 상기 제1 광전 변환 영역의 측면과 인접하는 제1 부분 및 상기 제2 광전 변환 영역의 측면과 인접하는 제2 부분을 포함하고; 및
    상기 도전 패턴의 상기 제1 부분과 상기 제2 부분 사이의 공간의 적어도 일부를 채우며, 상기 제2 면으로부터 상기 제1 면을 향하여 연장된 매립 패턴을 포함하고,
    상기 매립 패턴 상면의 레벨은 상기 제1 면과 상기 제2 면 사이에 위치하고,
    상기 도전 패턴의 상기 제1 부분과 상기 제2 부분은 상기 매립 패턴에 의해 서로 이격하되,
    상기 매립 패턴의 바닥면 및 상기 도전 패턴의 바닥면은 상기 제2 면과 공면을 이루는 이미지 센서.
  2. 제1 항에 있어서,
    상기 도전 패턴과 상기 매립 패턴은, 평면적 관점에서, 상기 제1 및 제2 광전 변환 영역의 각각을 둘러싸는 격자 구조를 갖는 이미지 센서.
  3. 삭제
  4. 제1 항에 있어서,
    상기 도전 패턴은 상기 제1 부분과 상기 제2 부분을 연결하는 연결 부분을 더 포함하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 기판의 상기 제 1 면 상에 배치되는 전송 게이트를 더 포함하는 이미지 센서.
  6. 제1 항에 있어서,
    상기 도전 패턴과 상기 반도체 기판의 사이의 절연 패턴을 더 포함하고, 상기 도전 패턴은 상기 절연 패턴에 의하여 상기 반도체 기판과 절연되는 이미지 센서.
  7. 제1 항에 있어서,
    상기 매립 패턴은 제1 패턴 및 상기 제1 패턴을 둘러싸는 제2 패턴을 포함하고,
    상기 제1 패턴 및 상기 제2 패턴은 ITO(Indium tin oxide), 알루미늄 옥사이드(Al2O3), 티타늄질화물(TiN), 탄탈늄질화물(TaN), 텅스텐(W), 구리(Cu), 실리콘탄소질화물(SiCN), 실리콘산질화물(SiON) 및 실리콘옥시카바이드(SiOC) 중 적어도 하나를 포함하되, 상기 제1 패턴의 물질은 상기 제2 패턴의 물질과 다른 이미지 센서.
  8. 제1 항에 있어서,
    상기 제2 면 상에 제공되어, 상기 도전 패턴과 전기적으로 연결되는 도전 라인을 더 포함하는 이미지 센서.
  9. 제8 항에 있어서,
    상기 매립 패턴의 바닥면 및 상기 도전 패턴의 바닥면은 상기 도전 라인과 접촉하는 이미지 센서.
  10. 제4 항에 있어서,
    상기 연결 부분은 상기 매립 패턴을 향하여 오목하게 함몰된 형상을 가지는 이미지 센서.
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