KR20180079518A - 씨모스 이미지 센서 - Google Patents
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Abstract
본 발명의 실시예에 따른 씨모스 이미지 센서는 기판 내에 제공되고, 화소를 정의하는 소자 분리막 및 상기 화소 내에 배치된 광전 변환 소자를 포함하되, 상기 소자 분리막은, 도전막, 상기 도전막과 상기 기판 사이의 터널링막 및 상기 터널링막과 상기 도전막 사이의 트랩 패턴들을 포함하되, 상기 트랩 패턴들은 상기 터널링막의 표면을 따라 배열될 수 있다.
Description
본 발명은 씨모스 이미지 센서에 관한 것으로, 더욱 상세하게는 광학적 특성이 보다 개선된 씨모스 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본 발명이 해결하고자 하는 과제는 광학적 특성이 보다 개선된 씨모스 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 씨모스 이미지 센서는 기판 내에 제공되고, 화소를 정의하는 소자 분리막, 및 상기 화소 내에 배치된 광전 변환 소자를 포함하되, 상기 소자 분리막은, 도전막, 상기 도전막과 상기 기판 사이의 터널링막 및 상기 터널링막과 상기 도전막 사이의 트랩막을 포함하되, 상기 트랩막은 실리콘을 포함하는 도전 물질일 수 있다.
본 발명의 실시예에 따른 씨모스 이미지 센서는 기판 내에 제공되고, 화소를 정의하는 소자 분리막 및 상기 화소 내에 배치된 광전 변환 소자를 포함하되, 상기 소자 분리막은, 도전막, 상기 도전막과 상기 기판 사이의 터널링막 및 상기 터널링막과 상기 도전막 사이의 트랩막을 포함하되, 상기 트랩막은 도전 물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 이미지 센서의 화소를 정의하며 트렌치 내에 제공되는 소자 분리막은 터널링 절연막, 터널링 절연막 상의 도전막, 및 터널링 절연막과 도전막 사이의 트랩막을 포함할 수 있고, 도전막에 양의 전압을 인가하게 되면, 트렌치에 노출된 기판의 표면에 존재하는 전자들이 터널링 절연막을 통과하여 트랩막에 트랩될 수 있다. 이에 따라, 화소 내에서, 다크 전류를 유발하는 전자들이 제거 또는 감소되어 씨모스 이미지 센서의 광학적 특성이 보다 개선될 수 있다.
도 1은 본 발명의 실시예에 따른 씨모스 이미지 센서의 회로도이다.
도 2는 본 발명의 실시예에 따른 씨모스 이미지 센서를 나타낸 단면도이다.
도 3a는 도 2의 A를 확대한 도면이다.
도 3b는 도 2의 A를 확대한 도면이다.
도 4는 도 2의 A를 확대한 도면으로써, 전자들이 트랩 패턴들로 트랩되는 원리를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 씨모스 이미지 센서에서, 전자들이 트랩 패턴들로 트랩되는 원리를 설명하기 위한 소자 분리막의 에너지 밴드 구조를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서를 나타낸 단면도이다.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 나타낸 단면도들이다.
도 2는 본 발명의 실시예에 따른 씨모스 이미지 센서를 나타낸 단면도이다.
도 3a는 도 2의 A를 확대한 도면이다.
도 3b는 도 2의 A를 확대한 도면이다.
도 4는 도 2의 A를 확대한 도면으로써, 전자들이 트랩 패턴들로 트랩되는 원리를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 씨모스 이미지 센서에서, 전자들이 트랩 패턴들로 트랩되는 원리를 설명하기 위한 소자 분리막의 에너지 밴드 구조를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서를 나타낸 단면도이다.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 나타낸 단면도들이다.
도 1은 본 발명의 실시예에 따른 씨모스 이미지 센서의 회로도이다.
도 1을 참조하면, 이미지 센서의 화소들 각각은 광전 변환 소자(PD), 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)를 포함할 수 있다. 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)는 각각 트랜스퍼 게이트(TG), 소스 팔로워 게이트(SG), 리셋 게이트(RG) 및 선택 게이트(AG)를 포함할 수 있다. 광전 변환 소자(PD)는 N형 불순물 영역과 P형 불순물 영역을 포함하는 포토다이오드일 수 있다. 트랜스퍼 트랜지스터(Tx)의 드레인은 부유 확산 영역(FD)으로 이해될 수 있다. 부유 확산 영역(FD)은 리셋 트랜지스터(Rx, reset transistor)의 소오스일 수 있다. 부유 확산 영역(FD)은 소스 팔로워 트랜지스터(Sx, source follower transistor)의 소스 팔로워 게이트(SG)와 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터(Sx)는 선택 트랜지스터(Ax, selection transistor)에 연결된다. 리셋 트랜지스터(Rx), 소스 팔로워 트랜지스터(Sx) 및 선택 트랜지스터(Ax)는 이웃하는 화소들에 의해 서로 공유될 수 있으며, 이에 의해 집적도가 향상될 수 있다.
이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 리셋 트랜지스터(Rx)의 드레인과 소스 팔로워 트랜지스터(Sx)의 드레인에 전원전압(VDD)을 인가하고 리셋 트랜지스터(Rx)를 턴온시켜 부유 확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 리셋 트랜지스터(Rx)를 오프(OFF)시키고, 외부로부터의 빛을 광전 변환 소자(PD)에 입사시키면, 광전 변환 소자(PD)에서 전자-정공 쌍이 생성된다. 정공은 P형 불순물 주입 영역쪽으로, 전자는 N형 불순물 주입 영역으로 이동하여 축적된다. 트랜스퍼 트랜지스터(Tx)를 온(ON) 시키면, 이러한 전자와 같은 전하는 부유 확산 영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변하여, 소스 팔로워 트랜지스터(Sx)의 소오스 전위의 변화를 초래하게 된다. 이때 선택 트랜지스터(Ax)를 온(ON) 시키면, 칼럼 라인으로 전하에 의한 신호가 읽히게 된다.
도 2는 본 발명의 실시예에 따른 씨모스 이미지 센서를 나타낸 단면도이다. 도 3a는 도 2의 A를 확대한 도면이다. 도 3b는 도 2의 A를 확대한 도면이다. 도 4는 도 2의 A를 확대한 도면으로써, 전자들이 트랩 패턴들로 트랩되는 원리를 나타낸 도면이다. 도 5는 본 발명의 실시예에 따른 씨모스 이미지 센서에서, 전자들이 트랩 패턴들로 트랩되는 원리를 설명하기 위한 소자 분리막의 에너지 밴드 구조를 나타낸 도면이다.
도 2를 참조하면, 기판(100)은 서로 대향하는 제 1 면(100a) 및 제 2 면(100b)을 포함할 수 있다. 예를 들어, 제 1 면(100a)은 기판(100)의 전면일 수 있고, 제 2 면(100b)은 기판(100)의 후면일 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, Ⅱ-Ⅵ족 화합물 반도체 기판, 또는 Ⅲ-Ⅴ족 화합물 반도체 기판 또는 SOI(Silicon on insulator) 기판일 수 있다.
소자 분리막(110)이 기판(100) 내에 배치될 수 있다. 소자 분리막(110)은 기판(100)의 화소들(PX)을 정의할 수 있다. 일 예로, 소자 분리막(110)은 깊은 소자 분리막(Deep Trench Isolation; DTI)일 수 있다. 소자 분리막(110)은 기판(100)의 제 1 면(100a)으로부터 리세스된 트렌치(T) 내에 제공될 수 있다.
소자 분리막(110)은 터널링막(TL), 도전막(CL), 트랩 패턴들(TP), 및 절연막(IL)을 포함할 수 있다. 터널링막(TL)은 트렌치(T)의 표면을 컨포말하게 덮을 수 있다. 터널링막(TL)은 예를 들어, 실리콘 산화막, 열 산화막, 또는 고 유전막을 포함할 수 있다.
도전막(CL)은 터널링막(TL) 상에 배치될 수 있다. 도전막(CL)은 전도성을 갖는 물질을 포함할 수 있다. 일 예로, 도전막(CL)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 불순물은 예를 들어, 인(Phosphorous) 또는 붕소(Boron)일 수 있다. 다른 예로, 도전막(CL)은 금속 물질(예를 들어, 텅스텐) 및 금속 질화물(예를 들어, TiN) 중 적어도 하나를 포함할 수 있다.
트랩 패턴들(TP)이 터널링막(TL)과 도전막(CL) 사이에 배치될 수 있다. 트랩 패턴들(TP)은 터널링막(TL)의 표면을 따라 배열될 수 있다. 예를 들어, 트랩 패턴들(TP)은 터널링막(TL)의 표면 상에서 단일층으로 이루어질 수 있다. 일 예로, 도 3a에 도시된 것과 같이, 트랩 패턴들(TP)은 터널링막(TL)의 표면 상에서 서로 이격 배치될 수 있다. 다른 예로, 도 3b에 도시된 것과 같이, 트랩 패턴들(TP)은 터널링막(TL)의 표면 상에서 서로 접촉할 수 있다. 다른 예로, 동일한 터널링막(TL)의 표면 상에 배치된 트랩 패턴들(TP) 중 일부는 서로 접촉할 수 있고, 트랩 패턴들(TP) 중 다른 일부는 서로 이격될 수 있다. 일 실시예에 있어서, 트랩 패턴들(TP) 내에, 트렌치(T)에 의해 노출된 기판(100)의 표면 내에 존재하는 전자들이 트랩될 수 있다. 이와 관련한 자세한 설명은 후술하도록 한다.
도 3a 및 도 3b에 도시된 것과 같이, 트랩 패턴들(TP) 각각은 터널링막(TL)과 접촉하는 제 1 면(S1) 및 터널링막(TL)과 이격된 제 2 면(S2)을 포함할 수 있다. 예를 들어, 제 1 면(S1)은 평평할 수 있고, 제 2 면(S2)은 볼록할 수 있다. 단면적 관점에서, 트랩 패턴들(TP)은 반원형 형상을 가질 수 있다. 트랩 패턴들(TP)은 불균일한 크기를 가질 수 있다. 예를 들어, 트랩 패턴들(TP)은 수 내지 수십 나노미터의 크기를 가질 수 있다. 트랩 패턴들(TP)은 도전물질을 포함할 수 있다. 일 예로, 트랩 패턴들(TP)은 실리콘 또는 불순물이 도핑된 실리콘일 수 있다. 불순물은 인(Phosphorous) 또는 붕소(Boron)일 수 있다. 다른 예로, 트랩 패턴들(TP)은 금속 물질(예를 들어, 금(Au))을 포함할 수 있다.
절연막(IL)이 트랩 패턴들(TP)과 도전막(CL) 사이에 배치될 수 있다. 절연막(IL)은 균일한 두께를 가질 수 있다. 절연막(IL)은 인접하는 트랩 패턴들(TP) 사이를 채울 수 있다. 일 예로, 절연막(IL)의 두께는 터널링막(TL)의 두께 및 트랩 패턴들(TP)의 두께들 보다 두꺼울 수 있다. 절연막(IL)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
광전 변환 소자(PD)가 화소들(PX) 각각 내에 배치될 수 있다. 광전 변환 소자(PD)는 N형의 불순물이 도핑된 영역일 수 있다. 예를 들어, 광전 변환 소자(PD)는 인, 비소, 비스무스, 및 안티몬과 같은 불순물 중 적어도 하나를 포함할 수 있다. 웰 영역(108)이 광전 변환 소자(PD) 내에 배치될 수 있다. 예를 들어, 웰 영역(108)은 기판(100)의 제 1 면(100a)과 광전 변환 소자(PD) 사이에 배치될 수 있다. 웰 영역(108)은 광전 변환 소자(PD)에 도핑된 불순물과 반대되는 도전형의 불순물을 포함할 수 있다. 예를 들어, 웰 영역(108)은 P형의 불순물이 도핑된 영역일 수 있다.
부유 확산 영역(FD)이 웰 영역(108) 내에 배치될 수 있다. 부유 확산 영역(FD)은 기판(100)의 제 1 면(100a)에 가깝게 배치될 수 있다. 부유 확산 영역(FD)은 웰 영역(108)에 도핑된 불순물과 반대되는 도전형의 불순물을 포함할 수 있다. 예를 들어, 부유 확산 영역(FD)은 N형의 불순물이 도핑된 영역일 수 있다.
트랜스퍼 게이트(TG)가 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 트랜스퍼 게이트(TG)는 화소들(PX) 각각 상에 배치될 수 있다. 일 예로, 트랜스퍼 게이트(TG)의 일부는 웰 영역(108) 내로 연장될 수 있다. 예를 들어, 트랜스퍼 게이트(TG)는 단면적 관점에서, T형의 형상을 가질 수 있다. 트랜스터 게이트(TG)는 부유 확산 영역(FD)와 인접하게 배치될 수 있다.
배선 구조체(WS)가 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 배선 구조체(WS)는 기판(100)의 제 1 면(100a) 상에 차례로 적층된 복수 개의 절연막들(120), 배선들(124), 제 1 비아들(126), 및 제 2 비아(128)를 포함할 수 있다. 배선들(124), 제 1 비아들(126), 및 제 2 비아(128)는 복수 개의 절연막들(120) 내에 배치될 수 있다. 제 1 비아들(126) 각각은 부유 확산 영역(FD)과 접촉하여 배선들(124) 중 하나와 전기적으로 연결될 수 있다. 제 2 비아(128)는 소자 분리막(110)의 도전막(CL)과 접촉하여 배선들(124) 중 하나와 전기적으로 연결될 수 있다. 도면에서는 하나의 제 2 비아(128)가 도전막(CL)과 전기적으로 연결되어 있지만, 이에 한정하는 것은 아니며, 복수 개의 제 2 비아들(128)이 도전막(CL)과 전기적으로 연결될 수 있다.
이후, 도 4 및 도 5를 참조하여 트렌치(T)에 의해 노출된 기판(100)의 표면 내에 존재하는 전자들이 트랩 패턴들(TP) 내에 트랩되는 원리를 설명하도록 한다.
도 4를 참조하면, 트렌치(T)에 의해 노출된 기판(100)의 표면 상에 존재하는 전자들(e)은 트렌치(T)를 형성하기 위한 식각 공정 시, 기판(100)의 표면 손상으로 인한 댕글링 본드(dangling bond)와 같은 계면 결함으로 인해 생성될 수 있다. 이때, 전자들(e)이 원치 않게 광학적 신호로 출력되어 다크 전류 노이즈(dark current noise)로 작용할 수 있으며, 결과적으로 어두운 이미지 상의 왜곡을 초래할 수 있다.
본 발명의 실시예에 따르면, 제 2 비아(128)를 통해 도전막(CL)에 높은 양의 전압(V)이 인가되면, 양의 전압(V)으로 인한 전기장 발생으로, 전자들(e)의 일부 또는 전부가 터널링막(TL)을 통과하여 트랩 패턴들(TP) 내에 갇힐 수 있다. 트랩 패턴들(TP)은 전자들(e)에 의해 음의 바이어스 상태일 수 있다. 전자들(e)을 트랩 패턴들(TP) 내에 트랩시키기 위해, 도전막(CL)에는 한번의 양의 전압이 인가될 수 있다. 전자들(e)은 도전막(CL)에 음의 전압이 인가되기 전까지 트랩 패턴들(TP)의 양 측벽들 상에 배치된 터널링막(TL) 및 절연막(IL)에 의해 화소(PX) 쪽으로 빠져나오지 못하고 트랩 패턴들(TP) 내에 반영구적으로 남아있을 수 있다. 이에 따라, 화소(PX) 내에 다크 전류를 유발하는 전자들(e)이 제거 또는 감소되어 씨모스 이미지 센서의 광학적 특성이 보다 개선될 수 있다.
도 5에 도시된 것과 같이, 실시예에 있어서, 트랩 패턴들(TP)에 도핑된 불순물에 따라 트랩 패턴들(TP)의 에너지 레벨들을 조절하여, 트랩 패턴들(TP) 내에서 전자들(e)의 보유시간(retention time)을 조절할 수 있다. 일 예로, 트랩 패턴들(TP)에 인(Phosphorous)이 포함될 경우, 트랩 패턴들(TP)의 에너지 레벨들(L1)이 불순물이 도핑되지 않은 트랩 패턴들(TP)의 에너지 레벨들(STL)보다 높아질 수 있다. 이 경우, 전자들(e)은 동일한 양의 전압에 대해서 트랩 패턴들(TP) 내에 트랩시키는 것이 쉬울 수 있으나, 또한 전자들이 쉽게 화소(PX) 내로 빠져나갈 수 있다. 즉, 트랩 패턴들(TP) 내에서 전자들(e)의 보유시간(retention time)이 단축될 수 있다.
일 예로, 트랩 패턴들(TP)에 붕소(Boron)가 포함될 경우, 트랩 패턴들(TP)의 에너지 레벨들(L2)이 불순물이 도핑되지 않은 트랩 패턴들(TP)의 에너지 레벨들(STL)보다 낮아질 수 있다. 이 경우, 전자들(e)은 동일한 양의 전압에 대해서 트랩 패턴들(TP) 내에 트랩시키는 것이 어려울 수 있으나, 또한 전자들(e)이 화소(PX) 내로 빠져나가기 어려울 수 있다. 즉, 트랩 패턴들(TP) 내에서 전자들(e)의 보유시간(retention time)이 길어질 수 있다.
다시 도 2를 참조하면, 컬러 필터들(CF)이 기판(100)의 제 2 면(100b) 상에 배치될 수 있다. 컬러 필터들(CF) 각각은 광전 변환 소자(PD)에 대응되게 배치될 수 있다. 컬러 필터들(CF)은 녹색 필터들, 청색 필터 및 적색 필터를 포함할 수 있다. 일 예로, 컬러 필터들(CF)은 베이어(Bayer) 형으로 배열될 수 있다. 베이어 형은 사람의 눈이 가장 민감하게 반응하는 녹색 필터들이 전체 필터들의 반이 되도록 배열하는 방식이다.
마이크로 렌즈들(ML)이 컬러 필터들(CF) 상에 배치될 수 있다. 마이크로 렌즈들(ML) 각각은 광전 변환 소자(PD)에 대응되게 배치될 수 있다.
도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서를 나타낸 단면도이다. 설명의 간결함을 위해, 도 2에 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 실시예에 따른 소자 분리막(220)은 터널링막(TL), 도전막(CL), 트랩막(TTL), 및 절연막(IL)을 포함할 수 있다. 터널링막(TL)은 트렌치(T)의 표면을 컨포말하게 덮을 수 있고, 도전막(CL)은 터널링막(TL) 상에 배치될 수 있다. 절연막(IL)은 터널링막(TL)과 도전막(CL) 사이에 배치될 수 있다.
트랩막(TTL)은 터널링막(TL)과 절연막(IL) 사이에 배치될 수 있다. 트랩막(TTL)은 터널링막(TL)의 표면을 컨포말하게 덮을 수 있다. 트랩막(TTL)은 도전물질을 포함할 수 있다. 일 예로, 트랩막(TTL)은 실리콘, 불순물이 도핑된 실리콘, 폴리 실리콘, 또는 불순물이 도핑된 폴리 실리콘일 수 있다. 불순물은 예를 들어, 인(Phosphorous) 또는 붕소(Boron)일 수 있다. 다른 예로, 트랩막(TTL)은 금속 물질(예를 들어, 금(Au))을 포함할 수 있다.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 나타낸 단면도들이다.
도 7a를 참조하면, 기판(100)은 서로 대향하는 제 1 면(100a) 및 제 2 면(100b)을 포함할 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, Ⅱ-Ⅵ족 화합물 반도체 기판, Ⅲ-Ⅴ족 화합물 반도체 기판 또는 SOI(Silicon on insulator) 기판일 수 있다.
광전 변환 소자(PD)가 기판(100) 내에 형성될 수 있다. 광전 변환 소자(PD)는 기판(100)의 제 1 면(100a)을 통해 이온 주입 공정을 진행하여 형성될 수 있다. 광전 변환 소자(PD)는 예를 들어, N형의 불순물을 도핑하여 형성될 수 있다. 웰 영역(108)이 광전 변환 소자(PD) 내에 형성될 수 있다. 웰 영역(108)은 광전 변환 소자(PD) 보다 기판(100)의 제 1 면(100a)에 인접하게 위치하도록 형성될 수 있다. 웰 영역(108)은 기판(100)의 제 1 면(100a)을 통해 이온 주입 공정을 진행하여 형성될 수 있다. 웰 영역(108)은 예를 들어, P형의 불순물을 도핑하여 형성될 수 있다.
트렌치(T)가 기판(100) 내에 형성될 수 있다. 예를 들어, 트렌치(T)는 기판(100)의 제 1 면(100a)의 일부를 리세스하여 형성될 수 있다. 트렌치(T)의 바닥면은 기판(100)의 제 2 면(100b)에 인접하게 형성될 수 있다. 트렌치(T)는 그물 형태로 서로 교차되어 기판(100)의 화소들(PX)을 정의할 수 있다. 일 예로, 화소들(PX) 각각에 광전 변환 소자(PD) 및 웰 영역(108)이 제공될 수 있다.
터널링막(TL)이 트렌치(T)의 표면 및 기판(100)의 제 1 면(100a)을 컨포말하게 덮도록 형성될 수 있다. 터널링막(TL)은 예를 들어, 화학 기상 증착법(CVD) 또는 원자 층 증착법(ALD)을 사용하여 형성될 수 있다. 터널링막(TL)은 예를 들어, 실리콘 산화막, 열 산화막, 또는 고 유전막을 포함할 수 있다.
일 실시예에 있어서, 트랩 패턴들(TP)이 터널링막(TL)의 표면 상에 형성될 수 있다. 일 예로, 트랩 패턴들(TP)은 불순물이 도핑된 실리콘 또는 실리콘일 수 있다. 다른 예로, 트랩 패턴들(TP)은 금속 물질(예를 들어, Au(금))을 포함할 수 있다. 트랩 패턴들(TP)을 형성하는 것은 터널링막(TL)의 표면이 OH-기를 갖도록 터널링막(TL)에 표면처리를 진행하는 것, 및 증착을 원하는 물질을 포함하는 전구체가 공급되어 증착을 원하는 물질은 OH-기에 흡착되어 터널링막(TL)의 표면에 남아있고, 나머지 물질들은 제거되는 것을 1회 진행하여 형성될 수 있다. 일 예로, 트랩 패턴들(TP)이 실리콘일 경우, 전구체는 DIPAS(DiisoprophylaminoSilane), BTBAS(bis(tertiary-butylamino)Silane), 또는 HCDS(Hexachlorodisilane)일 수 있다. 일 예에 있어서, 전구체가 공급되는 동안 불순물이 같이 공급될 수 있다. 불순물은 트랩 패턴들(TP) 내에 도핑될 수 있다. 불순물은 예를 들어, 인(Phosphorous) 또는 붕소(Boron)일 수 있다.
터널링막(TL)에 표면처리를 진행하는 것은 터널링막(TL)의 표면에 UV처리 또는 오존(O3) 처리를 진행하는 것을 포함할 수 있다. 터널링막(TL)의 표면은 본질적으로 OH-기 특성을 가지고 있어, 경우에 따라 터널링막(TL)에 표면처리를 진행하는 공정이 생략될 수 있다. 일 실시예에 있어서, 트랩 패턴들(TP) 각각은 기체 상태의 전구체가 터널링막(TL)의 표면 상에 흡착되어 고체상태로 바뀐 것이기 때문에 기체 상태에서의 터널링막(TL)에 흡착된 형태로 남아있을 수 있다. 일 예로, 단면적 관점에서, 트랩 패턴들(TP)은 반원형 형상으로 형성될 수 있다.
다른 실시예에 있어서, 도 6에 도시된 것과 같이, 막으로 이루어진 트랩막(TTL)이 터널링막(TL)의 표면 상에 형성될 수 있다. 트랩막(TTL)은 터널링막(TL)의 표면을 컨포말하게 덮을 수 있다. 일 예로, 트랩막(TTL)은 불순물이 도핑된 실리콘, 실리콘, 불순물이 도핑된 폴리 실리콘 또는 폴리 실리콘일 수 있다. 불순물은 예를 들어, 인(Phosphorous) 또는 붕소(Boron)일 수 있다. 다른 예로, 트랩막(TTL)은 금속 물질(예를 들어, Au(금))을 포함할 수 있다. 트랩막(TTL)은 예를 들어, 원자 층 증착법(ALD) 또는 화학 기상 증착법(CVD)을 사용하여 형성될 수 있다.
다시 도 7a를 참조하면, 절연막(IL)이 트랩 패턴들(TP)의 표면들을 컨포말하게 덮도록 형성될 수 있다. 절연막(IL)의 두께는 터널링막(TL)의 두께 및 트랩 패턴들(TP)의 두께들보다 두껍게 형성될 수 있다. 절연막(IL)은 예를 들어, 화학 기상 증착법(CVD) 또는 원자 층 증착법(ALD)을 사용하여 형성될 수 있다. 절연막(IL)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도전막(CL)이 절연막(IL) 상에 형성될 수 있다. 도전막(CL)은 트렌치(T) 내를 완전히 채울 수 있다. 도전막(CL)은 예를 들어, 화학 기상 증착법(CVD) 또는 원자 층 증착법(ALD)을 사용하여 형성될 수 있다. 일 예로, 도전막(CL)은 폴리 실리콘을 포함할 수 있다. 도전막(CL)이 높은 전도도를 가지기 위해, 도전막(CL) 내에 불순물을 도핑하기 위한 도핑 공정이 수행될 수 있다. 불순물은 예를 들어, 인(Phosphorous) 또는 붕소(Boron)일 수 있다. 도핑 공정은 예를 들어, 이온 주입 공정(ion-implantation process) 또는 급속 열처리 공정(rapid thermal annealing process)이 수행될 수 있다. 다른 예로, 도전막(CL)은 금속 물질을 포함할 수 있다. 예를 들어, 도전막(CL)은 절연막(IL) 상에 차례로 형성된 금속 질화막 및 금속막을 형성하는 것을 포함할 수 있다. 금속 질화막은 예를 들어, TiN을 포함할 수 있고, 금속막 예를 들어, 텅스텐(W))을 포함할 수 있다.
도 7b를 참조하면, 기판(100)의 제 1 면(100a)의 상면이 노출될 때까지 도전막(CL), 절연막(IL), 트랩 패턴들(TP), 및 터널링막(TL)에 평탄화 공정이 수행될 수 있다. 이에 따라, 터널링막(TL), 트랩 패턴들(TP), 절연막(IL), 및 도전막(CL)이 트렌치(T) 내에 국부적으로 형성될 수 있다.
부유 확산 영역(FD)이 웰 영역(108) 내에 형성될 수 있다. 부유 확산 영역(FD)은 기판(100)의 제 1 면(100a)에 인접하게 형성될 수 있다. 부유 확산 영역(FD)은 웰 영역(108)에 도핑된 불순물과 반대되는 도전형의 불순물을 도핑하여 형성될 수 있다. 부유 확산 영역(FD)은 예를 들어, N형의 불순물을 포함할 수 있다. 트랜스퍼 게이트(TG)가 기판(100)의 제 1 면(100a) 상에 형성될 수 있다. 트랜스퍼 게이트(TG)는 부유 확산 영역(FD)의 일 측에 배치될 수 있다. 트랜스퍼 게이트(TG)의 일부는 웰 영역(108) 내로 매립될 수 있다. 트랜스퍼 게이트(TG)는 예를 들어, 금속 물질을 포함할 수 있다.
배선 구조체(WS)가 기판(100)의 제 1 면(100a) 상에 형성될 수 있다. 배선 구조체(WS)는 복수 개의 절연막들, 배선들(124), 제 1 비아들(126), 및 제 2 비아(128)를 포함할 수 있다. 제 1 비아들(126) 각각은 부유 확산 영역(FD)과 접촉하여 전기적으로 연결될 수 있다. 제 2 비아(128)는 도전막(CL)과 접촉하여 전기적으로 연결될 수 있다. 배선들(124)은 제 1 비아들(126) 및 제 2 비아(128)와 전기적으로 연결될 수 있다.
도 7c를 참조하면, 기판(100)의 제 2 면(100b) 상에 연마 공정을 수행하여 기판(100)을 박형화할 수 있다. 일 예로, 도면에 도시된 것과 같이, 기판(100)의 박형화는 트렌치(T)의 바닥면을 덮는 터널링막(TL)이 노출되지 않을 정도로 수행될 수 있다. 다른 예로, 도면에 도시하지 않았지만, 기판(100)의 박형화는 트렌치(T)의 바닥면을 덮는 터널링막(TL)이 노출되도록 수행될 수 있다. 연마 공정은 예를 들어, 화학적 기계적 연마(CMP) 또는 그라이딩 공정일 수 있다.
컬러 필터(CF)가 기판(100)의 제 2 면(100b) 상에 형성될 수 있다. 컬러 필터는(CF) 화소들(PX) 각각 내에 배치된 광전 변환 소자(PD)와 대응되게 형성될 수 있다.
다시 도 2를 참조하면, 마이크로 렌즈(ML)가 컬러 필터(CF) 상에 형성될 수 있다. 마이크로 렌즈(ML)은 광전 변환 소자(PD)와 대응되게 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 내에 제공되고, 화소를 정의하는 소자 분리막; 및
상기 화소 내에 배치된 광전 변환 소자를 포함하되,
상기 소자 분리막은:
도전막;
상기 도전막과 상기 기판 사이의 터널링막; 및
상기 터널링막과 상기 도전막 사이의 트랩막을 포함하되,
상기 트랩막은 실리콘을 포함하는 도전 물질인 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 도전막에 양의 전압이 인가되는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 트랩막은 실리콘, 불순물이 도핑된 실리콘, 폴리 실리콘 또는 불순물이 도핑된 폴리 실리콘인 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 트랩막은 인(Phosphorous) 또는 붕소(Boron)를 포함하는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 도전막은 불순물이 도핑된 폴리 실리콘 또는 금속 물질을 포함하는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 트랩막과 상기 도전막 사이에 절연막을 더 포함하는 씨모스 이미지 센서. - 제 6 항에 있어서,
상기 절연막은 상기 트랩막의 두께 및 상기 터널링막의 두께보다 두꺼운 두께를 갖는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 기판은 서로 대향하는 제 1 면 및 제 2 면을 포함하되,
상기 씨모스 이미지 센서는:
상기 기판의 상기 제 1 면 상에 배치된 트랜스퍼 게이트;
상기 기판의 상기 제 2 면 상에 배치되며, 상기 광전 변환 소자와 대향하는 마이크로 렌즈; 및
상기 마이크로 렌즈와 상기 기판의 상기 제 2 면 사이의 컬러 필터를 더 포함하는 씨모스 이미지 센서. - 기판 내에 제공되고, 화소를 정의하는 소자 분리막; 및
상기 화소 내에 배치된 광전 변환 소자를 포함하되,
상기 소자 분리막은:
도전막;
상기 도전막과 상기 기판 사이의 터널링막; 및
상기 터널링막과 상기 도전막 사이의 트랩막을 포함하되,
상기 트랩막은 도전 물질을 포함하는 씨모스 이미지 센서. - 제 9 항에 있어서,
상기 트랩막은 실리콘, 불순물이 도핑된 실리콘, 폴리 실리콘 또는 불순물이 도핑된 폴리 실리콘인 씨모스 이미지 센서.
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