KR20230060051A - 이미지 센서 및 이의 제조방법 - Google Patents

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Abstract

이미지 센서는, 복수의 픽셀 영역들을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판; 및 상기 기판을 관통하고, 상기 복수의 픽셀 영역들 사이에 배치되는 깊은 소자분리패턴을 포함한다. 상기 깊은 소자분리패턴은: 상기 제2 면으로부터 상기 제1 면을 향해 연장되는 반도체 패턴; 및 상기 반도체 패턴과 상기 기판 사이에 개재되는 측면 절연 패턴들을 포함한다. 상기 반도체 패턴은 상기 측면 절연 패턴들에 각각 인접하는 측면부들, 및 상기 측면부들 사이의 매립부를 포함한다. 상기 측면부들의 상면들은 상기 매립부의 상면보다 높은 높이에 위치한다.

Description

이미지 센서 및 이의 제조방법{IMAGE SENSOR AND METHOD OF FABRICATING THE SAME}
본 발명은 이미지 센서 및 이의 제조방법에 대한 것으로써, 보다 상세하게는 CMOS 이미지 센서에 대한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수 개의 픽셀들을 구비한다. 상기 픽셀들 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다. 상기 복수 개의 픽셀들은 이들 사이에 배치되는 깊은 소자분리패턴(deep isolation pattern)에 의해 정의된다.
본 발명이 이루고자 하는 일 기술적 과제는, 광특성 효율이 향상된 이미지 센서를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 화이트 스팟이나 암전류 문제가 개선된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 이미지 센서는, 복수의 픽셀 영역들을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판; 및 상기 기판을 관통하고, 상기 복수의 픽셀 영역들 사이에 배치되는 깊은 소자분리패턴을 포함할 수 있다. 상기 깊은 소자분리패턴은: 상기 제2 면으로부터 상기 제1 면을 향해 연장되는 반도체 패턴; 및 상기 반도체 패턴과 상기 기판 사이에 개재되는 측면 절연 패턴들을 포함할 수 있다. 상기 반도체 패턴은 상기 측면 절연 패턴들에 각각 인접하는 측면부들, 및 상기 측면부들 사이의 매립부를 포함할 수 있다. 상기 측면부들의 상면들은 상기 매립부의 상면보다 높은 높이에 위치할 수 있다.
본 발명에 따른 이미지 센서의 제조방법은, 복수의 픽셀 영역들을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판을 준비하는 것; 상기 제1 면으로부터 상기 기판의 내부로 연장되는 깊은 트렌치를 형성하는 것; 상기 깊은 트렌치의 내벽을 덮는 측면 절연막을 형성하는 것; 및 상기 측면 절연막 상에 상기 깊은 트렌치의 일부를 채우는 예비 반도체 패턴을 형성하되, 상기 예비 반도체 패턴은 상기 깊은 트렌치 내에서 상기 측면 절연막을 덮는 제1 부분 및 상기 제1 부분 상에서 상기 깊은 트렌치의 하부를 채우는 제2 부분을 포함하는 것을 포함할 수 있다. 상기 제1 부분의 상면은 상기 제2 부분의 상면보다 높은 높이에 위치할 수 있다.
본 발명의 개념에 따르면, 깊은 소자분리패턴 내에서, 반도체 패턴의 매립부의 상면은 측면부의 상면보다 낮은 높이에 위치할 수 있다. 상기 매립부의 상기 상면 상에는 매립 절연 패턴 및/또는 에어 갭이 배치될 수 있다. 즉, 상기 깊은 소자분리패턴 내에서 광 흡수율이 상기 매립부가 차지하는 부피를 줄이고, 대신에 전반사 효율이 높은 상기 매립 절연 패턴 및/또는 상기 에어 갭이 차지하는 부피가 늘어날 수 있다. 이를 통해, 상기 깊은 소자분리패턴의 전반사 효율이 증가할 수 있고, 그 결과, 이미지 센서의 광특성 효율이 향상될 수 있다.
또한, 상기 매립부가 기판의 제2 면에 인접하게 배치된 것과 달리, 상기 측면부는 상기 제2 면에 수직하는 제3 방향을 따라 길게 연장되는 형태일 수 있다. 이에 따라, 컨택 패턴에 인가되는 음의 바이어스 전압에 의해 전도성을 가지는 상기 측면부에 전류가 흐를 수 있고, 그 결과, 화이트 스팟이나 암전류 문제가 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 이미지 센서의 도면들로, 도 3의 A-A'에 대응하는 단면도이다.
도 5a, 도 5b, 도 6a 내지 도 6d, 도 7a, 및 도 7b는 도 4a의 P2 부분을 확대한 도면들이다.
도 8a, 도 8b, 및 도 9a 내지 도 9c는 도 3의 P1 부분을 확대한 도면들이다.
도 10a 내지 도 10f, 도 11a 내지 도 11c, 및 도 12a 내지 도 12c는 본 발명의 실시예들에 따른 이미지 센서의 제조방법을 나타낸 도면들로, 도 3의 A-A'에 대응하는 단면도들이다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 도면으로, 도 3의 A-A'에 대응하는 단면도이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 15는 도 14의 B-B'에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함할 수 있다.
상기 액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 픽셀들을 포함할 수 있고, 광 신호를 전기적 신호로 변환할 수 있다. 상기 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 제공되는, 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 상기 액티브 픽셀 센서 어레이(1)에 의해 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공될 수 있다.
상기 행 드라이버(3)는, 상기 행 디코더(2)에서 디코딩된 결과에 따라, 상기 복수의 픽셀들을 구동하기 위한 다수의 구동 신호들을 상기 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 상기 복수의 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
상기 타이밍 발생기(5)는 상기 행 디코더(2) 및 상기 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상기 상관 이중 샘플러(CDS; 6)는 상기 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상기 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
상기 아날로그 디지털 컨버터(ADC; 7)는 상기 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
상기 입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호를 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 상기 액티브 픽셀 센서 어레이(1)는 복수의 픽셀들(PX)을 포함할 수 있고, 상기 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 상기 픽셀들(PX)의 각각은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 상기 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)를 포함할 수 있다. 상기 전송 트랜지스터(TX), 상기 리셋 트랜지스터(RX), 및 상기 선택 트랜지스터(SX)는 각각 전송 게이트(TG), 리셋 게이트(RG), 및 선택 게이트(SG)를 포함할 수 있다. 상기 픽셀들(PX)의 각각은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다.
상기 광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 상기 광전 변환 소자(PD)는 P형 불순물 영역과 N형 불순물 영역을 포함하는 포토다이오드일 수 있다. 상기 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 상기 플로팅 확산 영역(FD)으로 전송할 수 있다. 상기 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 상기 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 상기 드라이브 트랜지스터(DX)가 제어될 수 있다.
상기 리셋 트랜지스터(RX)는 상기 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상기 리셋 트랜지스터(RX)의 드레인 전극은 상기 플로팅 확산 영역(FD)과 연결되고, 상기 리셋 트랜지스터(RX)의 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 상기 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 상기 리셋 트랜지스터(RX)의 소스 전극에 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)으로 인가될 수 있다. 따라서, 상기 리셋 트랜지스터(RX)가 턴 온되면, 상기 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 상기 플로팅 확산 영역(FD)이 리셋될 수 있다.
상기 드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 상기 드라이브 트랜지스터(DX)는 상기 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
상기 선택 트랜지스터(SX)는 행 단위로 읽어낼 픽셀들(PX)을 선택할 수 있다. 상기 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 상기 드라이브 트랜지스터(DX)의 드레인 전극으로 인가될수 있다.
도 2에서 하나의 광전 변환 소자(PD)와 4개의 트랜지스터들(TX, RX, Dx, Sx)을 구비하는 단위 픽셀(PX)을 예시하고 있지만, 본 발명에 따른 이미지 센서는 이에 한정되지 않는다. 일 예로, 상기 리셋 트랜지스터(RX), 상기 드라이브 트랜지스터(DX), 또는 상기 선택 트랜지스터(SX)는 이웃하는 픽셀들(PX)에 의해 서로 공유될 수 있다. 이에 따라, 상기 이미지 센서의 집적도가 향상될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 4a 및 도 4b는 본 발명의 실시예들에 따른 이미지 센서의 도면들로, 도 3의 A-A'에 대응하는 단면도이다.
도 3 및 도 4a를 참조하면, 이미지 센서는 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 상기 광전 변환층(10)은 상기 배선층(20)과 상기 광 투과층(30) 사이에 배치될 수 있다.
상기 광전 변환층(10)은 기판(100)을 포함할 수 있고, 상기 기판(100)은 중심 영역(CR) 및 상기 중심 영역(CR)을 둘러싸는 엣지 영역(ER)을 포함할 수 있다. 상기 기판(100)의 상기 중심 영역(CR)은 복수의 픽셀 영역들(PR)을 포함할 수 있다. 상기 기판(100)은 반도체 기판 (일 예로, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, ⅡⅥ족 화합물 반도체 기판, 또는 ⅢⅤ족 화합물 반도체 기판) 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(100)은 서로 대향하는 제1 면(100u) 및 제2 면(100b)을 가질 수 있다. 상기 픽셀 영역들(PR)은 상기 기판(100)의 상기 제1 면(100u)에 평행한 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차(일 예로, 직교)할 수 있다.
상기 광전 변환층(10)은 상기 기판(100)을 관통하고, 상기 픽셀 영역들(PR) 사이에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 픽셀 영역들(PR)은 상기 깊은 소자분리패턴(150)에 의해 정의될 수 있다. 상기 깊은 소자분리패턴(150)은 상기 제1 면(100u)에 수직한 제3 방향(D3)을 따라 상기 기판(100)을 관통할 수 있고, 상기 제1 면(100u)으로부터 상기 제2 면(100b)을 향해 연장될 수 있다. 상기 제1 면(100u)은 상기 깊은 소자분리패턴(150)의 상면을 노출시킬 수 있고, 상기 깊은 소자분리패턴(150)의 상기 상면과 실질적으로 공면을 이룰 수 있다. 상기 제2 면(100u)은 상기 깊은 소자분리패턴(150)의 바닥면을 노출시킬 수 있고, 상기 깊은 소자분리패턴(150)의 상기 바닥면과 실질적으로 공면을 이룰 수 있다. 상기 깊은 소자분리패턴(150)은 서로 이웃하는 픽셀 영역들(PR) 간의 크로스 토크(cross-talk)를 방지할 수 있다.
상기 깊은 소자분리패턴(150)은 반도체 패턴(153), 측면 절연 패턴들(155) 및 매립 절연 패턴(157)을 포함할 수 있다.
상기 반도체 패턴(153)은 상기 제2 면(100b)으로부터 상기 제1 면(100u)을 향해 연장될 수 있고, 상기 반도체 패턴(153)의 바닥면은 상기 제2 면(100b)에 의해 노출될 수 있다. 상기 매립 절연 패턴(157)은 상기 반도체 패턴(153) 상에 배치될 수 있고, 상기 제1 면(100u)으로부터 상기 제2 면(100b)을 향해 연장될 수 있다. 상기 매립 절연 패턴(157)은 상기 반도체 패턴(153)의 일부와 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 배치될 수 있다. 상기 매립 절연 패턴(157)의 상면은 상기 제1 면(100u)에 의해 노출될 수 있다. 상기 측면 절연 패턴들(155)은 상기 반도체 패턴(153)과 상기 기판(100) 사이, 및 상기 매립 절연 패턴(157)과 상기 기판(100) 사이에 개재될 수 있다. 상기 측면 절연 패턴들(155) 각각은 상기 제3 방향(D3)을 따라 상기 기판(100)을 관통할 수 있고, 상기 픽셀 영역(PR)을 둘러쌀 수 있다.
상기 반도체 패턴(153)은 상기 측면 절연 패턴들(155)에 각각 인접하는 측면부들(151), 및 상기 측면부들(151) 사이의 매립부(152)를 포함할 수 있다. 상기 측면부들(151)은 상기 측면 절연 패턴들(155)에 접할 수 있고, 상기 측면 절연 패턴들(155) 상에서 상기 제2 면(100b)으로부터 상기 제1 면(100u)을 향해 연장될 수 있다. 평면적 관점에서, 상기 측면부들(151) 각각은 상기 픽셀 영역(PR)을 둘러싼 형태일 수 있다. 상기 매립부(152)는 상기 기판(100)의 상기 제2 면(100b)에 인접하게 배치될 수 있다. 상기 매립부(152)의 바닥면은 상기 제2 면(100b)에 의해 노출될 수 있다. 평면적 관점에서, 상기 매립부(152)는 상기 제1 방향(D1) 또는 상기 제2 방향(D2)으로 연장되는 라인들이 교차된 형태(일 예로, 그물망 형태(mesh form))일 수 있다.
상기 측면부들(151)의 바닥면들 및 상기 매립부(152)의 바닥면은 실질적으로 공면을 이룰 수 있고, 상기 제2 면(100b)에 의해 노출될 수 있다. 상기 측면부들(151)의 상면들(151u)은 상기 매립부(152)의 상면(152u)보다 높은 높이에 위치할 수 있다.
상기 반도체 패턴(153)의 상기 측면부들(151) 및 상기 매립부(152) 각각은 P형 또는 N형의 도전형을 가지는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 상기 측면부들(151) 및 상기 매립부(152) 각각은 보론(Boron)이 도핑된 다결정 실리콘을 포함할 수 있다.
상기 매립부(152)는 상기 측면부들(151)에 접할 수 있고, 이웃하는 측면부들(151)의 사이에서 상기 이웃하는 측면부들(151)을 전기적으로 연결할 수 있다. 일 예로, 상기 측면부들(151)과 상기 매립부(152)는 이들 사이에 경계면을 가지고 서로 접할 수 있다. 다른 예로, 상기 측면부들(151)과 상기 매립부(152)는 이들 사이에 경계면 없이 서로 접할 수 있다.
상기 측면 절연 패턴들(155) 각각은 상기 측면부들(151)의 각각과 상기 기판(100)의 사이에 개재될 수 있고, 상기 매립 절연 패턴(157)과 상기 기판(100)의 사이로 연장될 수 있다. 상기 측면 절연 패턴들(155) 각각은 상기 매립 절연 패턴(157)의 측면에 접할 수 있다. 상기 측면 절연 패턴들(155)은 실리콘 산화물을 포함할 수 있다. 일 예로, 상기 측면 절연 패턴들(155)은 실리콘 산화물을 포함하는 단일막일 수 있다. 다른 예로, 상기 측면 절연 패턴들(155)은 실리콘 산화물을 포함하는 다중막일 수 있다.
상기 매립 절연 패턴(157)은 상기 반도체 패턴(153)의 상기 매립부(152) 상에 배치될 수 있고, 상기 반도체 패턴(153)의 상기 측면부들(151) 사이에 개재될 수 있다. 상기 매립 절연 패턴(157)은 상기 측면 절연 패턴들(155)의 사이에 개재될 수 있다. 상기 매립 절연 패턴(157)은 일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
광전 변환 영역(PD)이 상기 픽셀 영역들(PR) 각각 내에 배치될 수 있다. 상기 광전 변환 영역(PD)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이웃하는 광전 변환 영역(PD)과 이웃할 수 있다. 상기 기판(100)은 제1 도전형을 가질 수 있고, 상기 광전 변환 영역(PD)은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 영역일 수 있다. 일 예로, 상기 제1 도전형 및 상기 제2 도전형은 각각 P형 및 N형일 수 있다. 이 경우, 상기 제2 도전형의 불순물은 인, 비소, 비스무스, 및/또는 안티몬과 같은 N형 불순물을 포함할 수 있다. 상기 광전 변환 영역(PD)은 상기 기판(100)과 PN접합을 이루어 포토다이오드를 구성할 수 있다.
얕은 소자분리패턴(105)이 상기 제1 면(100u)에 인접하게 배치될 수 있고, 상기 제1 면(100u)에서 상기 기판(100)의 내부로 매립될 수 있다. 상기 픽셀 영역들(PR) 각각은 상기 얕은 소자분리패턴(105)에 의해 정의되는 활성패턴(ACT)을 포함할 수 있다. 상기 얕은 소자분리패턴(105)의 상면은 상기 제1 면(100u)에 의해 노출될 수 있다. 상기 얕은 소자분리패턴(105) 일 예로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 깊은 소자분리패턴(150)은 상기 얕은 소자분리패턴(105)을 관통하여 상기 기판(100) 내로 연장될 수 있다. 상기 깊은 소자분리패턴(150)의 상기 매립 절연 패턴(157)의 적어도 일부는 상기 얕은 소자분리패턴(105) 내에 배치될 수 있다. 일 예로, 상기 매립 절연 패턴(157)은 상기 얕은 소자분리패턴(105)을 관통하여 상기 반도체 패턴(153)에 접촉할 수 있다. 상기 깊은 소자분리패턴(150)의 상기 측면 절연 패턴들(155)은 상기 얕은 소자분리패턴(105)과 상기 매립 절연 패턴(157) 사이로 연장될 수 있다.
전송 게이트 전극(TG) 및 플로팅 확산 영역(FD)이 상기 제1 면(100u) 상에서, 상기 픽셀 영역들(PR) 각각의 상에 배치될 수 있다. 일 예로, 상기 전송 게이트 전극(TG) 및 상기 플로팅 확산 영역(FD)은 상기 픽셀 영역들(PR) 각각의 상기 활성패턴(ACT) 상에 배치될 수 있다.
상기 전송 게이트 전극(TG) 및 상기 플로팅 확산 영역(FD)은 도 2의 상기 전송 트랜지스터(TX)를 구성할 수 있다. 상기 전송 게이트 전극(TG)의 하부는 상기 활성패턴(ACT)을 관통할 수 있고, 상기 기판(100) 내부로 연장될 수 있다. 상기 전송 게이트 전극(TG)의 상부는 상기 활성패턴(ACT)의 상면(즉, 상기 기판(100)의 상기 제1 면(100u)) 위로 돌출될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 전송 게이트 전극(TG)의 일 측에 상기 활성패턴(ACT) 내에 배치될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역일 수 있다. 게이트 유전막(GI)이 상기 전송 게이트 전극(TG)과 상기 활성패턴(ACT) 사이에 개재될 수 있다.
상기 배선층(20)이 상기 기판(100)의 상기 제1 면(100u) 상에 배치될 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100u) 상에 적층된 층간 절연막(210)을 포함할 수 있다. 상기 층간 절연막(210)은 상기 제1 면(100u), 상기 깊은 소자분리패턴(150)의 상면 및 상기 얕은 소자분리패턴(105)의 상면을 덮을 수 있다. 상기 층간 절연막(210)은 상기 기판(100)의 상기 제1 면(100a) 상에 배치되어 도 2의 픽셀들(PX)을 구성하는 트랜지스터들을 더 덮을 수 있다.
상기 배선층(20)은 컨택 플러그들(230) 및 도전 라인들(240)을 더 포함할 수 있다. 상기 컨택 플러그들(230)은 상기 트랜지스터들에 전기적으로 연결될 수 있고, 상기 도전 라인들(240)은 상기 컨택 플러그들(230)에 전기적으로 연결될 수 있다. 상기 층간 절연막(210)은 절연 물질을 포함할 수 있고, 상기 컨택 플러그들(230) 및 상기 도전 라인들(240)은 도전 물질을 포함할 수 있다.
상기 광 투과층(30)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 광 투과층(30)은 상기 제2 면(100b) 상에 배치되는 컬러 필터 어레이(320) 및 마이크로 렌즈 어레이(330)를 포함할 수 있다. 상기 컬러 필터 어레이(320)는 상기 제2 면(100b)과 상기 마이크로 렌즈 어레이(330) 사이에 배치될 수 있다. 상기 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링할 수 있고, 상기 광을 상기 광전 변환층(10)으로 제공할 수 있다.
상기 컬러 필터 어레이(320)는 상기 픽셀 영역들(PR) 상에 각각 배치되는 복수의 컬러 필터들(320)을 포함할 수 있다. 일부 실시예들에 따르면, 2x2로 배열된 네 개의 픽셀 영역들은 동일한 색상을 구현하도록 구성될 수 있다. 상기 마이크로 렌즈 어레이(330)는 상기 복수의 컬러 필터들(320) 상에 배치되는 마이크로 렌즈(330)를 포함할 수 있다. 상기 마이크로 렌즈(330)는 상기 광전 변환 영역들(PD)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 배치될 수 있다. 패시베이션막(340)이 상기 마이크로 렌즈(330)를 덮을 수 있다. 상기 마이크로 렌즈 어레이(330) 및 상기 패시베이션막(340)은 상기 제2 면(100b)에 평평한 형태로 상기 엣지 영역(ER)으로 연장될 수 있다.
반사 방지막(310)이 상기 제2 면(100b)과 상기 컬러 필터 어레이(320) 사이에 개재될 수 있다. 상기 반사 방지막(310)은 상기 기판(100)의 상기 제2 면(100b)으로 입사되는 광이 상기 광전 변환 영역(PD)에 원활히 도달할 수 있도록 상기 광의 반사를 방지할 수 있다. 제1 절연막(312)이 상기 반사 방지막(310)과 상기 컬러 필터 어레이(320) 사이에 개재될 수 있고, 제2 절연막(322)이 상기 컬러 필터 어레이(320)와 상기 마이크로 렌즈 어레이(330) 사이에 개재될 수 있다. 그리드(315)가 상기 제1 절연막(312)과 상기 컬러 필터 어레이(320) 사이에 개재될 수 있다. 상기 그리드(315)는 상기 깊은 소자분리패턴(150)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 배치될 수 있다. 상기 그리드(315)는 상기 제2 면(100b)으로 입사되는 광이 상기 광전 변환 영역(PD) 내로 입사되도록 상기 광을 가이드할 수 있다. 상기 그리드(315)는 일 예로, 금속을 포함할 수 있다. 상기 컬러 필터 어레이(320)는 인접하는 그리드들(315) 사이로 연장되어 상기 제1 절연막(312)과 접촉할 수 있다.
컨택 패턴(CT)이 상기 엣지 영역(ER) 상에서, 상기 제2 면(100b)에 인접하게 배치될 수 있다. 상기 컨택 패턴(CT)은 상기 기판(100)의 내부로 매립되어 상기 반사 방지막(310) 및 상기 컬러 필터 어레이(320)를 관통할 수 있고, 상기 반도체 패턴(153)의 바닥면에 접할 수 있다. 상기 컨택 패턴(CT)은 상기 제1 절연막(312) 상에서 상기 기판(100)의 내부로 연장되는 금속 패턴(370) 및 상기 금속 패턴(370)을 감싸는 배리어 패턴(360)을 포함할 수 있다.
컨택 절연막(380)이 상기 컨택 패턴(CT)을 감쌀 수 있다. 도시되지 않았지만, 상기 컨택 패턴(CT)은 다른 영역으로 연장되어 TSV(Through Silicon Via)나 BVS(Back Vias stack)에 전기적으로 연결될 수 있다. 이로써 음의 바이어스 전압이 상기 컨택 패턴(CT)을 통해 상기 반도체 패턴(153)에 인가될 수 있고, 그 결과, 화이트 스팟이나 암전류 문제가 방지 또는 감소될 수 있다.
벌크 컬러 필터(390) 및 제1 보호막(391)이 상기 엣지 영역(ER) 상에서 상기 컨택 패턴(CT) 상에 차례로 제공될 수 있다. 상기 벌크 컬러 필터(390)는 상기 컨택 패턴(CT)과 상기 마이크로 렌즈 어레이(330)의 사이에 개재될 수 있고, 상기 제1 보호막(391)은 상기 벌크 컬러 필터(390)와 상기 마이크로 렌즈 어레이(330)의 사이에 개재될 수 있다.
도 3 및 도 4b를 참조하면, 상기 광전 변환층(10)은 상기 기판(100)의 상기 제2 면(100b)에 인접하게 배치되는 후면 소자분리패턴(180)을 더 포함할 수 있다. 상기 후면 소자분리패턴(180)은 제2 면(100b)으로부터 상기 기판(100)의 내부로 연장될 수 있다. 상기 후면 소자분리패턴(180)은 상기 깊은 소자분리패턴(150)과 수직적으로(일 예로, 제3 방향(D3)으로) 중첩할 수 있다. 다시 말해, 상기 깊은 소자분리패턴(150)과 같이, 상기 후면 소자분리패턴(180)은 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(153)에 접할 수 있다.
상기 후면 소자분리패턴(180)은 표면 유전막(181) 및 갭필 유전막(182)을 포함할 수 있다. 상기 갭필 유전막(182)은 상기 제2 면(100b) 상에서 상기 기판(100)의 내부로 연장될 수 있다. 상기 표면 유전막(181)은 상기 갭필 유전막(182)과 상기 기판(100)의 사이에 개재될 수 있다. 상기 표면 유전막(181) 및 상기 갭필 유전막(182)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨(Y)및 란타노이드(La)로 구성된 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)을 포함할 수 있다.
도 5a, 도 5b, 도 6a 내지 도 6d, 도 7a, 및 도 7b는 도 4a의 P2 부분을 확대한 도면들이다. 이하에서, 도 5a, 도 5b, 도 6a 내지 도 6d, 도 7a, 및 도 7b를 참조하여, 본 발명의 다양한 실시예들에 대해 설명한다. 설명의 간소화를 위해 전술한 내용과 중복되는 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 상기 반도체 패턴(153)의 상기 측면부들(151)의 상기 상면들(151u)은 상기 반도체 패턴(153)의 상기 매립부(152)의 상기 상면(152u)보다 높은 높이에 위치할 수 있다. 상기 매립부(152)의 상기 상면(152u)은 다양한 형태일 수 있다. 일 예로, 도 5a에 도시된 바와 같이, 상기 매립부(152)의 상기 상면(152u)은 상기 기판(100)의 상기 제1 면(100u)에 평행하고, 평평한 형태일 수 있다. 다른 예로, 도 5b에 도시된 바와 같이, 상기 매립부(152)의 상기 상면(152u)은 오목한 형태일 수 있다. 즉, 상기 매립부(152)의 상기 상면(152u)은 중심부가 상기 제2 면(100b)을 향해(일 예로, 상기 매립부(152)의 내부를 향해) 움푹 들어간 형태일 수 있고, 상기 매립부(152)의 상기 상면(152u)의 상기 제3 방향(D3)에 따른 높이는 상기 측면부들(151)에 가까울수록 높아질 수 있다. 다만, 이는 예시적인 것에 불과하며, 본 발명은 이에 제한되지 않는다.
도 6a 내지 도 6d를 참조하면, 상기 깊은 소자분리패턴(150)은 에어 갭(AG)을 더 포함할 수 있다. 상기 에어 갭(AG)은 상기 깊은 소자분리패턴(150) 내에서 상기 반도체 패턴(153)의 상기 측면부들(151) 사이에 개재될 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 에어 갭(AG)은 상기 매립 절연 패턴(157)과 상기 반도체 패턴(153) 사이에 개재될 수 있다. 상기 매립 절연 패턴(157)이 상기 반도체 패턴(153)의 상기 매립부(152)와 이격될 수 있고, 그 사이에 상기 에어 갭(AG)이 배치될 수 있다.
상기 매립 절연 패턴(157)의 바닥면은 상기 에어 갭(AG)에 의해 노출될 수 있다. 일 예로, 도 6a에 도시된 바와 같이, 상기 매립 절연 패턴(157)의 상기 바닥면은 상기 측면부들(151)의 상기 상면들(151u)보다 낮은 높이에 있을 수 있고, 상기 에어 갭(AG)에 의해 노출될 수 있다. 다른 예로, 도 6b에 도시된 바와 같이, 상기 매립 절연 패턴(157)의 상기 바닥면은 상기 측면부들(151)의 상기 상면들(151u)과 실질적으로 동일한 높이에 있을 수 있고, 상기 에어 갭(AG)에 의해 노출될 수 있다. 또 다른 예로, 도 6c에 도시된 바와 같이, 상기 매립 절연 패턴(157)의 상기 바닥면은 상기 측면부들(151)의 상기 상면들(151u)보다 높은 높이에서 상기 에어 갭(AG)에 의해 노출될 수 있다. 상기 매립부(152)의 상기 상면(152u) 및 상기 측면부들(151)의 내측면들이 상기 에어 갭(AG)에 의해 노출될 수 있다.
도 6d를 참조하면, 상기 에어 갭(AG)은 상기 반도체 패턴(153)의 상기 매립부(152) 내에 배치될 수 있다. 일 예로, 상기 에어 갭(AG)은 상기 매립부(152) 내에 배치되어, 상기 매립부(152)에 의해 둘러싸일 수 있다. 다른 예로, 도시되지 않았지만, 상기 에어 갭(AG)은 상기 매립부(152)의 상기 상면(152u) 또는 상기 매립부(152)의 바닥면에 의해 노출될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 반도체 패턴(153)의 상기 측면부들(151)의 상기 상면들(151u)은 다양한 높이에 위치할 수 있다. 일 예로, 도 7a에 도시된 바와 같이, 상기 측면부들(151)의 상기 상면들(151u)은 상기 얕은 소자분리패턴(105)의 바닥면(105b)보다 높은 높이에 위치할 수 있다. 다른 예로, 도 7b에 도시된 바와 같이, 상기 측면부들(151)의 상기 상면들(151u)은 상기 얕은 소자분리패턴(105)의 상기 바닥면(105b)보다 낮은 높이에 위치할 수 있다. 또 다른 예로, 도시되지 않았지만, 상기 측면부들(151)의 상기 상면들(151u)은 상기 얕은 소자분리패턴(105)의 상기 바닥면(105b)과 실질적으로 동일한 높이에 위치할 수도 있다.
도 8a, 도 8b, 및 도 9a 내지 도 9c는 도 3의 P1 부분을 확대한 도면들이다. 도 8a 및 도 8b는 도 4a의 하부(H1)에서 도 3의 P1 부분을 확대한 도면들이고, 도 9a 내지 도 9c는 도 4a의 상부(H2)에서 도 3의 P1 부분을 확대한 도면들이다. 상기 하부(H1)는 상기 반도체 패턴(153)의 상기 매립부(152) 내에 위치하고, 상기 상부(H2)는 상기 매립부(152)의 상면(152u)보다 높고 상기 측면부(151)의 상면(151u)보다 낮은 높이에 위치한다.
도 8a 및 도 8b를 참조하면, 상기 광전 변환 영역(PD)이 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이웃하는 광전 변환 영역들(PD)과 이격되어 배치될 수 있다. 상기 측면 절연 패턴들(155) 및 상기 반도체 패턴(153)이 상기 광전 변환 영역(PD)을 둘러쌀 수 있다. 상기 반도체 패턴(153)은 상기 측면 절연 패턴들(155) 각각을 둘러싸는 상기 측면부들(151), 및 상기 측면부들(151) 사이에 개재되는 매립부(152)를 포함할 수 있다.
상기 깊은 소자분리패턴(150)이 그 내부에 상기 에어 갭(AG)을 포함하지 않는 경우, 도 8a에 도시된 바와 같이, 상기 매립부(152)가 빈 공간 없이 이웃하는 측면부들(151) 사이에 배치될 수 있다.
도 6d를 참조하여 설명한 바와 같이, 상기 에어 갭(AG)이 상기 매립부(152)의 내부에 제공되는 경우, 도 8b에 도시된 바와 같이, 상기 에어 갭(AG)은 복수의 광전 변환 영역들(PD)의 사이에 배치될 수 있다. 일 예로, 상기 에어 갭(AG)은 서로 이웃하는 두 개의 광전 변환 영역들(PD)의 사이에 배치될 수 있다. 다른 예로, 상기 에어 갭(AG)은 서로 이웃하는 네 개의 광전 변환 영역들(PD)의 사이에 배치될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 측면 절연 패턴들(155) 및 상기 반도체 패턴(153)의 상기 측면부들(152)이 상기 광전 변환 영역(PD)을 둘러쌀 수 있다. 상기 매립 절연 패턴(157) 또는 상기 에어 갭(AG) 중 적어도 하나가 이웃하는 측면부들(151) 사이에 배치될 수 있다. 일 예로, 상기 깊은 소자분리패턴(150)이 그 내부에 상기 에어 갭(AG)을 포함하지 않는 경우, 도 9a에 도시된 바와 같이, 상기 매립 절연 패턴(157)이 상기 이웃하는 측면부들(151) 사이에 빈 공간 없이 배치될 수 있다. 다른 예로, 도 6a 내지 도 6c를 참조하여 설명한 바와 같이 상기 에어 갭(AG)이 상기 반도체 패턴(153)의 상기 측면부들(151)의 사이, 및 상기 반도체 패턴(153)과 상기 매립 절연 패턴(157)의 사이에 배치되는 경우, 도 9b에 도시된 바와 같이, 상기 이웃하는 측면부들(151) 사이는 빈 공간으로 이루어질 수 있다. 즉, 상기 에어 갭(AG)이 상기 이웃하는 측면부들(151) 사이에 에 배치될 수 있다. 또 다른 예로, 도 9c에 도시된 바와 같이, 상기 매립 절연 패턴(157)이 상기 이웃하는 측면부들(151) 사이에 배치될 수 있고, 상기 매립 절연 패턴(157) 내에 상기 에어 갭(AG)이 배치될 수 있다.
도 10a 내지 도 10f는 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 나타낸 도면들로, 도 3의 A-A'에 대응하는 단면도들이다. 이하에서, 도 10a 내지 도 10f를 참조하여 이미지 센서의 제조방법에 대하여 설명한다. 설명의 간소화를 위해 전술한 내용과 중복되는 설명은 생략한다.
도 10a를 참조하면, 서로 대향하는 제1 면(100u) 및 제2 면(100b)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 중심 영역(CR) 및 상기 중심 영역(CR)을 둘러싸는 엣지 영역(ER)을 포함할 수 있다.
얕은 트렌치(Ts)가 상기 제1 면(100u)에 인접하게 형성될 수 있고, 상기 기판(100)의 내부로 매립될 수 있다. 상기 얕은 트렌치(Ts)를 형성하는 것은, 상기 제1 면(100u) 상에 제1 마스크 패턴(103)을 형성하는 것, 및 상기 제1 마스크 패턴(103)을 식각 마스크로 이용하여 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 얕은 트렌치(Ts)는 상기 기판(100) 내의 활성패턴(ACT)을 정의할 수 있다.
소자분리막(105L)이 상기 제1 면(100a) 상에 형성될 수 있다. 상기 소자분리막(105L)은 상기 제1 마스크 패턴(103)을 덮을 수 있고, 상기 얕은 트렌치(Ts)를 채울 수 있다. 상기 소자분리막(105L)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
깊은 트렌치(Td)가 상기 기판(100) 내에 형성될 수 있고, 상기 제1 면(100u)으로부터 상기 기판(100)의 내부로 연장될 수 있다. 상기 깊은 트렌치(Td)를 형성하는 것은, 상기 소자분리막(105L) 상에 상기 깊은 트렌치(Td)가 형성될 영역을 정의하는 제2 마스크 패턴(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막(105L) 및 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 깊은 트렌치(Td)는 상기 기판(100) 내에 픽셀 영역들(PR)을 정의할 수 있다. 상기 픽셀 영역들(PR)은 상기 기판(100)의 상기 중심 영역(CR) 내에 형성될 수 있고, 상기 픽셀 영역들(PR) 각각은 상기 얕은 트렌치(Ts)에 의해 정의된 상기 활성패턴(ACT)을 포함할 수 있다.
평면적 관점에서, 상기 깊은 트렌치(Td)는 상기 기판(100)의 상기 제1 면(100u)에 평행한 제1 방향(D1) 또는 제2 방향(D2)으로 연장되는 라인들이 교차된 형태로 형성될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차(일 예로, 직교)할 수 있다. 상기 깊은 트렌치(Td)는 상기 픽셀 영역들(PR)을 둘러쌀 수 있다.
측면 절연막(155L)이 상기 깊은 트렌치(Td)의 내벽을 덮도록 형성될 수 있고, 상기 소자분리막(105L)의 상면 상으로 연장될 수 있다. 상기 측면 절연막(155L)은 상기 깊은 트렌치(Td)의 내벽 및 상기 소자분리막(105L)의 상면을 컨포멀하게 덮을 수 있다.
도 10b를 참조하면, 제1 서브 반도체막(161L)이 상기 깊은 트렌치(Td)의 일부를 채우도록, 그리고 상기 측면 절연막(155L)의 적어도 일부를 덮도록 형성될 수 있다. 상기 제1 서브 반도체막(161L)을 형성하는 것은, 상기 측면 절연막(155L)의 내벽 및 상면을 컨포멀하게 덮는 서브막(미도시)을 형성하는 것, 및 상기 서브막의 상부를 제거하여 제1 서브 반도체막(161L)을 형성하는 것을 포함할 수 있다. 상기 제1 서브 반도체막(161L)은 상기 측면 절연막(155L)의 내벽을 컨포멀하게 덮을 수 있고, 상기 측면 절연막(155L)은 상기 깊은 트렌치(Td)의 내벽과 상기 제1 서브 반도체막(161L) 사이에 개재될 수 있다. 상기 제1 서브 반도체막(161L)은 P형 또는 N형의 도전형을 가지는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 서브 반도체막(161L)은 보론(Boron)이 도핑된 다결정 실리콘을 포함할 수 있다.
상기 제1 서브 반도체막(161L)은 반도체 물질과 불순물을 혼합하여 증착하는 공정(예를 들어, LPCVD, PECVD), 또는 반도체 물질을 증착한 뒤 불순물을 주입하는 공정(예를 들어, 이온주입, Plasma doping, Gas phase doping) 중 적어도 하나를 이용하여 형성될 수 있다.
도 10c를 참조하면, 제2 서브 반도체막(162L)이 상기 깊은 트렌치(Td)의 잔부를 채울 수 있다. 일 예로, 상기 제2 서브 반도체막(162L)은 상기 깊은 트렌치(Td)의 잔부를 완전히 메울 수 있다. 상기 제2 서브 반도체막(162L)은 상기 측면 절연막(155L)의 상면을 덮을 수 있다. 상기 제2 서브 반도체막(162L)은 불순물이 도핑되지 않은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제2 서브 반도체막(162L)은 불순물이 도핑되지 않은 다결정 실리콘을 포함할 수 있다.
도 10d를 참조하면, 상기 제2 서브 반도체막(162L)의 상부가 제거될 수 있다. 상기 제거 공정을 통해, 상기 제2 서브 반도체막(162L)은 상기 깊은 트렌치(Td)의 하부에만 남을 수 있다.
상기 제거 공정은 상기 제2 서브 반도체막(162L)의 상부를 식각하는 것을 포함할 수 있다. 상기 식각 공정이 진행됨에 따라, 상기 제1 서브 반도체막(161L)의 일부가 더 제거될 수 있다. 불순물의 도핑 여부에 따른 반도체 물질 간의 식각비를 이용함에 따라, 상기 제1 서브 반도체막(161L)의 제거량은 상기 제2 서브 반도체막(162L)의 제거량에 비해 적을 수 있다.
상기 제거 공정을 통해, 예비 반도체 패턴(163)이 제1 부분(161) 및 제2 부분(162)을 포함하도록 형성될 수 있다. 상기 제1 부분(161) 및 상기 제2 부분(162)은 이들 사이에 경계면을 가지고 서로 접할 수 있다.
상기 제1 서브 반도체막(161L)의 잔부가 상기 제1 부분(161)을 구성할 수 있고, 상기 제1 부분(161)은 상기 깊은 트렌치(Td) 내에서 상기 측면 절연막(155L)을 덮을 수 있다. 상기 제1 부분(161)은 상기 측면 절연막(155L)의 내측면 상에서 상기 제2 면(100b)에 수직한 제3 방향(D3)으로 연장될 수 있고, 상기 측면 절연막(155L)의 바닥면 상으로 연장될 수도 있다.
상기 제2 서브 반도체막(162L)의 잔부가 상기 제2 부분(162)을 구성할 수 있고, 상기 제2 부분(162)은 상기 깊은 트렌치(Td)의 하부를 채울 수 있다. 상기 제2 부분(162)의 측면들 및 바닥면은 상기 제1 부분(161)에 접할 수 있고, 상기 제2 부분(162)의 상면(162u)은 외부로 노출될 수 있다. 도 6d의 에어 갭(AG)이 상기 제2 부분(162)의 형성과정에서 더 형성될 수 있다.
상기 제1 부분(161)의 상면(161u)은 상기 제2 부분(162)의 상기 상면(162u)보다 높은 높이에 위치할 수 있다.
매립 절연막(157L)이 상기 깊은 트렌치(Td) 내에 형성될 수 있다. 상기 매립 절연막(157L)은 상기 측면 절연막(155L)의 상기 상면으로 연장되어, 상기 측면 절연막(155L)의 상기 상면을 덮을 수 있다. 상기 매립 절연막(157L)은 상기 깊은 트렌치(Td)의 잔부의 적어도 일부를 채울 수 있다. 일 예로, 상기 매립 절연막(157L)은 상기 깊은 트렌치(Td)의 잔부를 완전히 메울 수 있다. 다른 예로, 상기 매립 절연막(157L)이 상기 깊은 트렌치(Td)의 일부를 채울 수 있고, 동시에 도 6a의 에어 갭(AG)이 상기 깊은 트렌치(Td) 내에 형성될 수 있다. 상기 에어 갭(AG)은 상기 매립 절연막(157L)과 상기 제2 부분(162)의 사이에 형성될 수 있다.
도 10e를 참조하면, 열처리 공정이 수행될 수 있다. 상기 열처리 공정을 통해, 상기 제1 부분(161)의 P형 또는 N형의 도전형을 가지는 불순물이 상기 제2 부분(162)의 반도체 물질로 확산될 수 있고, 상기 불순물이 도핑된 반도체 물질을 포함하는 상기 제2 부분(162)은 전도성을 가질 수 있다. 상기 열처리 공정 이전, 상기 측면 절연막(155L) 중 상기 예비 반도체 패턴(163)으로 덮이지 않은 일부가 더 제거될 수 있다.
예비 측면 절연 패턴(155a), 매립 절연 패턴(157) 및 얕은 소자분리패턴(105)이 각각 상기 측면 절연막(155L)의 상부, 상기 매립 절연막(157L)의 상부 및 상기 소자분리막(105L)의 상부를 제거함으로써 형성될 수 있다. 상기 제거 공정은 평탄화 공정을 포함할 수 있다. 상기 제1 마스크 패턴(103)이 상기 제거 공정을 통해 외부로 노출될 수 있다.
상기 얕은 소자분리패턴(105)의 형성 후, 상기 깊은 트렌치(Td)의 바닥면으로부터 상기 제2 부분(162)의 상기 상면(162u)까지의 제1 높이(h_1)는, 상기 깊은 트렌치(Td)의 상기 바닥면으로부터 상기 얕은 소자분리패턴(105)의 바닥면(105b)까지의 제2 높이(h_2)의 10% 내지 50%일 수 있다.
도 10f를 참조하면, 상기 제1 마스크 패턴(103)이 제거될 수 있다. 상기 제1 마스크 패턴(103)를 제거하는 것은, 일 예로, 상기 제1 마스크 패턴(103)을 식각하는 것을 포함할 수 있다. 이후, 상기 예비 측면 절연 패턴(155a)의 상부, 상기 매립 절연 패턴(157)의 상부 및 상기 얕은 소자분리패턴(105)의 상부가 더 제거될 수 있고, 상기 예비 측면 절연 패턴(155a)의 상면, 상기 매립 절연 패턴(157)의 상면 및 상기 얕은 소자분리패턴(105)의 상면은 상기 제1 면(100u)과 실질적으로 공면을 이룰 수 있다.
광전 변환 영역(PD)이 상기 픽셀 영역들(PR) 각각의 내에 형성될 수 있다. 상기 광전 변환 영역(PD)을 형성하는 것은, 일 예로, 상기 기판(100) 내에 상기 제1 도전형(일 예로, P형)과 다른 제2 도전형(일 예로, N형)의 불순물을 주입하는 것을 포함할 수 있다.
박막화 공정이 상기 기판(100)의 상기 제2 면(100b) 상에 수행될 수 있고, 상기 박막화 공정에 의해 상기 기판(100)의 일부가 제거될 수 있다. 깊은 소자분리패턴(150)이 상기 박막화 공정을 통해 형성될 수 있고, 상기 깊은 소자분리패턴(150)은 반도체 패턴(153), 측면 절연 패턴들(155) 및 상기 매립 절연 패턴(157)을 포함할 수 있다.
상기 예비 측면 절연 패턴(155a)의 하부가 상기 박막화 공정을 통해 제거됨으로써, 상기 예비 측면 절연 패턴(155a)은 상기 측면 절연 패턴들(155)로 분리될 수 있다.
상기 반도체 패턴(153)은 상기 예비 반도체 패턴(163)으로부터 상기 박막화 공정을 통해 형성될 수 있고, 상기 측면 절연 패턴들(155)에 각각 인접하는 측면부들(151), 및 상기 측면부들(151) 사이의 매립부(152)를 포함할 수 있다. 상기 측면부들(151)은 상기 박막화 공정 이후 상기 제1 부분(161)의 잔부로 구성될 수 있으며, 상기 매립부(152)는 상기 박막화 공정 이후 상기 제2 부분(162)의 잔부로 구성될 수 있다. 상기 깊은 소자분리패턴(150)의 바닥면은 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다. 도시되지 않았지만, 상기 깊은 소자분리패턴(150)은 상기 제2 부분(162) 내, 또는 상기 매립 절연 패턴(157)과 상기 반도체 패턴(153) 사이의 상기 에어 갭(AG)을 더 포함할 수 있다.
상기 박막화 공정은 일 예로, 상기 기판(100)의 상기 제2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것, 및 이방성 및/또는 등방성 식각하는 것을 포함할 수 있다.
전송 게이트 전극(TG) 및 플로팅 확산 영역(FD)이 상기 기판(100)의 상기 제1 면(100a) 상에, 그리고 상기 픽셀 영역들(PR) 각각의 상에 형성될 수 있다. 일 예로, 상기 전송 게이트 전극(TG) 및 상기 플로팅 확산 영역(FD)은 상기 픽셀 영역들(PR) 각각의 상기 활성패턴(ACT) 상에 형성될 수 있다. 게이트 유전막(GI)이 상기 전송 게이트 전극(TG)과 상기 활성패턴(ACT) 사이에 형성될 수 있다.
상술한 제조공정에 의해 광전 변환층(10)이 형성될 수 있고, 배선층(20)이 상기 제1 면(100a) 상에 형성될 수 있다. 일 예로, 상기 배선층(20)은 층간 절연막(210)을 포함할 수 있고, 상기 층간 절연막(210)이 상기 제1 면(100a) 상에 형성될 수 있다. 상기 층간 절연막(210)은 상기 제1 면(100u), 상기 깊은 소자분리패턴(150)의 상면 및 상기 얕은 소자분리패턴(105)의 상면을 덮도록 형성될 수 있다. 상기 배선층(20)은 컨택 플러그들(230) 및 상기 도전 라인들(240)을 더 포함할 수 있고, 상기 컨택 플러그들(230) 및 상기 도전 라인들(240)은 전기적으로 연결될 수 있다.
도 4a를 다시 참조하면, 광 투과층(30)이 상기 제2 면(100b) 상에 형성될 수 있다. 일 예로, 반사 방지막(310) 및 제1 절연막(312)이 상기 제2 면(100b) 상에 형성될 수 있고, 상기 깊은 소자분리패턴(150)과 수직적으로 중첩할 수 있다. 상기 엣지 영역(ER) 상에서, 상기 반사 방지막(310) 및 상기 제1 절연막(312)을 식각하여 상기 반도체 패턴(153)을 노출시키는 홀이 형성될 수 있고, 상기 홀의 내벽을 감싸는 컨택 절연막(380) 및 상기 홀의 잔부를 채우는 컨택 패턴(CT)이 차례로 형성될 수 있다. 상기 컨택 패턴(CT)은 배리어 패턴(360) 및 금속 패턴(370)을 포함할 수 있다.
상기 컨택 패턴(CT)을 형성하는 것은, 상기 홀을 콘포멀하게 덮는 배리어막을 형성하는 것, 상기 배리어막 상에 컨택 금속막을 형성하는 것, 및 상기 배리어막과 컨택 금속막을 식각하여 각각 상기 배리어 패턴(360) 및 상기 금속 패턴(370)을 형성하는 것을 포함할 수 있다.
그리드(315)가 상기 제1 절연막(312) 상에 형성될 수 있고, 상기 깊은 소자분리패턴(150)과 수직적으로 중첩할 수 있다. 상기 그리드(315)를 형성하는 것은, 일 예로, 상기 제1 절연막(312) 상에 금속막을 증착하는 것, 및 상기 금속막을 패터닝하는 것을 포함할 수 있다.
컬러 필터 어레이(320)가 상기 제1 절연막(312) 상에 상기 그리드(315)를 덮도록 형성될 수 있다. 상기 컬러 필터 어레이(320)는 복수의 컬러 필터들(320)을 포함할 수 있고, 상기 복수의 컬러 필터들(320)은 상기 픽셀 영역들(PR) 상에 각각 배치될 수 있다. 제2 절연막(322)이 상기 컬러 필터 어레이(320) 상에 형성될 수 있고, 마이크로 렌즈 어레이(330)가 상기 제2 절연막(322) 상에 형성될 수 있다. 상기 마이크로 렌즈 어레이(330)는 상기 복수의 컬러 필터들(320) 상에 배치되는 마이크로 렌즈(330)를 포함할 수 있다.
도 11a 내지 도 11c는 본 발명의 다른 실시예들에 따른 이미지 센서의 제조방법을 나타낸 도면들로, 도 3의 A-A'에 대응하는 단면도들이다. 설명의 간소화를 위해 전술한 내용과 중복되는 설명은 생략한다.
도 11a를 참조하면, 상기 제1 서브 반도체막(161L)이 형성된 후, 상기 제2 서브 반도체막(162L)이 상기 제1 서브 반도체막(161L)을 컨포멀하게 덮도록 형성될 수 있다. 상기 제2 서브 반도체막(162L)은 상기 제1 서브 반도체막(161L) 상에서 상기 측면 절연막(155L) 상으로 연장될 수 있다. 상기 제2 서브 반도체막(162L)은 불순물이 도핑되지 않은 반도체 물질을 포함할 수 있다.
도 11b를 참조하면, 상기 제2 서브 반도체막(162L)의 상부가 제거될 수 있다. 상기 제거 공정을 통해, 상기 제2 서브 반도체막(162L)은 상기 깊은 트렌치(Td)의 하부에만 남을 수 있다.
상기 제거 공정을 통해, 예비 반도체 패턴(163)이 제1 부분(161) 및 제2 부분(162)을 포함하도록 형성될 수 있다. 상기 제1 부분(161) 및 상기 제2 부분(162)은 이들 사이에 경계면을 가지고 서로 접할 수 있다.
상기 제1 서브 반도체막(161L)의 잔부가 상기 제1 부분(161)을 구성할 수 있고, 상기 제1 부분(161)은 상기 깊은 트렌치(Td) 내에서 상기 측면 절연막(155L)을 덮을 수 있다. 상기 제2 서브 반도체막(162L)의 잔부가 상기 제2 부분(162)을 구성할 수 있고, 상기 제2 부분(162)은 상기 깊은 트렌치(Td)의 하부를 채울 수 있다.
도 11c를 참조하면, 도 11a 및 도 11b에서 설명한 상기 예비 반도체 패턴(163)의 형성 공정이 반복될 수 있다. 다시 말해, 상기 제2 서브 반도체막(162L)의 형성 및 상기 제2 서브 반도체막(162L)의 상기 상부의 제거 공정이 번갈아가며 복수 회 수행될 수 있다. 상기 형성 및 제거 공정이 반복하여 수행됨에 따라, 상기 제2 부분(162)은 상기 깊은 트렌치(Td)의 하부를 더 채울 수 있고, 상기 제2 부분(162)의 상면(162u)은 더 높은 위치에 형성될 수 있다. 다시 말해, 상기 깊은 트렌치(Td)의 바닥면으로부터 상기 제2 부분(162)의 상기 상면(162u)까지의 제1 높이(h_1)는, 상기 형성 및 제거 공정이 반복 수행될수록 커질 수 있다.
이후, 도 10d 내지 도 10e 및 도 4a를 참조하여 설명한 제조방법을 수행함으로써, 이미지 센서가 제조될 수 있다.
도 12a 내지 도 12c는 본 발명의 또 다른 실시예들에 따른 이미지 센서의 제조방법을 나타낸 도면들로, 도 3의 A-A'에 대응하는 단면도들이다. 설명의 간소화를 위해 전술한 내용과 중복되는 설명은 생략한다.
도 12a를 참조하면, 상기 측면 절연막(155L)이 형성된 후, 예비 반도체막(163L)이 상기 측면 절연막(155L)의 내벽 및 상면을 덮도록 형성될 수 있다. 상기 예비 반도체막(163L)은 상기 측면 절연막(155L) 상에서 상기 측면 절연막(155L)의 상기 내벽 및 상기 상면을 컨포멀하게 덮을 수 있다. 상기 예비 반도체막(163L)은 P형 또는 N형의 도전형을 가지는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 상기 예비 반도체막(163L)은 보론(Boron)이 도핑된 다결정 실리콘을 포함할 수 있다.
도 12b를 참조하면, 상기 예비 반도체막(163L)의 상부가 제거될 수 있고, 예비 반도체 패턴(163)이 상기 예비 반도체막(163L)의 잔부로부터 형성될 수 있다. 상기 예비 반도체 패턴(163)은 제1 부분(161) 및 제2 부분(162)을 포함할 수 있다. 상기 제1 부분(161)은 상기 깊은 트렌치(Td) 내에서 상기 측면 절연막(155L)을 덮는 상기 예비 반도체 패턴(163)의 일 부분을 포함할 수 있고, 상기 제2 부분(162)은 상기 깊은 트렌치(Td)의 하부를 채우는 상기 예비 반도체 패턴(163)의 다른 부분을 포함할 수 있다. 상기 제1 부분(161) 및 상기 제2 부분(162)은 이들 사이에 경계면 없이 서로 접할 수 있다.
도 12c를 참조하면, 도 12a 및 도 12b에서 설명한 상기 예비 반도체 패턴(163)의 형성 공정이 반복될 수 있다. 다시 말해, 상기 예비 반도체막(163L)의 형성 및 상기 예비 반도체막(163L)의 상기 상부의 제거 공정이 번갈아가며 복수 회 수행될 수 있다. 상기 형성 및 제거 공정이 반복하여 수행됨에 따라, 상기 제1 부분(161)의 상면(161u) 및 상기 제2 부분(162)의 상면(162u)은 더 높은 위치에 형성될 수 있다. 상기 깊은 트렌치(Td)의 바닥면으로부터 상기 제2 부분(162)의 상기 상면(162u)까지의 제1 높이(h_1)는, 상기 형성 및 제거 공정이 반복 수행될수록 커질 수 있다
이후, 도 10d 내지 도 10e 및 도 4a를 참조하여 설명한 제조방법을 수행함으로써, 이미지 센서가 제조될 수 있다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 도면으로, 도 3의 A-A'에 대응하는 단면도이다. 설명의 간소화를 위해 전술한 내용과 중복되는 설명은 생략한다.
도 13을 참조하면, 분리 절연패턴(108)이 상기 제1 면(100a)에 인접하게 배치될 수 있고, 상기 픽셀 영역들(PR)의 각각의 상기 활성패턴(ACT) 내에 배치될 수 있다. 상기 분리 절연패턴(108)은 일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
전송 게이트 전극(TG) 및 제1 플로팅 확산 영역(FD1)이 상기 제1 면(100a) 상에, 그리고 상기 픽셀 영역들(PR)의 각각의 상기 활성패턴(ACT) 상에 배치될 수 있다. 상기 전송 게이트 전극(TG) 및 상기 제1 플로팅 확산 영역(FD1)은 도 2의 상기 전송 트랜지스터(TX)를 구성할 수 있다. 제2 플로팅 확산 영역(FD2)이 상기 제1 면(100a) 상에, 그리고 상기 픽셀 영역들(PR)의 각각의 상기 활성패턴(ACT) 상에 배치될 수 있다. 상기 분리 절연패턴(108)은 상기 제1 플로팅 확산 영역(FD1)과 상기 제2 플로팅 확산 영역(FD2) 사이에 개재될 수 있다. 상기 제1 및 제2 플로팅 확산 영역들(FD1, FD2)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역들일 수 있다.
상기 제2 플로팅 확산 영역(FD2)은 상기 배선층(20) 내 상기 컨택 플러그들(230) 중 대응하는 컨택 플러그(230)에 연결될 수 있다. 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(153)은 상기 배선층(20) 내 상기 컨택 플러그들(230) 중 대응하는 컨택 플러그(230)에 연결된 수 있다. 상기 반도체 패턴(153)은 상기 대응하는 컨택 플러그들(230) 및 상기 도전 라인들(240) 중 대응하는 도전 라인(240)을 통해 상기 제2 플로팅 확산 영역(FD2)에 전기적으로 연결될 수 있다.
상기 픽셀 영역들(PR)의 각각은 제1 광전 변환 영역(PDa)을 포함할 수 있다. 상기 제1 광전 변환 영역(PDa)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역일 수 있다. 상기 제1 광전 변환 영역(PDa)은 상기 기판(100)과 PN접합을 이루어 포토다이오드를 구성할 수 있다.
광 투과층(30)이 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 광 투과층(30)은 상기 제2 면(100b) 상에 배치되는 컬러 필터 어레이(320) 및 마이크로 렌즈 어레이(330)를 포함할 수 있다. 상기 컬러 필터 어레이(320)는 상기 기판(100)의 상기 제2 면(100b)과 상기 마이크로 렌즈 어레이(330) 사이에 배치될 수 있다. 상기 컬러 필터 어레이(320)는 상기 픽셀 영역들(PR) 상에 각각 배치되는 복수의 컬러 필터들(320)을 포함할 수 있고, 상기 마이크로 렌즈 어레이(330)는 상기 복수의 컬러 필터들(320) 상에 각각 배치되는 마이크로 렌즈(330)를 포함할 수 있다.
제1 절연막(312)이 상기 기판(100)의 상기 제2 면(100b)과 상기 컬러 필터 어레이(320) 사이에 배치될 수 있다. 차광 패턴들(314a)이 상기 복수의 컬러 필터들(320) 사이의 상기 제1 절연막(312) 상에 배치될 수 있다. 저굴절 패턴들(314b)이 상기 복수의 컬러 필터들(320) 사이에 배치될 수 있고, 상기 차광 패턴들(314a) 상에 각각 배치될 수 있다. 제3 절연막(316)이 상기 차광 패턴들(314a)의 각각과 상기 저굴절 패턴들(314b)의 각각 사이에 개재될 수 있고, 상기 복수의 컬러 필터들(320)의 각각과 상기 저굴절 패턴들(314b)의 각각 사이로 연장될 수 있다. 상기 제3 절연막(316)은 상기 복수의 컬러 필터들(320)의 각각과 상기 마이크로 렌즈 어레이(330) 사이, 및 상기 컨택 패턴(CT) 상으로 연장될 수 있다.
픽셀 전극들(350)이 상기 픽셀 영역들(PR) 상에 각각 배치될 수 있다. 상기 픽셀 전극들(350)은 상기 복수의 컬러 필터들(320) 상에 각각 배치될 수 있고, 상기 제3 절연막(316)이 상기 픽셀 전극들(350)과 상기 복수의 컬러 필터들(320) 사이에 개재될 수 있다. 전극 분리 패턴들(354)이 상기 픽셀 전극들(350) 사이에 배치될 수 있다. 제4 절연막(318)이 상기 픽셀 전극들(350)과 상기 제3 절연막(316) 사이에 배치될 수 있고, 상기 전극 분리 패턴들(354)과 상기 저굴절 패턴들(314b) 사이로 연장될 수 있다.
제2 광전 변환층(PDb)이 상기 픽셀 전극들(350) 및 상기 전극 분리 패턴들(354) 상에 배치될 수 있고, 공통 전극(356)이 상기 제2 광전 변환층(PDb) 상에 배치될 수 있다. 상기 제2 광전 변환층(PDb)은 상기 픽셀 전극들(350)과 상기 공통 전극(356) 사이, 및 상기 전극 분리 패턴들(354)과 상기 공통 전극(356) 사이에 배치될 수 있다. 상기 픽셀 전극들(350), 상기 전극 분리 패턴들(354), 상기 제2 광전 변환층(PDb), 및 상기 공통 전극(356)은 상기 컬러 필터 어레이(320)와 상기 마이크로 렌즈 어레이(330) 사이에 배치될 수 있다. 상기 제2 광전 변환층(PDb)은 일 예로, 유기 광전변환층일 수 있다. 상기 제2 광전 변환층(PDb)은 P형 유기 반도체 물질 및 N형 유기 반도체 물질을 포함할 수 있고, 상기 P형 유기 반도체 물질과 상기 N형 유기 반도체 물질은 PN접합을 형성할 수 있다. 또는 상기 제2 광전 변환층(PDb)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 픽셀 전극들(350) 및 상기 공통 전극(356)은 일 예로, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
상기 픽셀 전극들(350)의 각각은 비아 플러그(340)에 의해 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(153)에 전기적으로 연결될 수 있다. 상기 비아 플러그(340)는 상기 반도체 패턴(153)에 연결될 수 있고, 상기 제1 절연막(312), 대응하는 차광 패턴(314a), 상기 제3 절연막(316), 대응하는 저굴절 패턴(314b), 및 상기 제4 절연막(318)을 관통하여 상기 픽셀 전극들(350) 중 대응하는 픽셀 전극(350)에 연결될 수 있다.
제2 절연막(322)이 상기 공통 전극(356)과 상기 마이크로 렌즈 어레이(330) 사이에 개재될 수 있다. 상기 제1 내지 제4 절연막들(312, 316, 318, 322) 및 상기 전극 분리 패턴들(354)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 15는 도 14의 B-B'에 대응하는 단면도이다. 이하에서, 본 발명의 실시예들에 따른 이미지 센서의 전체 구조에 대해 개략적으로 설명한다. 설명의 간소화를 위해 전술한 내용과 중복되는 설명은 생략한다.
도 14 및 도 15를 참조하면, 이미지 센서는 픽셀 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PDR)을 포함하는 기판(100), 상기 기판(100)의 제1 면(100u) 상의 배선층(20), 상기 배선층(20) 상의 베이스 기판(40), 및 상기 기판(100)의 제2 면(100b) 상의 광 투과층(30)을 포함할 수 있다. 도 4a의 중심 영역(CR)은 상기 픽셀 어레이 영역(AR)을 포함할 수 있고, 도 4a의 엣지 영역(ER)은 상기 광학 블랙 영역(OB) 및 상기 패드 영역(PDR)을 포함할 수 있다.
상기 배선층(20)은 상기 제1 면(100u)과 상기 베이스 기판(40) 사이에 배치될 수 있다. 상기 배선층(20)은 상기 제1 면(100a)에 인접하는 상부 배선층(21), 및 상기 상부 배선층(21)과 상기 베이스 기판(40) 사이의 하부 배선층(23)을 포함할 수 있다. 상기 픽셀 어레이 영역(AR)은 복수의 픽셀 영역들(PR), 및 이들 사이에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 픽셀 어레이 영역(AR)은 상기 제2 면(100b) 상에 배치되는 반사 방지막(310) 및 제1 절연막(312)을 더 포함할 수 있다. 상기 반사 방지막(310) 및 상기 제1 절연막(312)은 상기 제2 면(100b)과 그리드 패턴(315) 사이에 배치될 수 있다.
제1 연결 구조체(50), 제1 컨택(CT1), 및 벌크 컬러 필터(390)가 상기 기판(100)의 상기 광학 블랙 영역(OB) 상에 배치될 수 있다. 상기 제1 연결 구조체(50)는 제1 차광 패턴(51), 제1 분리 패턴(53), 및 제1 캐핑 패턴(55)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제1 차광 패턴(51)은 상기 제1 절연막(312)을 덮을 수 있고, 제1 트렌치(TR1) 및 제2 트렌치(TR2)의 각각의 내벽을 컨포멀하게 덮을 수 있다. 상기 제1 차광 패턴(51)은 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제1 차광 패턴(51)은 상기 광전 변환층(10)의 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(153)에 연결될 수 있고, 상기 상부 배선층(21) 및 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제1 연결 구조체(50)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제1 차광 패턴(51)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
상기 제1 컨택(CT1)은 도 4a의 컨택 패턴(CT)과 실질적으로 동일할 수 있다. 상기 제1 컨택(CT1)은 상기 제1 트렌치(TR1)의 잔부를 채울 수 있다. 상기 제1 컨택(CT1)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제1 컨택(CT1)은 상기 깊은 소자분리패턴(170)의 상기 반도체 패턴(176, 177)에 연결될 수 있다. 상기 제1 컨택(CT1)을 통해 상기 반도체 패턴(153)에 바이어스가 인가될 수 있다. 상기 제1 분리 패턴(53)은 상기 제2 트렌치(TR2)의 잔부를 채울 수 있다. 상기 제1 분리 패턴(53)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제1 분리 패턴(53)은 절연 물질을 포함할 수 있다. 상기 제1 캐핑 패턴(55)은 상기 제1 분리 패턴(53) 상에 배치될 수 있다. 상기 제1 캐핑 패턴(55)은 상기 깊은 소자분리패턴(150)의 상기 매립 절연 패턴(157)과 동일한 물질을 포함할 수 있다.
상기 벌크 컬러 필터(390)가 상기 제1 연결 구조체(50) 및 상기 제1 컨택(CT1) 상에 배치될 수 있다. 상기 벌크 컬러 필터(390)는 상기 제1 연결 구조체(50) 및 상기 제1 컨택(CT1)을 덮을 수 있다. 제1 보호막(391)이 상기 벌크 컬러 필터(390) 상에 배치되어 상기 벌크 컬러 필터(390)를 밀봉할 수 있다.
추가적인 광전 변환 영역(PD') 및 더미 영역(DPD)이 상기 광학 블랙 영역(OB)의 대응하는 픽셀 영역들(PR) 내에 제공될 수 있다. 상기 추가적인 광전 변환 영역(PD')은 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 불순물(일 예로, N형 불순물)로 도핑된 영역일 수 있다. 상기 추가적인 광전 변환 영역(PD')은 상기 픽셀 어레이 영역(AR)의 상기 복수의 픽셀 영역들(PR) 내 광전 변환 영역들(PD)과 유사한 구조를 가질 수 있으나, 상기 광전 변환 영역들(PD)과 같은 동작(즉, 빛을 받아 전기적 신호를 발생시키는 동작)을 수행하지 않을 수 있다. 상기 더미 영역(DPD)은 불순물로 도핑되지 않을 수 있다.
제2 연결 구조체(60), 제2 컨택(CT2), 및 제2 보호막(392)이 상기 기판(100)의 상기 패드 영역(PDR) 상에 배치될 수 있다. 상기 제2 연결 구조체(60)는 제2 차광 패턴(61), 제2 분리 패턴(63), 및 제2 캐핑 패턴(65)을 포함할 수 있다.
상기 제2 차광 패턴(61)은 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제2 차광 패턴(61)은 상기 제1 절연막(312)을 덮을 수 있고, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 각각의 내벽을 컨포멀하게 덮을 수 있다. 상기 제2 차광 패턴(61)은 상기 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제2 차광 패턴(61)은 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제2 연결 구조체(60)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제2 차광 패턴(61)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제2 차광 패턴(61)은 상기 패드 영역(PDR) 내로 입사되는 빛을 차단할 수 있다.
상기 제2 컨택(CT2)은 상기 제3 트렌치(TR3)의 잔부를 채울 수 있다. 상기 제2 컨택(CT2)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제2 컨택(CT2)은 이미지 센서와 외부 소자 사이의 전기적 연결 통로 역할을 할 수 있다. 상기 제2 분리 패턴(63)은 상기 제4 트렌치(TR4)의 잔부를 채울 수 있다. 상기 제2 분리 패턴(63)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제2 분리 패턴(63)은 절연 물질을 포함할 수 있다. 상기 제2 캐핑 패턴(65)은 상기 제2 분리 패턴(63) 상에 배치될 수 있다. 상기 제2 캐핑 패턴(65) 상기 깊은 소자분리패턴(150)의 상기 매립 절연 패턴(157)과 동일한 물질을 포함할 수 있다. 상기 제2 보호막(392)은 상기 제2 연결 구조체(60)를 덮을 수 있다.
상기 제2 컨택(CT2)을 통해 인가된 전류는 상기 제2 차광 패턴(61), 상기 배선층(20) 내의 배선들, 및 상기 제1 차광 패턴(51)을 통해 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(153)으로 흐를 수 있다. 상기 픽셀 어레이 영역(AR)의 상기 픽셀 영역들(PR) 내 상기 광전 변환 영역들(PD)로부터 발생한 전기적 신호는 상기 배선층(20) 내의 배선들, 상기 제2 차광 패턴(61), 및 상기 제2 컨택(CT2)을 통해 외부로 전송될 수 있다.
본 발명의 개념에 따르면, 상기 깊은 소자분리패턴(150) 내에서, 상기 반도체 패턴(153)의 상기 매립부(152)의 상기 상면(152u)은 상기 측면부(151)의 상기 상면(151u)보다 낮은 높이에 위치할 수 있다. 상기 매립부(152)의 상기 상면(152u) 상에는 상기 매립 절연 패턴(157) 및/또는 상기 에어 갭(AG)이 배치될 수 있다. 즉, 상기 깊은 소자분리패턴(150) 내에서 광 흡수율이 상기 매립부(152)가 차지하는 부피를 줄이고, 대신에 전반사 효율이 높은 상기 매립 절연 패턴(157) 및/또는 상기 에어 갭(AG)이 차지하는 부피가 늘어날 수 있다. 이를 통해, 상기 깊은 소자분리패턴(150)의 전반사 효율이 증가할 수 있고, 그 결과, 이미지 센서의 광특성 효율이 향상될 수 있다.
또한, 상기 매립부(152)가 상기 기판(100)의 상기 제2 면(100b)에 인접하게 배치된 것과 달리, 상기 측면부(151)는 상기 제3 방향(D3)을 따라 길게 연장되는 형태일 수 있다. 이에 따라, 상기 컨택 패턴(CT)에 인가되는 음의 바이어스 전압에 의해 전도성을 가지는 상기 측면부(151)에 전류가 흐를 수 있고, 그 결과, 화이트 스팟이나 암전류 문제가 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 광전 변환층 20: 배선층
30: 광 투과층 100: 기판
105: 얕은 소자분리패턴 150: 깊은 소자분리패턴
151: 측면부 152: 매립부
153: 반도체 패턴 155: 측면 절연 패턴
157: 매립 절연 패턴 180: 후면 소자분리패턴
210: 제1 층간 절연막 220: 제2 층간 절연막
230: 컨택 플러그 240: 도전 라인
310: 반사 방지막 312: 제1 절연막
315: 그리드 320: 컬러 필터
330: 마이크로 렌즈 340: 패시베이션막
360: 배리어 패턴 370: 금속 패턴
380: 컨택 절연막 CR: 중심 영역
ER: 엣지 영역 PR: 픽셀 영역
PD: 광전 변환 영역 FD: 플로팅 확산 영역
TG: 전송 게이트 전극 CT: 컨택 패턴

Claims (10)

  1. 복수의 픽셀 영역들을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판; 및
    상기 기판을 관통하고, 상기 복수의 픽셀 영역들 사이에 배치되는 깊은 소자분리패턴을 포함하되,
    상기 깊은 소자분리패턴은:
    상기 제2 면으로부터 상기 제1 면을 향해 연장되는 반도체 패턴; 및
    상기 반도체 패턴과 상기 기판 사이에 개재되는 측면 절연 패턴들을 포함하고,
    상기 반도체 패턴은 상기 측면 절연 패턴들에 각각 인접하는 측면부들, 및 상기 측면부들 사이의 매립부를 포함하며,
    상기 측면부들의 상면들은 상기 매립부의 상면보다 높은 높이에 위치하는 이미지 센서.
  2. 제 1항에 있어서,
    상기 깊은 소자분리패턴은 상기 제1 면으로부터 상기 제2 면을 향해 연장되는 매립 절연 패턴, 및 상기 매립 절연 패턴과 상기 반도체 패턴 사이에 개재되는 에어 갭을 더 포함하는 이미지 센서.
  3. 제 1항에 있어서,
    상기 깊은 소자분리패턴은 상기 매립부 내에 배치되는 에어 갭을 더 포함하는 이미지 센서.
  4. 제 1항에 있어서,
    상기 매립부의 상기 상면은 평평하거나 오목한 형태인 이미지 센서.
  5. 제 1항에 있어서,
    상기 제2 면으로부터 상기 기판의 내부로 연장되는 후면 소자분리패턴을 더 포함하되,
    상기 후면 소자분리패턴은 상기 깊은 소자분리패턴과 수직적으로 중첩하는 이미지 센서.
  6. 복수의 픽셀 영역들을 포함하고, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판을 준비하는 것;
    상기 제1 면으로부터 상기 기판의 내부로 연장되는 깊은 트렌치를 형성하는 것;
    상기 깊은 트렌치의 내벽을 덮는 측면 절연막을 형성하는 것; 및
    상기 측면 절연막 상에 상기 깊은 트렌치의 일부를 채우는 예비 반도체 패턴을 형성하되, 상기 예비 반도체 패턴은 상기 깊은 트렌치 내에서 상기 측면 절연막을 덮는 제1 부분 및 상기 제1 부분 상에서 상기 깊은 트렌치의 하부를 채우는 제2 부분을 포함하는 것을 포함하되,
    상기 제1 부분의 상면은 상기 제2 부분의 상면보다 높은 높이에 위치하는 이미지 센서의 제조방법.
  7. 제 6항에 있어서,
    상기 예비 반도체 패턴의 형성 후 열처리를 수행하는 것을 더 포함하되,
    상기 제2 부분은 반도체 물질을 포함하고,
    상기 열처리 공정을 통해, 상기 제2 부분에 P형 또는 N형의 도전형을 가지는 불순물이 도핑되는 이미지 센서의 제조방법.
  8. 제 7항에 있어서,
    상기 예비 반도체 패턴을 형성하는 것은;
    상기 측면 절연막의 적어도 일부를 덮는 제1 서브 반도체막을 형성하는 것,
    상기 깊은 트렌치의 잔부를 채우는 제2 서브 반도체막을 형성하는 것, 및
    상기 제2 서브 반도체막의 상부를 제거하는 것을 더 포함하되,
    상기 제1 서브 반도체막의 잔부는 상기 제1 부분을 구성하고, 상기 제2 서브 반도체막의 잔부는 상기 제2 부분을 구성하는 이미지 센서의 제조방법.
  9. 제 7항에 있어서,
    상기 예비 반도체 패턴을 형성하는 것은;
    상기 측면 절연막의 적어도 일부를 덮는 제1 서브 반도체막을 형성하는 것,
    상기 제1 서브 반도체막을 컨포멀하게 덮고, 상기 측면 절연막을 따라 연장되는 제2 서브 반도체막을 형성하는 것, 및
    상기 제2 서브 반도체막의 상부를 제거하는 것을 더 포함하되,
    상기 제2 서브 반도체막의 형성 및 상기 제2 서브 반도체막의 상기 상부의 제거 공정이 번갈아가며 복수 회 수행되고,
    상기 제1 서브 반도체막의 잔부는 상기 제1 부분을 구성하고, 상기 제2 서브 반도체막의 잔부는 상기 제2 부분을 구성하는 이미지 센서의 제조방법.
  10. 제 6항에 있어서,
    상기 예비 반도체 패턴을 형성하는 것은,
    상기 측면 절연막의 내벽 및 상면을 덮는 예비 반도체막을 형성하는 것,
    상기 예비 반도체막의 상부를 제거하여 상기 제1 부분 및 상기 제2 부분을 포함하는 상기 예비 반도체 패턴을 형성하는 것을 포함하되,
    상기 예비 반도체막의 형성 및 상기 예비 반도체막의 상기 상부의 제거 공정이 번갈아가며 복수 회 수행되는 이미지 센서의 제조방법.
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