KR20070028068A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판의 게이트 형성 영역을 리세스하여 제1홈을 형성하는 단계와, 상기 제1홈의 저면 및 상기 제1홈 상단 양측의 게이트 스페이서 형성 영역을 리세스하여 중앙부가 양측부 보다 더 깊은 단차진 제2홈을 형성하는 단계와, 상기 제2홈의 중앙부 저면 상에 게이트를 형성하는 단계와, 상기 게이트의 양측벽에 상기 제2홈의 양측부 상에 배치되게 게이트 스페이서를 형성하는 단계를 포함한다.
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체기판 210 : 소자분리막
215a : 제1마스크패턴 215b : 제2마스크패턴
220 : 게이트절연막 230 : 게이트도전막
230a : 폴리실리콘막 230b : 텅스텐실리사이드막
240 : 하드마스크막 250 : 게이트
260 : 접합영역 270 : 게이트 스페이서
280 : 층간절연막 290 : 랜딩플러그
R1 : 제1홈 R2 : 제2홈
H : 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 채널을 갖는 반도체 소자를 제조함에 있어서 게이트의 유효 높이를 낮추어 게이트 높이 증가에 따른 제반 문제점들을 개선할 수 있는 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(channel length)는 감소하고 있고, 접합영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(charge sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(threshold voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 발생한다. 또한, 접합영역의 전계(Electric field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서. 이를 설명하면 다음과 같다.
도 1a을 참조하면, 소자분리막(110)이 구비된 반도체기판(100)을 마련한 후, 상기 기판(100)의 게이트 형성 영역을 리세스하여 홈(R)을 형성한다. 그런다음, 상기 홈(R) 부분에 게이트절연막(120), 게이트도전막(130) 및 하드마스크막(140)의 적층막으로 이루어진 게이트(150)를 형성한다. 여기서, 상기 게이트절연막(120)은 열산화법에 의한 산화막 재질로 형성하고, 게이트도전막(130)은 폴리실리콘막(130a)과 텅스텐실리사이드막(130b)의 적층막으로 형성하며, 한편, 하드마스크막(140)은 질화막 재질로 형성한다. 이어서, 상기 게이트(150) 양측 기판(100) 내에 접합영역(160)을 형성한 후, 상기 게이트(150) 측벽에 게이트 스페이서(170)를 형성한다.
도 1b를 참조하면, 상기 게이트 스페이서(170)를 포함한 게이트(150)를 덮도록 기판 결과물 상에 층간절연막(180)을 형성한 후, 상기 층간절연막(180)을 식각하여 게이트(150)들 및 이들 사이의 접합영역(160)을 동시에 노출시키는 콘택홀(H)을 형성한다. 다음으로, 상기 콘택홀(H)을 매립하도록 플러그용 도전막을 증착하고, 상기 플러그용 도전막에 대한 CMP(Chemical Mechanical Polishing) 공정을 수행하여 랜딩플러그(Landing Plug)(190)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 반도체 소자를 제조한다.
이와 같이, 리세스 채널을 갖는 반도체 소자를 제조하면, 기존의 플래너(planer) 형의 소자에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(short channel effect)를 억제할 수 있고, 적은 이온주입 도우즈로도 소망하는 문턱전압을 확보할 수 있다. 이에 따라, 채널의 전계 및 접합 누설전류가 감소하여 데이터 유지 시간이 증가되는 등 소자의 특성이 향상된다.
그러나, 전술한 종래 기술에서는, 반도체 소자의 고집적화로 게이트 선폭과 접합영역 및 콘택홀의 크기는 감소하고, 게이트 선폭 감소에 따른 저항(Rs) 증가를 보상하기 위해 게이트 높이(gate height)는 높아짐에 따라, 콘택홀의 종횡비(aspect ratio)가 급격히 증가함으로써, 이에 기인하여 공정상의 여러 문제점들이 야기된다.
즉, 게이트의 높이는 높아지고 접합영역의 면적은 감소함에 따라 게이트(150)들 사이 공간을 매립하도록 형성하는 층간절연막(180) 및 플러그용 도전막의 매립 특성이 열화되고(도 1b의 A영역 참조), 랜딩플러그용 콘택홀(H) 형성을 위한 층간절연막(180) 식각시 층간절연막(180)이 완전히 제거되지 못하고 잔류하므로(도 1b의 B영역 참조) 콘택저항이 증가하거나 심한 경우 오픈(open) 불량이 발생하는 문제점이 있다.
상기한 종래 기술의 문제점을 해결하기 위한 방안으로서, 기판(100)의 리세스 깊이를 깊게하여 게이트의 총 높이를 늘려주는 방법을 생각해 볼 수 있으나 이 경우 게이트도전막(130)의 텅스텐실리사이드막(130b) 부분과 산화막 재질의 게이트절연막(120)의 간격이 가까워짐에 따라 소자의 전기적 특성이 열화되는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 채널을 갖는 반도체 소자를 제조함에 있어서 소자의 전기적 특성이 열화되는 문제점 없이 게이트의 유효 높이를 낮출 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체기판의 게이트 형성 영역을 리세스하여 제1홈을 형성하는 단계; 상기 제1홈의 저면 및 상기 제1홈 상단 양측의 게이트 스페이서 형성 영역을 리세스하여 중앙부가 양측부 보다 더 깊은 단차진 제2홈을 형성하는 단계; 상기 제2홈의 중앙부 저면 상에 게이트를 형성하는 단계; 및 상기 게이트의 양측벽에 상기 제2홈의 양측부 상에 배치되게 게이트 스페이서를 형성하는 단계;를 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(210)이 구비된 반도체기판(200)을 마련한 후, 상기 기판(200) 상에 게이트 형성 영역을 노출시키는 폴리실리콘 재질의 제1마스크패턴(215a)을 형성한다. 그런다음, 상기 제1마스크패턴(215a)을 식각장벽으로 이용해서 기판(200)을 리세스하여 제1홈(R1)을 형성한다. 여기서, 상기 제1홈(R1)의 깊이는 900Å 정도로 한다.
도 2b를 참조하면, 제1마스크패턴을 제거한 상태에서, 상기 기판(200) 상에 제1홈(R1) 및 그 양측의 기판(200) 영역, 즉 게이트 형성 영역 및 그 양측의 게이트 스페이서 형성 영역을 노출시키는 제2마스크패턴(215b)을 형성한다. 그런다음, 상기 제2마스크패턴(215b)을 식각장벽으로 이용해서 상기 제1홈(R1)의 저면 및 상기 제1홈(R1) 상단 양측의 게이트 스페이서 형성 영역을 리세스하여 중앙부가 양측부 보다 더 깊은 단차진 제2홈(R2)을 형성한다. 여기서, 상기 제2홈(R2)의 중앙부 깊이는 최대 1200Å 정도, 양측부 깊이는 최대 300Å 정도가 되도록 한다.
도 2c를 참조하면, 제2마스크패턴을 제거한 상태에서, 상기 제2홈(R2)이 형성된 기판(200) 전면 상에 게이트절연막(220), 게이트도전막(230) 및 하드마스크막(240)을 차례로 증착한 후, 상기 막들(240, 230, 220)을 식각하여 제2홈(R2)의 중앙부 저면 상에 게이트(250)를 형성한다. 여기서, 상기 게이트절연막(220)은 열산화법에 의한 산화막 재질로 형성하고, 게이트도전막(230)은 폴리실리콘막(230a)과 텅스텐실리사이드막(230b)의 적층막으로 형성하며, 한편, 하드마스크막(240)은 질화막 재질로 형성한다.
그런다음, 상기 게이트(250) 양측 기판(200) 내에 접합영역(260)을 형성하고, 이어서, 게이트(250)를 둘러싸도록 기판 결과물 전면 상에 스페이서용 절연막을 일정한 두께로 증착한 후, 상기 스페이서용 절연막을 이방성 식각하여 게이트(250) 양측벽에 상기 제2홈(R2)의 양측부 상에 배치되게 게이트 스페이서(270)를 형성한다. 이때, 상기 게이트 스페이서(270)는 제2홈(R2)의 양측부 폭 보다 두껍게 형성할 수 도 있다.
도 2d를 참조하면, 상기 게이트 스페이서(270)를 포함한 게이트(250)를 덮도 록 기판 결과물 상에 층간절연막(280)을 형성한 후, 상기 층간절연막(280)을 식각하여 게이트(250)들 및 이들 사이의 접합영역(260)을 동시에 노출시키는 콘택홀(H)을 형성한다. 다음으로, 상기 콘택홀(H)을 매립하도록 플러그용 도전막을 증착하고, 상기 플러그용 도전막에 대한 CMP 공정을 수행하여 랜딩플러그(290)를 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 완성한다.
이와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시, 기판의 게이트 형성 영역을 리세스 할 뿐 아니라 게이트 스페이서가 형성될 기판 부분도 리세스하여 게이트 스페이서(270)의 하단부가 매립되도록 함으로써, 게이트절연막(220) 상부와 텅스텐실리사이드막(230b)의 간격, 즉 게이트절연막(220) 상부와 텅스텐실리사이드막(230b) 사이의 폴리실리콘막(230a)의 두께를 종래와 같은 수준으로 확보하면서, 게이트(250)의 유효 높이(effective height), 즉, 리세스 되지 않은 기판(200) 표면으로부터의 하드마스크막(240) 상부까지의 높이를 낮출 수 있다.
그러므로, 본 발명은 텅스텐실리사이드막(230b) 부분과 게이트절연막(220)의 간격 감소에 따른 제반 문제점 없이 게이트(250)의 높이를 낮추어 층간절연막(280) 및 플러그용 도전막의 매립 특성을 개선할 수 있고, 랜딩플러그용 콘택홀(H) 형성을 위한 층간절연막(280) 식각시 층간절연막이 잔류되는 문제를 억제할 수 있는 바, 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
아울러, 본 발명은 게이트 스페이서(270)의 하단부를 매립시킴으로써, 접합 영역(260)과 게이트(250) 하부의 채널영역의 오버랩(overlap) 면적을 감소시킬 수 있고, 이에 따라, GIDL(Gate Induced Drain Leakage)과 같은 접합 누설 전류 문제를 억제할 수 있어서 소자의 리프레쉬 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시, 기판의 게이트 형성 영역을 리세스 할 뿐 아니라 게이트 스페이서가 형성될 영역도 리세스하여 게이트 스페이서의 하단부를 매립시킴으로써, 게이트절연막 상부와 텅스텐실리사이드막 사이의 폴리실리콘막 두께를 종래와 같은 수준으로 확보하면서 게이트의 유효 높이(effective height)를 낮출 수 있다. 이에 따라, 본 발명은 텅스텐실리사이드막 부분과 게이트절연막의 간격 감소에 따른 제반 문제점 없이 게이트의 높이를 낮추어 층간절연막 및 플러그용 도전막의 매립 특성을 개선할 수 있고, 랜딩플러그용 콘택홀 형성을 위한 층간절연막 식각시 층간절연막이 잔류되는 문제를 억제할 수 있는 바, 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
아울러, 본 발명은 게이트 스페이서의 하단부를 매립시킴으로써, 접합영역과 게이트 하부의 채널영역의 오버랩(overlap) 면적을 감소시킬 수 있기 때문에, GIDL(Gate Induced Drain Leakage)과 같은 접합 누설 전류 문제를 억제할 수 있어 서 소자의 리프레쉬 특성을 개선할 수 있다.
Claims (1)
- 반도체기판의 게이트 형성 영역을 리세스하여 제1홈을 형성하는 단계;상기 제1홈의 저면 및 상기 제1홈 상단 양측의 게이트 스페이서 형성 영역을 리세스하여 중앙부가 양측부 보다 더 깊은 단차진 제2홈을 형성하는 단계;상기 제2홈의 중앙부 저면 상에 게이트를 형성하는 단계; 및상기 게이트의 양측벽에 상기 제2홈의 양측부 상에 배치되게 게이트 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR100905830B1 (ko) * | 2007-11-16 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| US8889539B2 (en) | 2008-04-17 | 2014-11-18 | Samsung Electronics Co., Ltd. | Recess gate transistor |
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