KR20080030384A - 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법 - Google Patents

리세스 게이트를 갖는 반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR20080030384A
KR20080030384A KR1020060096720A KR20060096720A KR20080030384A KR 20080030384 A KR20080030384 A KR 20080030384A KR 1020060096720 A KR1020060096720 A KR 1020060096720A KR 20060096720 A KR20060096720 A KR 20060096720A KR 20080030384 A KR20080030384 A KR 20080030384A
Authority
KR
South Korea
Prior art keywords
gate
forming
recess
groove
region
Prior art date
Application number
KR1020060096720A
Other languages
English (en)
Other versions
KR100842908B1 (ko
Inventor
김경도
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060096720A priority Critical patent/KR100842908B1/ko
Priority to TW096107365A priority patent/TW200816478A/zh
Priority to US11/681,815 priority patent/US20080079071A1/en
Priority to CNA2007100898452A priority patent/CN101154660A/zh
Publication of KR20080030384A publication Critical patent/KR20080030384A/ko
Application granted granted Critical
Publication of KR100842908B1 publication Critical patent/KR100842908B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 유효 채널 길이를 증가시킴은 물론 이웃하는 게이트들간의 상호 영향으로 인해 문턱전압이 저하되는 것을 방지한 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 실리콘기판; 상기 실리콘기판 내에 형성되며, 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막; 상기 활성영역의 각 게이트 형성 영역 상에 형성되며, 기판 내부에 형성되는 부분에서의 드레인 형성 영역을 향하는 측면의 하단부 일부 폭이 제거되어 하단부간 간격이 상단부간 간격 보다 넓은 비대칭 구조로 형성된 리세스 게이트; 및 상기 리세스 게이트 양측의 기판 표면 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 한다.

Description

리세스 게이트를 갖는 반도체 소자 및 그의 제조방법{Semiconductor device having recess gate and method of manufacturing the same}
도 1은 종래의 리세스 게이트를 갖는 반도체 소자를 도시한 단면도.
도 2는 종래 리세스 게이트를 갖는 반도체 소자에서의 이웃 리세스 게이트에 인가되는 전압에 따른 문턱전압 감소 현상을 보여주는 그래프.
도 3은 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자를 도시한 단면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘기판 32 : 소자분리막
33 : 하드마스크 34 : 제1홈
35 : 스페이서용 질화막 35a,35b : 제1 및 제2 스페이서
36 : 감광막패턴 37 : 제2홈
H2 : 리세스 홈 40 : 리세스 게이트
41 : 게이트산화막 42 : 폴리실리콘막
43 : 텅스텐실리사이드막 44 : 하드마스크막
45 : 게이트 스페이서 46 : 소오스 영역
47 : 드레인 영역 48 : 층간절연막
49 : 랜딩플러그
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 유효 채널 길이를 증가시킴은 물론 이웃하는 게이트들간의 상호 영향으로 인해 문턱전압이 저하되는 것을 방지한 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근 개발되고 있는 반도체 소자의 디자인 룰이 서브-100㎚ 이하로 감소됨에 따라 채널 길이 감소로 인해 문턱전압이 급격히 낮아지는 이른바 단채널효과(short channel effect)의 문제가 심각한 수준이 되었다. 그 결과, 특정한 소자에서 요구하는 문턱전압(Vt) 타겟을 구현함에 있어, 공정(process) 및 구조(structure)적으로 기존의 평면형 트랜지스터(planar type transistor)는 그 한계에 부딪치게 되었다.
이에, 상기의 단채널효과 문제를 해결하기 위해 리세스 게이트(recess gate)를 갖는 반도체 소자가 제안되었다. 이러한 리세스 게이트를 갖는 반도체 소자는, 게이트가 형성될 실리콘기판 부분을 리세스하여 홈을 형성한 후, 이 홈 상에 게이트를 형성해서, 평면 채널 구조에 비해 증가된 유효 채널 길이(effective channel length)를 갖도록 한 구조이다.
이하에서는 기제안된 종래의 리세스 게이트를 갖는 반도체 소자를 도 1을 참조해서 설명하도록 한다.
도시된 바와 같이, 실리콘기판(1) 내에 활성영역을 한정하는 소자분리막(2)이 형성되어 있고, 상기 활성영역의 게이트 형성 영역에는 홈(H1)이 형성되어 있으며, 이러한 홈(H1) 상에는 게이트, 즉, 리세스 게이트(10)가 형성되어 있다.
그리고, 상기 리세스 게이트(10)의 양측벽에는 게이트 스페이서(15)가 형성되어 있으며, 상기 리세스 게이트(10) 양측의 기판 표면 내에는 소오스/드레인 영역(16, 17)이 형성되어져 있고, 상기 게이트 스페이서(15)를 포함한 리세스 게이트들(10) 사이의 기판 영역, 즉, 소오스/드레인 영역(16, 17) 상에는 랜딩플러그(19)가 형성되어져 있다.
여기서, 상기 리세스 게이트(10)는 게이트산화막(11), 폴리실리콘막(12), 텅스텐실리사이드막(13) 및 하드마스크 질화막(14)의 적층막으로 이루어진다. 상기 게이트 스페이서(15)는, 예컨데, 산화막과 질화막의 이중막으로 이루어진다.
한편, 미설명된 도면부호 18은 층간절연막을 나타낸다.
이와같은 리세스 게이트를 갖는 반도체 소자는 리세스 채널 구조를 가지므로 평면 채널 구조를 갖는 기존의 반도체 소자에 비해 단채널효과가 개선된다.
그러나, 전술한 종래의 리세스 게이트를 갖는 반도체 소자는, 상기한 잇점을 가짐에도 불구하고, 리세스 게이트들간의 간격이 좁아짐에 따라, 특정 디램셀에서의 한쪽 게이트가 동작할 때, 그 영향으로 다른 쪽 게이트의 문턱전압이 낮아지는 현상이 발생되고, 이로인해, 펀치쓰루 특성이 열화되는 문제점을 가지고 있다.
구체적으로, 도 2는 종래 리세스 게이트를 갖는 반도체 소자에서의 이웃하는 리세스 게이트에 인가되는 전압에 따른 문턱전압 감소 현상을 보여주는 그래프로서, 보여지는 바와 같이, 리세스 게이트의 문턱전압이 이웃하는 게이트의 영향으로 인해 설정된 값 보다 낮아짐을 알 수 있다.
특별히, 소자의 디자인 룰이 감소함에 따라 셀 크기가 작아질수록 리세스 게이트들간의 간격이 더욱 좁아지기 때문에, 이웃하는 게이트들간의 상호 영향을 더욱 커질 것으로 예상되며, 그러므로, 이웃하는 게이트들간의 상호 영향으로 인한 문턱전압 저하 및 그에 따른 펀치쓰루 특성의 열화 문제는 고집적 소자를 구현하기 위해서는 반드시 해결되어야 한다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제를 해결하기 위해 안출된 것으로서, 이웃하는 게이트들간의 상호 영향에 기인하는 문턱전압 저하를 방지할 수 있는 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 이웃하는 게이트들간의 상호 영향에 기인하는 문턱전압 저하를 방지함으로써 소망하는 펀치쓰루 특성을 확보할 수 있는 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
또한, 본 발명은 이웃하는 게이트들간의 상호 영향을 방지함으로써 소망하는 특성의 고집적 소자 구현을 가능하게 할 수 있는 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법을 제공함에 그 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일면에 따라, 실리콘기판; 상기 실리콘기판 내에 형성되며, 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막; 상기 활성영역의 각 게이트 형성 영역 상에 형성되며, 기판 내부에 형성되는 부분에서의 드레인 형성 영역을 향하는 측면의 하단부 일부 폭이 제거되어 하단부간 간격이 상단부간 간격 보다 넓은 비대칭 구조로 형성된 리세스 게이트; 및 상기 리세스 게이트 양측의 기판 표면 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 하는 반도체 소자가 제공된다.
여기서, 상기 소오스/드레인 영역은 상기 리세스 게이트의 기판 내부에 형성된 부분의 상단부 깊이와 유사한 깊이를 가지도록 형성된다.
상기 리세스 게이트의 기판 내부에 형성된 부분의 상단부 깊이는 200∼500Å이다.
본 발명의 반도체 소자는, 상기 리세스 게이트의 양측벽에 형성된 게이트 스페이서를 더 포함한다.
또한, 본 발명의 반도체 소자는, 상기 게이트 스페이서를 포함한 리세스 게이트들 사이의 소오스/드레인 영역 상에 형성된 랜딩플러그를 더 포함한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 다른 일면에 따라, 실리콘기판 내에 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형 성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 실리콘기판 상에 게이트 형성 영역을 노출시키는 개구부를 갖는 하드마스크를 형성하는 단계; 상기 노출된 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계; 상기 하드마스크의 개구부를 포함한 제1홈의 드레인 형성 영역에 인접한 측벽 상에 선택적으로 스페이서를 형성하는 단계; 상기 스페이서 및 하드마스크를 식각마스크로 이용해서 노출된 제1홈의 저면을 식각하여 상기 제1홈의 아래에 제2홈을 형성하는 단계; 상기 스페이서 및 하드마스크를 제거하는 단계; 상기 제1 및 제2 홈으로 구성된 비대칭의 리세스 홈 상에 리세스 게이트를 형성하는 단계; 및 상기 리세스 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법이 제공된다.
여기서, 상기 하드마스크는 산화막과 폴리실리콘막의 적층막으로 형성함을 특징으로 한다.
상기 제1홈은 200∼500Å 깊이로 형성한다.
상기 하드마스크의 개구부를 포함한 제1홈의 드레인 형성 영역에 인접한 측벽 상에 선택적으로 스페이서를 형성하는 단계는, 상기 제1홈을 포함한 하드마스크 상에 스페이서막을 형성하는 단계; 상기 스페이서막을 비등방성 식각하여 하드마스크의 개구부를 포함하여 제1홈의 양측벽에 스페이서를 형성하는 단계; 상기 개구부를 포함한 제1홈의 양측벽에 스페이서가 형성된 기판 결과물 상에 드레인 형성 영역에 인접한 제1홈의 측벽 상에 형성된 스페이서를 가리면서 소오스 형성 영역에 인접한 제1홈의 측벽 상에 형성된 스페이서를 노출시키는 감광막패턴을 형성하는 단계; 상기 노출된 소오스 형성 영역에 인접한 제1홈의 측벽에 형성된 스페이서를 제거하는 단계; 및 상기 감광막패턴을 제거하는 단계;로 구성된다.
상기 스페이서막은 10∼400Å 두께로 형성한다.
상기 제2홈은 200∼500Å 깊이로 형성한다.
상기 제1 및 제2 홈을 포함한 비대칭의 리세스 홈은 400∼1000Å 깊이로 형성한다.
상기 리세스 게이트를 형성하는 단계는, 상기 비대칭의 리세스 홈을 포함한 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 비대칭의 리세스 홈을 매립하도록 제1게이트도전막을 형성하는 단계; 상기 제1게이트도전막의 표면을 평탄화시키는 단계; 상기 평탄화된 제1게이트도전막 상에 제2게이트도전막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트절연막을 식각하는 단계;로 구성된다.
본 발명의 반도체 소자의 제조방법은, 상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 리세스 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함한다.
상기 게이트 스페이서는 산화막과 질화막의 이중막으로 형성한다.
또한, 본 발명의 반도체 소자의 제조방법은, 상기 게이트 스페이서를 형성하는 단계 후, 상기 리세스 게이트들 사이의 소오스/드레인 영역 상에 랜딩플러그를 형성하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.
리세스 게이트를 갖는 반도체 소자에 있어서, 하나의 셀에서 리세스 게이트들간의 상호 영향은, 리세스 채널의 상단부에서는 고농도 불순물 영역, 즉, 드레인 영역의 존재로 인해 차단되거나 매우 작은 반면, 리세스 채널의 하단부에서는 상호 영향을 차단해 줄 만한 부재가 없으므로 매우 크다.
이에, 본 발명은 하나의 셀에 한 쌍의 리세스 게이트를 형성함에 있어서 리세스 채널의 상단부에 대응하는 부분은 종래와 동일하게 형성하지만 리세스 채널의 하단부에 대응하는 부분은 상호 인접하는 측면 부분들을 일정 폭만큼씩 감소시켜서 게이트들 상호간에 영향을 줄 수 없도록 하는 거리를 만들어준다.
이렇게 하면, 리세스 채널 상단부에서는 소오스/드레인 영역이 게이트들간 상호 영향을 방지하고, 리세스 채널 하단부에서는 게이트들간의 거리 증가를 통해 상호 영향이 미치지 않으므로, 결국, 본 발명은 리세스 게이트를 적용하여 유효 채널 길이를 증가시켜 주면서도 이웃하는 게이트들간 상호 영향에 기인하는 문턱전압 저하 및 그에 따른 펀치쓰루 특성 저하를 방지할 수 있어서 소망하는 특성을 갖는 고집적 소자를 구현할 수 있다.
구체적으로, 도 3은 본 발명에 따른 리세스 게이트를 갖는 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 실리콘기판(31) 내에는 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막(32)이 형성되어 있다. 상기 활성영역의 게이트 형성 영역에는 리세스 채널을 형성하기 위한 리세스 홈(H2)이 형성되어 있으며, 이러한 리세스 홈(H2) 상에는 리세스 게이트(40)가 형성되어 있다.
여기서, 상기 리세스 홈(H2)은 그의 하단부 형상이, 좌우 대칭이 되는 종래의 그것과는 달리, 드레인 영역(36)을 향하는 측면 부분의 일정 폭만큼 감소된 비대칭 구조를 가지며, 따라서, 이러한 비대칭의 리세스 홈(H2) 상에 형성된 리세스 게이트(40) 또한 하단부가 비대칭인 구조를 갖는다. 상기 리세스 게이트(40)는 리세스 홈(H2)의 표면에 형성된 게이트절연막(41)과 상기 게이트절연막(41)을 포함하여 리세스 홈(H2)을 매립하는 폴리실리콘막(42), 상기 폴리실리콘막(42) 상에 배치되는 텅스텐실리사이드막(43), 그리고, 상기 텅스텐실리사이드막(43) 상에 배치되는 하드마스크막(44)의 적층막으로 이루어진다.
계속해서, 상기 리세스 게이트(40)의 양측벽에는 산화막과 질화막의 이중막으로 이루어진 게이트 스페이서(45)가 형성되어 있으며, 상기 리세스 게이트(40) 양측의 기판 표면 내에는 소오스/드레인 영역(46, 47)이 형성되어져 있고, 그리고, 상기 게이트 스페이서(45)를 포함한 리세스 게이트(40)들 사이의 소오스/드레인 영역(46, 47) 상에는 랜딩플러그(49)가 형성되어져 있다.
도 3에서, 미설명된 도면부호 38은 층간절연막을 나타낸다.
이와 같은 본 발명의 리세스 게이트를 갖는 반도체 소자는 리세스 채널 구조를 갖는 것으로 인해 유효 채널 길이를 증가시켜서 단채널효과를 개선시킬 수 있고, 또한, 하나의 셀에 배치되는 한 쌍의 리세스 게이트들에 대해 드레인 영역에 인접하는 측면 부분들을 일정 폭만큼씩 감소시켜 상호 거리를 증가시켜 줌으로써 상호간의 영향으로 인한 문턱전압 변동 및 그에 따른 누설 전류 특성의 열화를 효과적으로 방지할 수 있으며, 그래서, 본 발명은 소망하는 특성을 갖는 고집적 반도체 소자의 구현을 가능하게 할 수 있다.
이하에서는 전술한 본 발명에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 도 4a 내지 도 4f를 참조하여 설명하도록 한다.
도 4a를 참조하면, 실리콘기판(31) 내에 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성되는 활성영역을 한정하도록 공지의 STI(Shallow Trench Isolation) 공정에 따라 소자분리막(32)을 형성한다. 그런다음, 소자분리막(32)을 포함한 실리콘기판(31) 상에 활성영역의 게이트 형성 영역들을 노출시키는 개구부들을 갖는 하드마스크(33)를 형성한다. 여기서, 상기 하드마스크(33)는, 예컨데, 산화막과 폴리실리콘막의 적층막으로 형성한다.
다음으로, 상기 하드마스크(33)을 식각마스크로 이용해서 노출된 활성영역의 게이트 형성 영역을 식각하여 제1홈(34)을 형성한다. 이때, 상기 제1홈(34)은 200∼500Å 깊이로 형성한다.
도 4b를 참조하면, 제1홈(34)을 포함한 하드마스크(33) 상에 스페이서용 질 화막(35)을 증착한다. 상기 스페이서용 질화막은 리세스 채널 하단부들간 소망하는 거리를 고려한 두께, 예컨데, 10∼300Å 두께로 형성한다.
도 4c를 참조하면, 스페이서용 질화막을 비등방성 식각하고, 이를 통해, 하드마스크(33)의 개구부를 포함한 제1홈(34)의 양측벽에 각각 제1 및 제2 스페이서(35a, 35b)를 형성한다. 여기서, 상기 제1스페이서(35a)는 소오스 형성 영역에 인접한 제1홈(34)의 측벽 부분 상에 형성된 것을 나타내며, 상기 제2스페이서(35b)는 드레인 형성 영역에 인접한 제1홈(34)의 측벽 부분 상에 형성된 것을 나타낸다.
도 4d를 참조하면, 제1 및 제2 스페이서(35a, 35b)가 형성된 기판 결과물 상에 감광막을 도포한 후, 이를 노광 및 현상해서 드레인 형성 영역에 인접한 제1홈(34)의 측벽 부분들 상에 형성된 제2스페이서들(35b)을 가리면서 소오스 형성 영역에 인접한 제1홈(34)의 측벽 부분들 상에 형성된 제1스페이서들(35a)을 노출시키는 감광막패턴(36)을 형성한다. 그런다음, 상기 감광막패턴(36)에 의해 가려지지 않고 노출된 제1스페이서들(35a)을 습식 식각으로 제거한다.
도 4e를 참조하면, 상기 식각마스크로 이용한 상기 감광막패턴을 공지의 공정으로 제거한다. 그런다음, 잔류된 제2스페이서들을 포함한 하드마스크를 식각마스크로 이용해서 노출된 제1홈(34)의 하단부를 식각하여 상기 제1홈(34)의 아래에 제2홈(37)을 형성하고, 이를 통해, 제1 및 제2 홈으로 구성된 리세스 홈(H2)을 형성한다. 이때, 상기 제2홈(37)은 제1홈(34)과 동일하게 200∼500Å 깊이로 형성하며, 따라서, 상기 리세스 홈(H2)은 400∼1000Å의 깊이로 형성된다.
여기서, 상기 제2홈(37)은 드레인 형성 영역에 인접한 부분을 일정 폭만큼, 즉, 제2스페이서의 폭만큼 제외하고 형성한 것이므로, 이러한 제2홈(37)을 포함하여 최종적으로 얻어진 리세스 홈(H2)은 비대칭 구조를 갖게 되며, 특히, 상기 제2홈들(37)간 간격, 다시말해, 리세스 홈들(H2)의 하단부 간격은 종래의 그것과 비교해 더 증가하게 된다.
계속해서, 잔류된 제2스페이서들을 제거하고, 연이어, 하드마스크를 제거한다.
도 4f를 참조하면, 비대칭의 리세스 홈(H2)을 포함한 기판 표면 상에 게이트산화막(41)을 형성한 후, 상기 게이트산화막(31) 상에 비대칭의 리세스 홈(H2)을 매립하도록 제1게이트도전막으로서 폴리실리콘막(42)을 증착한다. 이어서, 상기 폴리실리콘막(42)의 표면을 CMP 공정 등으로 평탄화시킨 다음, 평탄화된 폴리실리콘막(42) 상에 제2게이트도전막으로서 금속계막, 예컨데, 텅스텐실리사이드막(43)을 증착하고, 연이어, 상기 텅스텐실리사이드막(43) 상에 질화막으로 이루어진 하드마스크막(44)을 증착한다.
그 다음, 상기 하드마스크막(44) 상에 게이트 마스크(도시안됨)를 형성한 상태에서, 상기 게이트 마스크를 이용해 하드마스크막(44)을 식각하고, 연이어, 텅스텐실리사이드막(43)과 폴리실리콘막(42) 및 게이트산화막(41)을 차례로 식각해서 비대칭의 리세스 홈(H2) 상에 리세스 게이트(40)를 형성한다. 이때, 상기 게이트 마스크는 하지막들의 식각이 진행되는 동안 완전히 제거되며, 만약, 제거되지 않고 남는 경우, 후속에서 추가 식각으로 잔류된 게이트 마스크를 완전히 제거해준다.
여기서, 하나의 셀에 형성되는 한 쌍의 리세스 게이트는 드레인 형성 영역에 인접한 측면 부분의 측면 하단이 일정 폭만큼 감소된 구조이므로, 리세스 채널 하단부의 간격은 종래의 그것에 비해 증가하며, 따라서, 본 발명은 하나의 셀에서 한쪽 게이트가 동작할 때 그 영향으로 다른 쪽 게이트의 문턱전압이 낮아지는 현상을 억제시킬 수 있고, 그래서, 펀치쓰루 특성의 열화를 효과적으로 방지할 수 있다.
계속해서, 상기 리세스 게이트(40)를 포함한 기판 전면 상에 스페이서용 산화막과 질화막을 차레로 증착한 다음, 이들을 비등방성 식각해서 상기 리세스 게이트(40)의 양측벽에 산화막과 질화막의 이중막으로 이루어진 게이트 스페이서(45)를 형성한다. 그런다음, 게이트 스페이서(45)가 형성된 기판 결과물에 대해 불순물의 고농도 이온주입 공정을 진행해서 상기 리세스 게이트(40) 양측의 기판 표면내에 소오스/드레인 영역(46, 47)을 형성한다.
이어서, 상기 소오스/드레인 영역(46, 47)이 형성된 기판 결과물의 전면 상에 층간절연막(48)을 증착한 후, 공지의 LPC(Landing Plug Contact) 공정을 진행해서 게이트 스페이서(45)를 포함하여 리세스 게이트들(40) 사이의 소오스/드레인 영역(46, 47) 상에 랜딩플러그(49)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행해서 본 발명에 따른 리세스 게이트를 갖는 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명은 리세스 채널의 하단부를 비대칭으로 형성하여 이웃하는 게이트들간 상호간에 영향을 줄 수 없는 거리를 만들어줌으로써, 유효 채널 길이의 증가를 통해 단채널효과를 개선시키면서도 이웃하는 리세스 게이트들간 상호 영향에 의한 문턱전압 변동 및 그에 따른 누설 전류 특성의 열화를 방지할 수 있어서 우수한 소자 특성을 갖도록 할 수 있으며, 따라서, 우수한 특성의 고집적 반도체 소자를 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (16)

  1. 실리콘기판;
    상기 실리콘기판 내에 형성되며, 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막;
    상기 활성영역의 각 게이트 형성 영역 상에 형성되며, 기판 내부에 형성되는 부분에서의 드레인 형성 영역을 향하는 측면의 하단부 일부 폭이 제거되어 하단부간 간격이 상단부간 간격 보다 넓은 비대칭 구조로 형성된 리세스 게이트; 및
    상기 리세스 게이트 양측의 기판 표면 내에 형성된 소오스/드레인 영역;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소오스/드레인 영역은 상기 리세스 게이트의 기판 내부에 형성된 부분의 상단부 깊이와 유사한 깊이를 가지도록 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 리세스 게이트의 기판 내부에 형성된 부분의 상단부 깊이는 200∼500Å인 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 리세스 게이트의 양측벽에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 게이트 스페이서를 포함한 리세스 게이트들 사이의 소오스/드레인 영역 상에 형성된 랜딩플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 실리콘기판 내에 한 쌍의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 드레인 형성 영역 및 상기 게이트 형성 영역들 외측의 소오스 형성 영역들로 구성된 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 실리콘기판 상에 게이트 형성 영역을 노출시키는 개구부를 갖는 하드마스크를 형성하는 단계;
    상기 노출된 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계;
    상기 하드마스크의 개구부를 포함한 제1홈의 드레인 형성 영역에 인접한 측벽 상에 선택적으로 스페이서를 형성하는 단계;
    상기 스페이서 및 하드마스크를 식각마스크로 이용해서 노출된 제1홈의 저면을 식각하여 상기 제1홈의 아래에 제2홈을 형성하는 단계;
    상기 스페이서 및 하드마스크를 제거하는 단계;
    상기 제1 및 제2 홈으로 구성된 비대칭의 리세스 홈 상에 리세스 게이트를 형성하는 단계; 및
    상기 리세스 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 하드마스크는 산화막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 제1홈은 200∼500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 하드마스크의 개구부를 포함한 제1홈의 드레인 형성 영역에 인접한 측벽 상에 선택적으로 스페이서를 형성하는 단계는,
    상기 제1홈을 포함한 하드마스크 상에 스페이서막을 형성하는 단계;
    상기 스페이서막을 비등방성 식각하여 하드마스크의 개구부를 포함하여 제1홈의 양측벽에 스페이서를 형성하는 단계;
    상기 개구부를 포함한 제1홈의 양측벽에 스페이서가 형성된 기판 결과물 상 에 드레인 형성 영역에 인접한 제1홈의 측벽 상에 형성된 스페이서를 가리면서 소오스 형성 영역에 인접한 제1홈의 측벽 상에 형성된 스페이서를 노출시키는 감광막패턴을 형성하는 단계;
    상기 노출된 소오스 형성 영역에 인접한 제1홈의 측벽에 형성된 스페이서를 제거하는 단계; 및
    상기 감광막패턴을 제거하는 단계;
    로 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 스페이서막은 10∼400Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 5 항에 있어서,
    상기 제2홈은 20∼500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 6 항에 있어서,
    상기 제1 및 제2 홈을 포함한 비대칭의 리세스 홈은 400∼1000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 6 항에 있어서,
    상기 리세스 게이트를 형성하는 단계는,
    상기 비대칭의 리세스 홈을 포함한 기판 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 비대칭의 리세스 홈을 매립하도록 제1게이트도전막을 형성하는 단계;
    상기 제1게이트도전막의 표면을 평탄화시키는 단계;
    상기 평탄화된 제1게이트도전막 상에 제2게이트도전막 및 하드마스크막을 차례로 형성하는 단계; 및
    상기 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트절연막을 식각하는 단계;
    로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 리세스 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 게이트 스페이서는 산화막과 질화막의 이중막으로 형성하는 것을 특징 으로 하는 반도체 소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 게이트 스페이서를 형성하는 단계 후, 상기 리세스 게이트들 사이의 소오스/드레인 영역 상에 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020060096720A 2006-09-30 2006-09-30 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법 KR100842908B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060096720A KR100842908B1 (ko) 2006-09-30 2006-09-30 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법
TW096107365A TW200816478A (en) 2006-09-30 2007-03-03 Semiconductor device for preventing reciprocal influence between neighboring gates and method for manufacturing the same
US11/681,815 US20080079071A1 (en) 2006-09-30 2007-03-05 Semiconductor device for preventing reciprocal influence between neighboring gates and method for manufacturing the same
CNA2007100898452A CN101154660A (zh) 2006-09-30 2007-04-05 防止相邻栅极相互影响的半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096720A KR100842908B1 (ko) 2006-09-30 2006-09-30 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20080030384A true KR20080030384A (ko) 2008-04-04
KR100842908B1 KR100842908B1 (ko) 2008-07-02

Family

ID=39256202

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060096720A KR100842908B1 (ko) 2006-09-30 2006-09-30 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법

Country Status (4)

Country Link
US (1) US20080079071A1 (ko)
KR (1) KR100842908B1 (ko)
CN (1) CN101154660A (ko)
TW (1) TW200816478A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10305030B2 (en) 2013-06-05 2019-05-28 SK Hynix Inc. Electronic device and method for fabricating the same
US10490741B2 (en) 2013-06-05 2019-11-26 SK Hynix Inc. Electronic device and method for fabricating the same
US11793316B1 (en) 2018-03-08 2023-10-24 Hickory Springs Manufacturing Company Sleeper sofa with a solid support deck

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825815B1 (ko) * 2007-06-07 2008-04-28 삼성전자주식회사 채널 리세스부를 갖는 활성패턴을 구비하는 반도체 소자 및그의 제조방법
KR101096976B1 (ko) * 2009-12-09 2011-12-20 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
CN104282751B (zh) * 2013-11-20 2017-07-21 沈阳工业大学 高集成度高迁移率源漏栅辅控型无结晶体管
CN104282750B (zh) * 2013-11-20 2017-07-21 沈阳工业大学 主辅栅分立控制u形沟道无掺杂场效应晶体管
US9768175B2 (en) * 2015-06-21 2017-09-19 Micron Technology, Inc. Semiconductor devices comprising gate structure sidewalls having different angles
CN107452800B (zh) * 2016-05-24 2021-02-26 马克西姆综合产品公司 Ldmos晶体管及相关系统和方法
CN107256892B (zh) * 2017-07-05 2018-06-26 睿力集成电路有限公司 半导体器件、其制作方法及其制作的存储器
CN113013037B (zh) * 2021-05-26 2021-07-30 晶芯成(北京)科技有限公司 3d半导体器件及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
KR100577562B1 (ko) * 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
KR100593734B1 (ko) * 2004-03-05 2006-06-28 삼성전자주식회사 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들
KR100574497B1 (ko) 2004-12-24 2006-04-27 주식회사 하이닉스반도체 비대칭 리세스된 게이트를 갖는 ｍｏｓｆｅｔ 및 그 제조방법
KR100608386B1 (ko) * 2005-06-30 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100771539B1 (ko) * 2005-12-29 2007-10-31 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그 제조방법
KR100696764B1 (ko) * 2006-03-23 2007-03-19 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10305030B2 (en) 2013-06-05 2019-05-28 SK Hynix Inc. Electronic device and method for fabricating the same
US10490741B2 (en) 2013-06-05 2019-11-26 SK Hynix Inc. Electronic device and method for fabricating the same
US10777742B2 (en) 2013-06-05 2020-09-15 SK Hynix Inc. Electronic device and method for fabricating the same
US11793316B1 (en) 2018-03-08 2023-10-24 Hickory Springs Manufacturing Company Sleeper sofa with a solid support deck

Also Published As

Publication number Publication date
TW200816478A (en) 2008-04-01
CN101154660A (zh) 2008-04-02
KR100842908B1 (ko) 2008-07-02
US20080079071A1 (en) 2008-04-03

Similar Documents

Publication Publication Date Title
KR100842908B1 (ko) 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법
KR100680415B1 (ko) 반도체 소자의 제조 방법
KR100739653B1 (ko) 핀 전계 효과 트랜지스터 및 그 제조 방법
KR100515061B1 (ko) 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
KR100668862B1 (ko) 리세스 채널 트랜지스터 및 그 형성방법
KR100712989B1 (ko) 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
KR100762912B1 (ko) 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및그의 제조방법
KR100905776B1 (ko) 반도체 소자의 제조방법
US7851855B2 (en) Semiconductor device and a method for manufacturing the same
US8658491B2 (en) Manufacturing method of transistor structure having a recessed channel
KR101024771B1 (ko) 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법
KR100586553B1 (ko) 반도체 소자의 게이트 및 이의 형성 방법
KR100511925B1 (ko) 반도체소자의 소자분리막 형성방법
KR20070016630A (ko) 반도체 소자의 제조방법
KR20070028068A (ko) 반도체 소자의 제조방법
US20090298271A1 (en) Method for manufacturing a semiconductor device
KR101096442B1 (ko) 반도체 소자의 제조방법
KR100876833B1 (ko) 반도체 소자 및 그의 형성 방법
KR20080097836A (ko) 반도체 소자의 제조방법
KR100818111B1 (ko) 반도체 소자 및 그 제조방법
KR100668740B1 (ko) 셀 트랜지스터 및 그의 제조 방법
KR100743656B1 (ko) 모스펫 소자의 제조방법
KR100762895B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20080069039A (ko) 게이트전극에 추가 스페이서를 갖는 반도체소자의 제조방법
KR20070002900A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee