CN104282751B - 高集成度高迁移率源漏栅辅控型无结晶体管 - Google Patents
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Abstract
本发明涉及一种高集成度高迁移率源漏栅辅控型无结晶体管，采用源漏控栅电极和栅电极等两个彼此独立控制的栅电极，使得器件既能够保证在低掺杂浓度的沟道内实现高迁移率，避免高掺杂浓度下随机散射效应增强所导致的器件迁移率及稳定性下降，同时又可以通过源漏控栅电极和栅电极的独立控制作用获得较低的源漏电阻，从而有效解决了普通无结晶体管沟道掺杂浓度过低会带来源漏电阻的增加，而掺杂浓度过高又会导致器件迁移率和稳定性下降这二者之间的矛盾，此外，通过采用凹槽状沟道设计，对比于普通平面结构，在不增加额外芯片面积的前提下，显著增加有效沟道长度以降低器件在深纳米尺度下的短沟道效应，因此适用于推广应用。
Description
技术领域
本发明属于超大规模集成电路制造领域，具体涉及一种适用于超高集成度集成电路制造的高集成度高迁移率源漏栅辅控型无结晶体管结构。
背景技术
集成电路的基本单元MOSFETs晶体管随着尺寸的不断减小，需要在几个纳米的距离内实现多个数量级的浓度差来形成极陡的源极和漏极PN结，这样的浓度梯度对于掺杂和热处理工艺有极高的要求。通过在SOI晶圆上制成的无结的场效应晶体管可有效解决上述问题, 无结晶体管采用多子导通，器件的源区、漏区和沟道区域具有相同的高掺杂浓度，利用将硅薄膜做得足够薄的特点，以N型器件为例，当栅极处于反向偏压时，由于硅薄膜很薄，沟道区域的电子在栅电场的作用下很容易被耗尽，从而实现器件的阻断状态。随着栅极偏压的增大，沟道区域的多子耗尽解除，并在界面处形成电子积累以实现器件的开启。然而，这种高掺杂浓度的沟道会导致器件的迁移率明显下降，且杂质随机散射会导致器件的可靠性受到严重影响。为提高无结型器件的迁移率及可靠性，就需要降低硅薄膜的掺杂浓度，然而掺杂浓度的降低会带来源漏电阻的增加而影响器件的开启特性。此外，基于平面结构的普通晶体管结构，随着沟道长度的不断缩短，短沟道效应逐渐增强，器件难以关断。因此，为解决现有晶体管所存在的的上述问题，需设计能够克服短沟道效应且具有高集成度高迁移率的无结晶体管。
发明内容
发明目的
为解决无结晶体管迁移率与源漏电阻之间存在的矛盾关系以及克服普通平面结构晶体管的短沟道效应，本发明提供一种具有高性能的高集成度和高迁移率的源漏栅辅控型无结晶体管结构。
技术方案
本发明是通过以下技术方案来实现的：
一种高集成度高迁移率源漏栅辅控型无结晶体管，包括SOI晶圆的硅衬底，SOI晶圆的硅衬底上方为SOI晶圆的绝缘层，其特征在于：SOI晶圆的绝缘层上方为单晶硅凹槽，单晶硅凹槽的凹槽内壁表面为栅极绝缘层，相邻的单晶硅凹槽之间通过绝缘介质层隔离；凹槽内由下至上依次为栅电极、绝缘介质层和源漏控栅电极，单晶硅凹槽的上表面淀积有绝缘介质层，并通过刻蚀工艺刻蚀掉单晶硅凹槽两端上表面的绝缘介质层，并在刻蚀掉的通孔中注入金属分别生成为源电极和漏电极。
源漏控栅电极和栅电极这两个电极为彼此独立控制的电极，且通过绝缘介质层实现彼此绝缘，其中源漏控栅电极位于单晶硅凹槽所形成的凹槽内部上方，栅电极则位于单晶硅凹槽所形成的凹槽内部下方。
单晶硅凹槽作为器件的沟道部分，由掺杂浓度低于1017cm-3的高迁移率单晶硅材料形成。
栅极绝缘层是具有高介电常数的绝缘材料介质层或者二氧化硅层。
优点及效果
本发明具有如下优点及有益效果：
（1）由于本发明采用源漏控栅电极和栅电极这两个彼此独立控制的栅电极，使得器件的沟道在低掺杂浓度下，在保证高迁移率的同时，依然可以通过源漏控栅电极的独立控制作用获得较低的源漏电阻，从而有效解决了普通无结晶体管沟道掺杂浓度过低会带来源漏电阻的增加而影响器件的开启特性的这一问题；
（2）本发明采用凹槽形单晶硅作为器件的沟道部分，利用凹槽两侧的垂直沟道部分，且两条垂直沟道分别位于源电极和漏电极的下方，对比于普通平面结构，在不占用额外的芯片面积的前提下，增加了器件的有效沟道长度，因此有助于器件克服短沟道效应的影响。
附图说明
图1为本发明高集成度高迁移率源漏栅辅控型无结晶体管在SOI衬底上形成的二维结构示意图；
图2至图9为本发明高集成度高迁移率源漏栅辅控型无结晶体管的结构单元及其阵列的制备方法的一个具体实例的工艺流程图，
图2是步骤一示意图；
图3是步骤二示意图；
图4是步骤三示意图；
图5是步骤四示意图；
图6是步骤五示意图；
图7是步骤六示意图；
图8是步骤七示意图；
图9是步骤八示意图。
附图标记说：
1、源电极；2、漏电极；3、源漏控栅电极；4、栅电极；5、栅极绝缘层；6、绝缘介质层；7、单晶硅凹槽；8、SOI晶圆的绝缘层；9、SOI晶圆的硅衬底。
具体实施方式
下面结合附图对本发明做进一步的说明：
本发明这种高集成度高迁移率源漏栅辅控型无结晶体管，通过源漏控栅电极3和栅电极4这两个彼此独立控制的电极的共同作用，在低掺杂浓度的条件下，实现高迁移率，低源漏电阻的无结晶体管。以N型为例，当器件工作时，源漏控栅电极3始终保持恒定高电位，使源漏控栅电极3的左右两侧所对应的分别位于源电极1和漏电极2下方的单晶硅凹槽7的左右两端形成电子积累，所积累的电子增强了作为器件源区和漏区的单晶硅凹槽7的左右两端的导电能力，即有效地降低了源漏电阻；而栅电极4为实际控制器件开启或关断的栅电极，当栅电极4处于低电位时，单晶硅凹槽7的位于栅电极4左右两侧及下方的区域的电子在栅电极4的电场效应下被排空，使单晶硅凹槽7所形成的U形沟道处于夹断状态，因此此时器件处于关断状态，随着栅电极4电位的逐渐升高，单晶硅凹槽7所形成的U形沟道内的电子数也随之逐渐增加，当栅电极4处于高电位时，在电场效应的作用下，大量电子形成于单晶硅凹槽7与栅极绝缘层5的界面处形成电子积累，使单晶硅凹槽7所形成的U形沟道处于开启状态，因此此时器件处于开启状态，通过上述具体实施方式实现具有高集成度高迁移率的源漏栅辅控型无结晶体管。
为达到本发明所述的器件功能，本发明所提出的这种高集成度高迁移率源漏栅辅控型无结晶体管，其核心结构特征为：
1. 为使器件具有高迁移率，单晶硅凹槽7由掺杂浓度低于1017cm-3的高迁移率单晶硅材料形成；为增强源漏控栅电极3和栅电极4对单晶硅凹槽7内各部分载流子浓度分布的控制能力，栅极绝缘层5可以是具有高介电常数的绝缘材料介质层，但也可以是二氧化硅层。
2. 源漏控栅电极3作为独立控制的栅电极之一，对单晶硅凹槽7的左右临近源电极1和漏电极2的两端起主要控制作用，在器件工作时始终保持恒定高电位，使源漏控栅电极3的左右两侧所对应的分别位于源电极1和漏电极2下方的单晶硅凹槽7的左右两端形成浓度高于1020cm-3的电子积累，所积累的电子增强了作为器件源区和漏区的单晶硅凹槽7的左右两端的导电能力，即有效地降低了源漏电阻；
3. 栅电极4作为独立控制的栅电极之一，为实际控制器件开启或关断的栅电极，对单晶硅凹槽7内部所形成的U形区域起主要控制作用，栅电极4处于低电位时，单晶硅凹槽7的位于栅电极4左右两侧及下方的区域的电子在栅电极4的电场效应下被排空，使单晶硅凹槽7所形成的U形沟道处于夹断状态，因此此时器件处于关断状态，随着栅电极4电位的逐渐升高，单晶硅凹槽7所形成的U形沟道内的电子数也随之逐渐增加，当栅电极4处于高电位时，在电场效应的作用下，大量电子形成于单晶硅凹槽7与栅极绝缘层5的界面处形成电子积累，使单晶硅凹槽7所形成的U形沟道处于开启状态，因此此时器件处于开启状态。
4. 栅电极4与源漏控栅电极3二者之间通过绝缘介质层6彼此绝缘。
5. 本发明采用凹槽形单晶硅作为器件的沟道部分，利用凹槽两侧的垂直沟道部分，且两条垂直沟道分别位于源电极和漏电极的下方，对比于普通平面结构，在不占用额外的芯片面积的前提下，增加了器件的有效沟道长度，因此有助于器件克服短沟道效应的影响。
下面结合附图对本发明做进一步的说明：
如图1-图6所示为本发明所提出的高集成度高迁移率源漏栅辅控型无结晶体管在SOI衬底上形成的二维结构示意图。所述高集成度高迁移率源漏栅辅控型无结晶体管包括SOI晶圆的硅衬底9，SOI晶圆的硅衬底9上方为SOI晶圆的绝缘层8，SOI晶圆的绝缘层8上方为单晶硅凹槽7，单晶硅凹槽7的凹槽内壁表面为栅极绝缘层5，相邻的单晶硅凹槽7之间通过绝缘介质层6隔离；凹槽内由下至上依次为栅电极4、绝缘介质层6和源漏控栅电极3，单晶硅凹槽7的上表面淀积有绝缘介质层6，并通过刻蚀工艺刻蚀掉单晶硅凹槽7两端上表面的绝缘介质层6，并在刻蚀掉的通孔中注入金属分别生成为源电极1和漏电极2。
为使器件具有高迁移率，单晶硅凹槽7作为器件的沟道部分，单晶硅凹槽7的掺杂浓度设置为低于1017cm-3，由掺杂浓度低于1017cm-3的高迁移率单晶硅材料形成。
为增强源漏控栅电极3和栅电极4对单晶硅凹槽7内电场、电势及载流子分布的控制能力，栅极绝缘层5可以是具有高介电常数的绝缘材料介质层，也可以是普通的二氧化硅材料。
源漏控栅电极3和栅电极4这两个电极为彼此独立控制的栅电极，二者位于单晶硅凹槽7的凹槽内部，且通过绝缘介质层6实现彼此绝缘，其中源漏控栅电极3位于单晶硅凹槽7所形成的凹槽内部上方，对位于单晶硅凹槽7两端的电场、电势及载流子分布起主要控制作用，而栅电极4则位于单晶硅凹槽7所形成的凹槽内部下方，对单晶硅凹槽7除两端之外的内部电场、电势及载流子分布起主要控制作用。以N型掺杂为例，其中源漏控栅电极3作为独立控制的栅电极之一，对单晶硅凹槽7的左右临近源电极1和漏电极2的两端起主要控制作用，在器件工作时始终保持恒定高电位，使源漏控栅电极3的左右两侧所对应的分别位于源电极1和漏电极2下方的单晶硅凹槽7的左右两端形成浓度高于1020cm-3的电子积累，所积累的电子增强了作为器件源区和漏区的单晶硅凹槽7的左右两端的导电能力，即有效地降低了源漏电阻；栅电极4作为独立控制的栅电极之一，为实际控制器件开启或关断的栅电极，对单晶硅凹槽7内部所形成的U形区域起主要控制作用，栅电极4处于低电位时，单晶硅凹槽7的位于栅电极4左右两侧及下方的区域的电子在栅电极4的电场效应下被排空，使单晶硅凹槽7所形成的U形沟道处于夹断状态，因此此时器件处于关断状态，随着栅电极4电位的逐渐升高，单晶硅凹槽7所形成的U形沟道内的电子数也随之逐渐增加，当栅电极4处于高电位时，在电场效应的作用下，大量电子形成于单晶硅凹槽7与栅极绝缘层5的界面处形成电子积累，使单晶硅凹槽7所形成的U形沟道处于开启状态，因此此时器件处于开启状态。所发明结构在保证器件沟道在低掺杂浓度下依然具有高迁移率的优良特性的同时，又有效地降低了源漏电阻对器件工作特性的影响。此外，利用凹槽两侧的垂直沟道部分，且两条垂直沟道分别位于源电极和漏电极的下方，对比于普通平面结构，在不占用额外的芯片面积的前提下，增加了器件的有效沟道长度，因此有助于器件克服短沟道效应的影响。
本发明所提出的这种高集成度高迁移率源漏栅辅控型无结晶体管的单元及阵列的具体制造工艺步骤如下：
步骤一、提供一个掺杂浓度低于1017cm-3的SOI晶圆，SOI晶圆的下方为SOI晶圆的硅衬底9，SOI晶圆上方为用于形成单晶硅凹槽7的单晶硅薄膜，二者之间为SOI晶圆的绝缘层8，通过光刻、刻蚀等工艺在所提供的SOI晶圆的绝缘层8上形成一系列如图2所示的长方体状的用于形成单晶硅凹槽7的单晶硅孤岛阵列；
步骤二、如图3所示，在单晶硅孤岛阵列上方通过淀积绝缘介质后，抛平表面形成绝缘介质层6，作为器件单元之间隔离用；
步骤三、如图4所示，通过刻蚀工艺，将单晶硅孤岛阵列的每一个单元通过刻蚀工艺形成单晶硅凹槽7；
步骤四、如图5所示，在上述步骤基础上在晶圆表面淀积具有高介电常数的绝缘介质，抛平表面后再通过刻蚀工艺形成栅极绝缘层7，或通过氧化工艺在单晶硅凹槽7的表面通过氧化生成二氧化硅层，作为器件的栅极绝缘层7；
步骤五、如图6所示，在上述步骤的基础上在晶圆表面淀积金属或多晶硅，抛平表面后通过刻蚀工艺生成栅电极4；
步骤六、如图7所示，在上述步骤基础上在晶圆表面淀积绝缘介质，抛平表面后通过刻蚀工艺进一步生成绝缘介质层6。
步骤七、如图8所示，在上述步骤基础上在晶圆表面再次淀积金属或多晶硅并抛平表面，以此生成源漏控栅电极3；
步骤八、如图9所示，在上述步骤基础上在晶圆表面再次淀积绝缘介质以进一步生成绝缘介质层6，抛平表面后通过刻蚀工艺刻蚀掉单晶硅凹槽7两端上表面的绝缘介质层6以生成源、漏通孔，并分别在源、漏通孔中注入金属以生成源电极1和漏电极2。
Claims (3)
1.一种高集成度高迁移率源漏栅辅控型无结晶体管，包括SOI晶圆的硅衬底（9），SOI晶圆的硅衬底（9）上方为SOI晶圆的绝缘层（8），其特征在于：SOI晶圆的绝缘层（8）上方为单晶硅凹槽（7），单晶硅凹槽（7）的凹槽内壁表面为栅极绝缘层（5），相邻的单晶硅凹槽（7）之间通过绝缘介质层（6）隔离；凹槽内由下至上依次为栅电极（4）、绝缘介质层（6）和源漏控栅电极（3），单晶硅凹槽（7）的上表面淀积有绝缘介质层（6），并通过刻蚀工艺刻蚀掉单晶硅凹槽（7）两端上表面的绝缘介质层（6），并在刻蚀掉的通孔中注入金属分别生成为源电极（1）和漏电极（2）；源漏控栅电极（3）和栅电极（4）这两个电极为彼此独立控制的电极，且通过绝缘介质层（6）实现彼此绝缘，其中源漏控栅电极（3）位于单晶硅凹槽（7）所形成的凹槽内部上方，栅电极（4）则位于单晶硅凹槽（7）所形成的凹槽内部下方。
2.根据权利要求1所述的高集成度高迁移率源漏栅辅控型无结晶体管，其特征在于：单晶硅凹槽（7）作为器件的沟道部分，由掺杂浓度低于1017cm-3的高迁移率单晶硅材料形成。
3.根据权利要求1所述的高集成度高迁移率源漏栅辅控型无结晶体管，其特征在于：栅极绝缘层（5）是具有高介电常数的绝缘材料介质层或者二氧化硅层。
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