CN104409508B - Soi衬底双向击穿保护双栅绝缘隧穿增强晶体管及制造方法 - Google Patents
Soi衬底双向击穿保护双栅绝缘隧穿增强晶体管及制造方法 Download PDFInfo
- Publication number
- CN104409508B CN104409508B CN201410747360.8A CN201410747360A CN104409508B CN 104409508 B CN104409508 B CN 104409508B CN 201410747360 A CN201410747360 A CN 201410747360A CN 104409508 B CN104409508 B CN 104409508B
- Authority
- CN
- China
- Prior art keywords
- base
- breakdown protection
- wafer
- layer
- tunnelling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000009413 insulation Methods 0.000 title claims abstract description 122
- 230000015556 catabolic process Effects 0.000 title claims abstract description 80
- 239000000758 substrate Substances 0.000 title claims abstract description 51
- 230000002708 enhancing effect Effects 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 230000005641 tunneling Effects 0.000 claims abstract description 85
- 230000000694 effects Effects 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims description 76
- 238000005530 etching Methods 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 15
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000010409 thin film Substances 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 3
- 239000012774 insulation material Substances 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 230000003628 erosive effect Effects 0.000 claims description 2
- 240000007594 Oryza sativa Species 0.000 claims 1
- 235000007164 Oryza sativa Nutrition 0.000 claims 1
- 235000009566 rice Nutrition 0.000 claims 1
- 230000005669 field effect Effects 0.000 abstract description 5
- 230000009471 action Effects 0.000 abstract description 3
- 230000035945 sensitivity Effects 0.000 abstract 1
- 238000005520 cutting process Methods 0.000 description 27
- 230000005684 electric field Effects 0.000 description 9
- 230000005611 electricity Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005728 strengthening Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000037237 body shape Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004347 surface barrier Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7311—Tunnel transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
本发明涉及一种SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，对比同尺寸MOSFETs或隧穿场效应晶体管，通过在集电结和发射结中引入低杂质浓度的击穿保护区以显著提升器件在深纳米尺度下的耐压的正向及反向耐压能力；在基区两侧同时具有绝缘隧穿结构，在栅电极的控制作用下使绝缘隧穿效应同时发生在基区两侧，提升了隧穿电流的产生率；利用隧穿绝缘层阻抗与其内部场强间极为敏感的相互关系实现优秀的开关特性；通过发射极将隧穿信号增强实现了优秀的正向导通特性；另外本发明还提出了一种SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的具体制造方法。该晶体管显著改善了纳米级集成电路单元的工作特性，适用于推广应用。
Description
技术领域：
本发明涉及超大规模集成电路制造领域，涉及一种适用于高性能超高集成度集成电路制造的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管及其制造方法。
背景技术：
当前，随着集成度的不断提升，集成电路单元金属氧化物半导体场效应晶体管(MOSFETs)器件的源电极与沟道之间或漏电极与沟道之间在几个纳米之内形成了陡峭突变PN结，当漏源电压较大时，这种陡峭的突变PN结会发生击穿效应，从而使器件失效，随着器件尺寸的不断缩减，这种击穿效应日趋明显。另外，沟道长度的不断缩短导致了MOSFETs器件亚阈值摆幅的增大，因此带来了开关特性的严重劣化和静态功耗的明显增加。虽然通过改善栅电极结构的方式可使这种器件性能的退化有所缓解，但当器件尺寸进一步缩减至20纳米以下时，即便采用最优化的栅电极结构，器件的亚阈值摆幅也同样会随着器件沟道长度的进一步减小而增加，从而导致了器件性能的再次恶化；
隧穿场效应晶体管(TFETs),对比于MOSFETs器件，虽然其平均亚阈值摆幅有所提升，然而其正向导通电流过小，虽然通过引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料来生成为隧穿场效应晶体管的隧穿部分可增大隧穿几率以提升转移特性，但增加了工艺难度。此外，采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，虽然能够改善栅极对沟道电场分布的控制能力，却不能从本质上提高硅材料的隧穿几率，因此对于隧穿场效应晶体管的转移特性改善很有限。
发明内容：
发明目的
为在兼容现有基于硅工艺技术的前提下显著提升亚20纳米级器件抗击穿能力；显著提升纳米级集成电路基本单元器件的开关特性；确保器件在提升开关特性的同时具有良好的正向电流导通特性，本发明提供一种适用于高性能超高集成度集成电路制造的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管及其制造方法。
技术方案
本发明是通过以下技术方案来实现的：
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，采用包含单晶硅衬底1和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；发射区3、基区4、集电区5和击穿保护区12位于晶圆绝缘层2的上方，基区4和击穿保护区12位于发射区3与集电区5之间，击穿保护区12位于基区4的两侧；发射极9位于发射区3的上方；集电极10位于集电区5的上方；导电层6、隧穿绝缘层7和栅电极8在基区4的两侧共同形成夹层结构；阻挡绝缘层11为绝缘介质。
为达到本发明所述的器件功能，本发明提出SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，其核心结构特征为：
击穿保护区12的杂质浓度低于1016每立方厘米。
基区4的杂质浓度不低于1017每立方厘米，基区4两侧与导电层6相接触并形成欧姆接触。
发射区3与基区4之间、集电区5与基区4之间具有相反杂质类型、且发射区3与发射极9之间形成欧姆接触、集电区3与集电极10之间形成欧姆接触。
导电层6形成于基区4的两侧，导电层6是金属材料或者是同基区4具有相同杂质类型的、且掺杂浓度大于1019每立方厘米的半导体材料。
隧穿绝缘层7为用于产生隧穿电流的绝缘材料层，具有两个独立部分，每一部分形成于基区4两侧导电层6的与基区4相接触一侧的另一侧。
栅电极8是控制隧穿绝缘层7产生隧穿效应的电极，是控制器件开启和关断的电极，与隧穿绝缘层7的两个独立部分的与导电层6相接触一侧的另一侧相接触。
导电层6、隧穿绝缘层7和栅电极8均通过阻挡绝缘层11与发射区3、发射极9、集电区5和集电极10相互隔离。
导电层6、隧穿绝缘层7和栅电极8共同组成了SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的隧穿基极，当隧穿绝缘层7在栅电极8的控制下发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电；
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为：当集电极10正偏，且栅电极8处于低电位时，栅电极8与导电层6之间没有形成足够的电势差，此时隧穿绝缘层7处于高阻状态，没有明显隧穿电流通过，因此使得基区4和发射区3之间无法形成足够大的基区电流来驱动SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，即器件处于关断状态；随着栅电极8电压的逐渐升高，栅电极8与导电层6之间的电势差逐渐增大，使得位于栅电极8与导电层6之间隧穿绝缘层7内的电场强度也随之逐渐增大，当隧穿绝缘层7内的电场强度位于临界值以下时，隧穿绝缘层7依然保持良好的高阻状态，栅电极和发射极之间的电势差几乎完全降在隧穿绝缘层7的内壁和外壁两侧之间，也就使得基区和发射区之间的电势差极小，因此基区几乎没有电流流过，器件也因此保持良好的关断状态，而当隧穿绝缘层7内的电场强度位于临界值以上时，隧穿绝缘层7会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极8电势的增大以极快的速度陡峭上升，这就使得隧穿绝缘层7在栅电极极短的电势变化区间内由高阻态迅速转换为低阻态，当隧穿绝缘层7处于低阻态，此时隧穿绝缘层7在栅电极8和导电层6之间所形成的电阻要远小于导电层6和发射极3之间所形成的电阻，这就使得基区4和发射区3之间形成了足够大的正偏电压，并且在隧穿效应的作用下，在隧穿绝缘层7的内壁和外壁之间产生大量电流移动，导电层6、隧穿绝缘层7和栅电极8共同组成了SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的隧穿基极，当隧穿绝缘层7在栅电极8的控制下发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电；基区4电流经发射区3增强后由集电极流出，此时器件处于开启状态。
一种SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管制造方法的具体工艺步骤如下：
步骤一、提供一个SOI晶圆，SOI晶圆的下方为SOI晶圆的单晶硅衬底1，SOI晶圆的中间为晶圆绝缘层2，通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，初步形成基区4；
步骤二、再次通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，在步骤一所形成的基区4的两侧形成与步骤一中的杂质类型相反的、浓度不低于1019每立方厘米的重掺杂区，该重掺杂区用于进一步形成发射区3和集电区5，该重掺杂区与基区之间留有未经掺杂的区域，该未经掺杂的区域用于形成击穿保护区12；
步骤三、通过光刻、刻蚀等工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛队列，使每一个单元内依次排列有发射区3、击穿保护区12、基区4、击穿保护区12和集电区5；
步骤四、在晶圆上方淀积绝缘介质后平坦化表面至露出发射区3、基区4、集电区5和击穿保护区12，初步形成阻挡绝缘层11；
步骤五、进一步通过光刻、刻蚀等工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛阵列，使步骤三所形成的每一个单晶硅孤岛队列分割为多个彼此独立的单元；
步骤六、在晶圆上方淀积绝缘介质，使步骤五中被刻蚀掉的部分充分被填充，并平坦化表面至露出发射区3、基区4、集电区5和击穿保护区12，进一步形成阻挡绝缘层11；
步骤七、通过刻蚀工艺，对晶圆表面每个单元的基区4两侧的阻挡绝缘层11进行刻蚀至露出晶圆绝缘层2；
步骤八、在晶圆上方淀积金属或具有和基区4相同杂质类型的重掺杂的多晶硅，使步骤七中被刻蚀掉的阻挡绝缘层11完全被填充，再将表面平坦化至露出发射区3、基区4、集电区5和阻挡绝缘层11，形成导电层6；
步骤九、分别在基区两侧的导电层6的远离基区的一侧对阻挡绝缘层11进行刻蚀至露出晶圆绝缘层2；
步骤十、在晶圆上方淀积隧穿绝缘层介质，使步骤九中被刻蚀掉的阻挡绝缘层11被隧穿绝缘层介质完全填充，再将表面平坦化至露出发射区3、基区4、集电区5、导电层6和阻挡绝缘层11，形成隧穿绝缘层7；
步骤十一、分别在基区两侧的隧穿绝缘层7的远离基区的一侧对阻挡绝缘层11进行刻蚀至露出晶圆绝缘层2；
步骤十二、在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十一中被刻蚀掉的阻挡绝缘层11被完全填充；
步骤十三、将表面平坦化至露出发射区3、基区4、集电区5、导电层6、隧穿绝缘层7和阻挡绝缘层11，初步形成栅电极8；
步骤十四、在晶圆上方淀积绝缘介质，进一步形成阻挡绝缘层11；
步骤十五、通过刻蚀工艺将位于栅电极8上方的阻挡绝缘层11刻蚀掉；
步骤十六、在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十五中被刻蚀掉的阻挡绝缘层11被完全填充，将表面平坦化，进一步形成栅电极8；
步骤十七、通过刻蚀工艺刻蚀掉用于形成器件单元之间走线部分以外的部分，进一步形成栅电极8；
步骤十八、在晶圆上方淀积绝缘介质，将表面平坦化，进一步形成阻挡绝缘层11；
步骤十九、通过刻蚀工艺刻蚀掉位于发射区3和集电区5的上方的阻挡绝缘层11，形成发射极9和集电极10的通孔；
步骤二十、在晶圆上方淀积金属，，使步骤十八种形成的发射极9和集电极10的通孔被完全填充，并通过刻蚀工艺形成发射极9和集电极10。
优点及效果
本发明具有如下优点及有益效果：
1.双向击穿保护功能
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，利用击穿保护区12来提高器件的正向和反向耐压特性。以N型器件为例，当集电极10相对于发射极9正偏时，由导电层6、基区4、击穿保护区12和集电区5所组成的集电结处于反偏状态，位于基区4和集电区5之间的击穿保护区12对于反偏的集电结具有抗击穿保护作用，因此可显著提升器件的正向耐压能力；当集电极10相对于发射极9反偏时，由导电层6、基区4、击穿保护区12和发射区3所组成的发射结处于反偏状态，位于基区4和发射区3之间的击穿保护区12对于反偏的发射结具有抗击穿保护作用，因此可显著提升器件的反向耐压能力；
2.高隧穿电流产生率
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，在基区4两侧同时具有绝缘隧穿结构，在栅电极8的控制作用下使绝缘隧穿效应同时发生在基区两侧，因此提升了隧穿电流的产生率。
3.优秀的开关特性
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管及其制造方法，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过对隧穿绝缘层7选取适当的隧道绝缘材料，并对隧穿绝缘层7的高度及厚度进行适当调节，就可以使隧穿绝缘层7在极小的栅电极电势变化区间内实现高阻态和低阻态之间的转换，可以实现更优秀的开关特性。
4.高正向导通电流
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，栅绝缘隧穿电流通过导电层6流向基区，并经过发射区进行信号增强，与普通TFETs只是利用少量的半导体带间隧穿电流作为器件的导通电流相比，具有更好的正向电流导通特性，基于上述原因，对比于普通TFETs器件，SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管可以实现更高的正向导通电流。
附图说明
图1为本发明SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的二维结构俯视示意图；
图2是图1沿切线A切割得到的剖面示意图，
图3是图1沿切线B切割得到的剖面示意图，
图4是步骤一的俯视示意图，
图5是图4沿切线A切割得到的剖面示意图，
图6是步骤二的俯视示意图，
图7是图6沿切线A切割得到的步骤二的剖面示意图，
图8是步骤三的俯视示意图，
图9是图8沿切线A切割得到的步骤三的剖面示意图，
图10是步骤四的俯视示意图，
图11是图10沿切线A切割得到的步骤四的剖面示意图，
图12是步骤五的俯视示意图，
图13是图12沿切线B切割得到的步骤五的剖面示意图，
图14是步骤六的俯视示意图，
图15是图14沿切线B切割得到的步骤六的剖面示意图，
图16是步骤七的俯视示意图，
图17是图16沿切线B切割得到的步骤七的剖面示意图，
图18是步骤八的俯视示意图，
图19是图18沿切线B切割得到的步骤八的剖面示意图，
图20是步骤九的俯视示意图，
图21是图20沿切线B切割得到的步骤九的剖面示意图，
图22是步骤十的俯视示意图，
图23是图22沿切线B切割得到的步骤十的剖面示意图，
图24是步骤十一的俯视示意图，
图25是图24沿切线B切割得到的步骤十一的剖面示意图，
图26是步骤十二的俯视示意图，
图27是图26沿切线A切割得到的步骤十二的剖面示意图，
图28是图26沿切线B切割得到的步骤十二的剖面示意图，
图29是步骤十三的俯视示意图，
图30是图29沿切线B切割得到的步骤十三的剖面示意图，
图31是步骤十四的俯视示意图，
图32是图31沿切线A切割得到的步骤十四的剖面示意图，
图33是图31沿切线B切割得到的步骤十四的剖面示意图，
图34是步骤十五的俯视示意图，
图35是图34沿切线B切割得到的步骤十五的剖面示意图，
图36是步骤十六的俯视示意图，
图37是图36沿切线A切割得到的步骤十六的剖面示意图，
图38是图36沿切线B切割得到的步骤十六的剖面示意图，
图39是步骤十七的俯视示意图，
图40是图39沿切线A切割得到的步骤十七的剖面示意图，
图41是步骤十八的俯视示意图，
图42是图41沿切线A切割得到的步骤十八的剖面示意图，
图43是图41沿切线B切割得到的步骤十八的剖面示意图，
图44是步骤十九的俯视示意图，
图45是图44沿切线A切割得到的步骤十九的剖面示意图。
附图标记说明：
1、单晶硅衬底；2、晶圆绝缘层；3、发射区；4、基区；5、集电区；6、导电层；7、隧穿绝缘层；8、栅电极；9、发射极；10、集电极；11、阻挡绝缘层；12、击穿保护区。
具体实施方式
下面结合附图对本发明做进一步的说明：
如图1为本发明SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的二维结构俯视示意图；图2是图1沿切线A切割得到的剖面示意图；图3是图1沿切线B切割得到的剖面示意图；具体包括单晶硅衬底1；晶圆绝缘层2；发射区3；基区4；集电区5；导电层6；隧穿绝缘层7；栅电极8；发射极9；集电极10；阻挡绝缘层11；击穿保护区12。
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，采用包含单晶硅衬底1和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；发射区3、基区4、集电区5和击穿保护区12位于晶圆绝缘层2的上方；发射极9位于发射区3的上方；集电极10位于集电区5的上方；导电层6、隧穿绝缘层7和栅电极8在基区4的两侧共同形成夹层结构；阻挡绝缘层11为绝缘介质。
为达到本发明所述的器件功能，本发明提出SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管及其制造方法，其核心结构特征为：
击穿保护区12的杂质浓度低于1016每立方厘米。
基区4的杂质浓度不低于1017每立方厘米，两侧与导电层6相接触并形成欧姆接触。
发射区3与基区4之间、集电区5与基区4之间具有相反杂质类型、且发射区3与发射极9之间形成欧姆接触、集电区3与集电极10之间形成欧姆接触。
导电层6形成于基区4的两侧，是金属材料，或者是同基区4具有相同杂质类型的、且掺杂浓度大于1019每立方厘米的半导体材料。
隧穿绝缘层7为用于产生隧穿电流的绝缘材料层，具有两个独立部分，每一部分形成于基区4两侧导电层6的与基区4相接触一侧的另一侧。
栅电极8是控制隧穿绝缘层7产生隧穿效应的电极，是控制器件开启和关断的电极，与隧穿绝缘层7的两个独立部分的与导电层6相接触一侧的另一侧相接触。
导电层6、隧穿绝缘层7和栅电极8均通过阻挡绝缘层11与发射区3、发射极9、集电区5和集电极10相互隔离。
导电层6、隧穿绝缘层7和栅电极8共同组成了SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的隧穿基极，当隧穿绝缘层7在栅电极8的控制下发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电。
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为：当集电极10正偏，且栅电极8处于低电位时，栅电极8与导电层6之间没有形成足够的电势差，此时隧穿绝缘层7处于高阻状态，没有明显隧穿电流通过，因此使得基区4和发射区3之间无法形成足够大的基区电流来驱动SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，即器件处于关断状态；随着栅电极8电压的逐渐升高，栅电极8与导电层6之间的电势差逐渐增大，使得位于栅电极8与导电层6之间隧穿绝缘层7内的电场强度也随之逐渐增大，当隧穿绝缘层7内的电场强度位于临界值以下时，隧穿绝缘层7依然保持良好的高阻状态，栅电极和发射极之间的电势差几乎完全降在隧穿绝缘层7的内壁和外壁两侧之间，也就使得基区和发射区之间的电势差极小，因此基区几乎没有电流流过，器件也因此保持良好的关断状态，而当隧穿绝缘层7内的电场强度位于临界值以上时，隧穿绝缘层7会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极8电势的增大以极快的速度陡峭上升，这就使得隧穿绝缘层7在栅电极极短的电势变化区间内由高阻态迅速转换为低阻态，当隧穿绝缘层7处于低阻态，此时隧穿绝缘层7在栅电极8和导电层6之间所形成的电阻要远小于导电层6和发射极3之间所形成的电阻，这就使得基区4和发射区3之间形成了足够大的正偏电压，并且在隧穿效应的作用下，在隧穿绝缘层7的内壁和外壁之间产生大量电流移动，导电层6、隧穿绝缘层7和栅电极8共同组成了SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的隧穿基极，当隧穿绝缘层7在栅电极8的控制下发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电；基区4电流经发射区3增强后由集电极流出，此时器件处于开启状态。
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，利用击穿保护区12来提高器件的正向和反向耐压特性。以N型器件为例，当集电极10相对于发射极9正偏时，由导电层6、基区4、击穿保护区12和集电区5所组成的集电结处于反偏状态，位于基区4和集电区5之间的击穿保护区12对于反偏的集电结具有抗击穿保护作用，因此可显著提升器件的正向耐压能力；当集电极10相对于发射极9反偏时，由导电层6、基区4、击穿保护区12和发射区3所组成的发射结处于反偏状态，位于基区4和发射区3之间的击穿保护区12对于反偏的发射结具有抗击穿保护作用，因此可显著提升器件的反向耐压能力。
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，在基区4两侧同时具有绝缘隧穿结构，在栅电极8的控制作用下使绝缘隧穿效应同时发生在基区两侧，因此提升了隧穿电流的产生率。
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管及其制造方法，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过对隧穿绝缘层7选取适当的隧道绝缘材料，并对隧穿绝缘层7的高度及厚度进行适当调节，就可以使隧穿绝缘层7在极小的栅电极电势变化区间内实现高阻态和低阻态之间的转换，可以实现更优秀的开关特性。
SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，栅绝缘隧穿电流通过导电层6流向基区，并经过发射区进行信号增强，与普通TFETs只是利用少量的半导体带间隧穿电流作为器件的导通电流相比，具有更好的正向电流导通特性，基于上述原因，对比于普通TFETs器件，SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管可以实现更高的正向导通电流。
本发明所提出的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的单元及阵列在SOI晶圆上的具体制造工艺步骤如下：
步骤一、如图4至图5所示，提供一个SOI晶圆，SOI晶圆的下方为SOI晶圆的单晶硅衬底1，SOI晶圆的中间为晶圆绝缘层2，通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，初步形成基区4。
步骤二、如图6至图7所示，再次通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，在步骤一所形成的基区4的两侧形成与步骤一中的杂质类型相反的、浓度不低于1019每立方厘米的重掺杂区，该重掺杂区用于进一步形成发射区3和集电区5，该重掺杂区与基区之间留有未经掺杂的区域，该未经掺杂的区域用于形成击穿保护区12。
步骤三、如图8至图9所示，通过光刻、刻蚀等工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛队列，使每一个单元内依次排列有发射区3、击穿保护区12、基区4、击穿保护区12和集电区5。
步骤四、如图10至图11所示，在晶圆上方淀积绝缘介质后平坦化表面至露出发射区3、基区4、集电区5和击穿保护区12，初步形成阻挡绝缘层11。
步骤五、如图12至图13所示，进一步通过光刻、刻蚀等工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛阵列，使步骤三所形成的每一个单晶硅孤岛队列分割为多个彼此独立的单元。
步骤六、如图14至图15所示，在晶圆上方淀积绝缘介质，使步骤五中被刻蚀掉的部分充分被填充，并平坦化表面至露出发射区3、基区4、集电区5和击穿保护区12，进一步形成阻挡绝缘层11。
步骤七、如图16至图17所示，通过刻蚀工艺，对晶圆表面每个单元的基区4两侧的阻挡绝缘层11进行刻蚀至露出晶圆绝缘层2。
步骤八、如图18至图19所示，在晶圆上方淀积金属或具有和基区4相同杂质类型的重掺杂的多晶硅，使步骤七中被刻蚀掉的阻挡绝缘层11完全被填充，再将表面平坦化至露出发射区3、基区4、集电区5和阻挡绝缘层11，形成导电层6。
步骤九、如图20至图21所示，分别在基区两侧的导电层6的远离基区的一侧对阻挡绝缘层11进行刻蚀至露出晶圆绝缘层2。
步骤十、如图22至图23所示，在晶圆上方淀积隧穿绝缘层介质，使步骤九中被刻蚀掉的阻挡绝缘层11被隧穿绝缘层介质完全填充，再将表面平坦化至露出发射区3、基区4、集电区5、导电层6和阻挡绝缘层11，形成隧穿绝缘层7。
步骤十一、如图24至图25所示，分别在基区两侧的隧穿绝缘层7的远离基区的一侧对阻挡绝缘层11进行刻蚀至露出晶圆绝缘层2。
步骤十二、如图26至图28所示，在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十一中被刻蚀掉的阻挡绝缘层11被完全填充。
步骤十三、如图29至30所示，将表面平坦化至露出发射区3、基区4、集电区5、导电层6、隧穿绝缘层7和阻挡绝缘层11，初步形成栅电极8。
步骤十四、如图31至图33所示，在晶圆上方淀积绝缘介质，进一步形成阻挡绝缘层11。
步骤十五、如图34至图35所示，通过刻蚀工艺将位于栅电极8上方的阻挡绝缘层11刻蚀掉。
步骤十六、如图36至图38所示，在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十五中被刻蚀掉的阻挡绝缘层11被完全填充，将表面平坦化，进一步形成栅电极8。
步骤十七、如图39至图40所示，通过刻蚀工艺刻蚀掉用于形成器件单元之间走线部分以外的部分，进一步形成栅电极8。
步骤十八、如图41至图43所示，在晶圆上方淀积绝缘介质，将表面平坦化，进一步形成阻挡绝缘层11。
步骤十九、如图44至45所示，通过刻蚀工艺刻蚀掉位于发射区3和集电区5的上方的阻挡绝缘层11，形成发射极9和集电极10的通孔。
步骤二十、如图1至图3所示，在晶圆上方淀积金属，使步骤十八中所形成的发射极9和集电极10的通孔被完全填充，并通过刻蚀工艺形成发射极9和集电极10。
Claims (9)
1.SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，其特征在于：采用包含单晶硅衬底（1）和晶圆绝缘层（2）的SOI晶圆作为生成器件的衬底；发射区（3）、基区（4）、集电区（5）和击穿保护区（12）位于晶圆绝缘层（2）的上方，基区（4）和击穿保护区（12）位于发射区（3）与集电区（5）之间，击穿保护区（12）位于基区（4）的两侧；发射极（9）位于发射区（3）的上方；集电极（10）位于集电区（5）的上方；导电层（6）、隧穿绝缘层（7）和栅电极（8）在基区（4）的两侧共同形成夹层结构；阻挡绝缘层（11）为绝缘介质；导电层（6）、隧穿绝缘层（7）和栅电极（8）均通过阻挡绝缘层（11）与发射区（3）、发射极（9）、集电区（5）和集电极（10）相互隔离。
2.根据权利要求1所述的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，其特征在于：击穿保护区（12）的杂质浓度低于1016每立方厘米。
3.根据权利要求1所述的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，其特征在于：基区（4）的杂质浓度不低于1017每立方厘米，基区（4）两侧与导电层（6）相接触并形成欧姆接触。
4.根据权利要求1所述的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，其特征在于：发射区（3）与基区（4）之间、集电区（5）与基区（4）之间具有相反杂质类型，且发射区（3）与发射极（9）之间形成欧姆接触，集电区（3）与集电极（10）之间形成欧姆接触。
5.根据权利要求1所述的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，其特征在于：导电层（6）形成于基区（4）的两侧，导电层（6）是金属材料或者是同基区（4）具有相同杂质类型的、且掺杂浓度大于1019每立方厘米的半导体材料。
6.根据权利要求1所述的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，其特征在于：隧穿绝缘层（7）为用于产生隧穿电流的绝缘材料层，具有两个独立部分，每一部分形成于基区（4）两侧的导电层（6）与基区（4）相接触一侧的另一侧。
7.根据权利要求1所述的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，其特征在于：栅电极（8）是控制隧穿绝缘层（7）产生隧穿效应的电极，是控制器件开启和关断的电极，与隧穿绝缘层（7）的两个独立部分的与导电层（6）相接触一侧的另一侧相接触。
8.根据权利要求1所述的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管，其特征在于：导电层（6）、隧穿绝缘层（7）和栅电极（8）共同组成了SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的隧穿基极，当隧穿绝缘层（7）在栅电极（8）的控制下发生隧穿时，电流从栅电极（8）经隧穿绝缘层（7）流动到导电层（6），并为基区（4）供电。
9.一种如权利要求1所述的SOI衬底双向击穿保护双栅绝缘隧穿增强晶体管的制造方法，其特征在于：该工艺步骤如下：
步骤一、提供一个SOI晶圆，SOI晶圆的下方为SOI晶圆的单晶硅衬底（1），SOI晶圆的中间为晶圆绝缘层（2），通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，初步形成基区（4）；
步骤二、再次通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，在步骤一所形成的基区（4）的两侧形成与步骤一中的杂质类型相反的、浓度不低于1019每立方厘米的重掺杂区，该重掺杂区用于进一步形成发射区（3）和集电区（5），该重掺杂区与基区之间留有未经掺杂的区域，该未经掺杂的区域用于形成击穿保护区（12）；
步骤三、通过光刻、刻蚀工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛队列，使每一个单元内依次排列有发射区（3）、击穿保护区（12）、基区（4）、击穿保护区（12）和集电区（5）；
步骤四、在晶圆上方淀积绝缘介质后平坦化表面至露出发射区（3）、基区（4）、集电区（5）和击穿保护区（12），初步形成阻挡绝缘层（11）；
步骤五、进一步通过光刻、刻蚀工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛阵列，使步骤三所形成的每一个单晶硅孤岛队列分割为多个彼此独立的单元；
步骤六、在晶圆上方淀积绝缘介质，使步骤五中被刻蚀掉的部分充分被填充，并平坦化表面至露出发射区（3）、基区（4）、集电区（5）和击穿保护区（12），进一步形成阻挡绝缘层（11）；
步骤七、通过刻蚀工艺，对晶圆表面每个单元的基区（4）两侧的阻挡绝缘层（11）进行刻蚀至露出晶圆绝缘层（2）；
步骤八、在晶圆上方淀积金属或具有和基区（4）相同杂质类型的重掺杂的多晶硅，使步骤七中被刻蚀掉的阻挡绝缘层（11）完全被填充，再将表面平坦化至露出发射区（3）、基区（4）、集电区（5）和阻挡绝缘层（11），形成导电层（6）；
步骤九、分别在基区两侧的导电层（6）的远离基区的一侧对阻挡绝缘层（11）进行刻蚀至露出晶圆绝缘层（2）；
步骤十、在晶圆上方淀积隧穿绝缘层介质，使步骤九中被刻蚀掉的阻挡绝缘层（11）被隧穿绝缘层介质完全填充，再将表面平坦化至露出发射区（3）、基区（4）、集电区（5）、导电层（6）和阻挡绝缘层（11），形成隧穿绝缘层（7）；
步骤十一、分别在基区两侧的隧穿绝缘层（7）的远离基区的一侧对阻挡绝缘层（11）进行刻蚀至露出晶圆绝缘层（2）；
步骤十二、在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十一中被刻蚀掉的阻挡绝缘层（11）被完全填充；
步骤十三、将表面平坦化至露出发射区（3）、基区（4）、集电区（5）、导电层（6）、隧穿绝缘层（7）和阻挡绝缘层（11），初步形成栅电极（8）；
步骤十四、在晶圆上方淀积绝缘介质，进一步形成阻挡绝缘层（11）；
步骤十五、通过刻蚀工艺将位于栅电极（8）上方的阻挡绝缘层（11）刻蚀掉；
步骤十六、在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十五中被刻蚀掉的阻挡绝缘层（11）被完全填充，将表面平坦化，进一步形成栅电极（8）；
步骤十七、通过刻蚀工艺刻蚀掉用于形成器件单元之间走线部分以外的部分，进一步形成栅电极（8）；
步骤十八、在晶圆上方淀积绝缘介质，将表面平坦化，进一步形成阻挡绝缘层（11）；
步骤十九、通过刻蚀工艺刻蚀掉位于发射区（3）和集电区（5）的上方的阻挡绝缘层（11），形成发射极（9）和集电极（10）的通孔；
步骤二十、在晶圆上方淀积金属，使步骤十八中所形成的发射极（9）和集电极（10）的通孔被完全填充，并通过刻蚀工艺形成发射极（9）和集电极（10）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410747360.8A CN104409508B (zh) | 2014-12-08 | 2014-12-08 | Soi衬底双向击穿保护双栅绝缘隧穿增强晶体管及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410747360.8A CN104409508B (zh) | 2014-12-08 | 2014-12-08 | Soi衬底双向击穿保护双栅绝缘隧穿增强晶体管及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104409508A CN104409508A (zh) | 2015-03-11 |
| CN104409508B true CN104409508B (zh) | 2017-07-21 |
Family
ID=52647123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410747360.8A Expired - Fee Related CN104409508B (zh) | 2014-12-08 | 2014-12-08 | Soi衬底双向击穿保护双栅绝缘隧穿增强晶体管及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104409508B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102608959B1 (ko) * | 2017-09-04 | 2023-12-01 | 삼성전자주식회사 | 2차원 물질을 포함하는 소자 |
| CN107731913B (zh) * | 2017-10-31 | 2019-10-15 | 沈阳工业大学 | 分立双矩形栅控u形沟道源漏双隧穿晶体管及其制造方法 |
| CN107799607B (zh) * | 2017-10-31 | 2019-10-15 | 沈阳工业大学 | 导电类型可调源漏阻变式双侧折叠栅晶体管及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211562B1 (en) * | 1999-02-24 | 2001-04-03 | Micron Technology, Inc. | Homojunction semiconductor devices with low barrier tunnel oxide contacts |
| CN1655363A (zh) * | 2003-11-28 | 2005-08-17 | 夏普株式会社 | 双极晶体管 |
-
2014
- 2014-12-08 CN CN201410747360.8A patent/CN104409508B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211562B1 (en) * | 1999-02-24 | 2001-04-03 | Micron Technology, Inc. | Homojunction semiconductor devices with low barrier tunnel oxide contacts |
| CN1655363A (zh) * | 2003-11-28 | 2005-08-17 | 夏普株式会社 | 双极晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104409508A (zh) | 2015-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104409487B (zh) | 体硅双向击穿保护双栅绝缘隧穿增强晶体管及其制造方法 | |
| CN107808899A (zh) | 具有混合导电模式的横向功率器件及其制备方法 | |
| CN107819027A (zh) | 一种源漏阻变式h形栅控双向开关晶体管及其制造方法 | |
| CN104409508B (zh) | Soi衬底双向击穿保护双栅绝缘隧穿增强晶体管及制造方法 | |
| CN104465737B (zh) | 体硅双栅绝缘隧穿基极双极晶体管及其制造方法 | |
| CN104282750B (zh) | 主辅栅分立控制u形沟道无掺杂场效应晶体管 | |
| CN104282751B (zh) | 高集成度高迁移率源漏栅辅控型无结晶体管 | |
| CN104393033B (zh) | 具有击穿保护功能的栅绝缘隧穿凹槽基区双极晶体管 | |
| CN104485354B (zh) | Soi衬底折叠栅绝缘隧穿增强晶体管及其制造方法 | |
| CN104600067B (zh) | 集成电路和制造集成电路的方法 | |
| CN107785436A (zh) | 源漏阻变式矩形栅控u形沟道双向晶体管及其制造方法 | |
| CN107706235A (zh) | 一种矩形栅控u形沟道双向开关隧穿晶体管及其制造方法 | |
| CN104282754B (zh) | 高集成度l形栅控肖特基势垒隧穿晶体管 | |
| CN107799607A (zh) | 导电类型可调源漏阻变式双侧折叠栅晶体管及其制造方法 | |
| CN104409489B (zh) | 高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法 | |
| CN107611170A (zh) | 开态电流增强的纵向隧穿场效应晶体管 | |
| CN107833925A (zh) | 一种源漏阻变式双向开关场效应晶体管及其制造方法 | |
| CN104409488B (zh) | 防击穿soi折叠栅绝缘隧穿双极晶体管及其制造方法 | |
| CN104465735B (zh) | 内嵌栅绝缘隧穿增强晶体管 | |
| CN104465731B (zh) | 具有u形隧穿层基极的栅绝缘隧穿凹槽双极晶体管 | |
| CN104409490B (zh) | Soi衬底双栅绝缘隧穿基极双极晶体管及其制造方法 | |
| CN104485353B (zh) | 具有u形隧穿绝缘层的绝缘栅隧穿双极晶体管及制造工艺 | |
| CN104465736B (zh) | 内嵌折叠栅马鞍形绝缘隧穿增强晶体管及其制造方法 | |
| CN104485352B (zh) | 凹槽内嵌栅绝缘隧穿增强晶体管及其制造方法 | |
| CN104409486B (zh) | 低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170721 Termination date: 20171208 |