CN107611170A - 开态电流增强的纵向隧穿场效应晶体管 - Google Patents

Abstract

本发明涉及小尺寸隧穿场效应晶体管技术。本发明解决了现有TFET器件性能不佳的问题，提供了一种开态电流增强的纵向隧穿场效应晶体管，其技术方案可概括为：开态电流增强的纵向隧穿场效应晶体管，与现有技术的区别在于在源区与埋氧层之间设置有低K介质区，栅电极嵌入一部分到本征区中，栅电极与本征区之间具有栅氧层。本发明的有益效果是，隧穿几率得到提升，器件开态电流变大，适用于小尺寸隧穿场效应晶体管。

Description

开态电流增强的纵向隧穿场效应晶体管

技术领域

本发明属于CMOS超大规模集成电路领域，具体涉及小尺寸隧穿场效应晶体管(TFET,Tunneling Field Effect Transistor)技术。

背景技术

在摩尔定律的强力推动之下，随着半导体技术中离子注入、光刻及刻蚀等技术的提升，传统MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体场效应晶体管)集成电路芯片特征尺寸逐步减小，集成度逐步加大，然而伴随芯片性能的提升，功耗问题也越来越严重。在器件按比例缩小的同时，器件短沟道效应、量子隧穿效应、漏致势垒降低及栅诱导漏极泄漏电流等问题严重阻碍了半导体技术的发展。而且，由于受到了kT/q的限制，在室温下传统MOSFET的亚阈值斜率无法低于60mV/dec的物理限制，这严重限制了器件静态功耗以及在器件开关过程中的动态功耗。因此，功耗问题成为了限制摩尔定律进一步发展的首要问题。为了解决功耗问题，科研工作者们一直致力于找到能够替代MOSFET的新型器件。

新型器件TFET不同于传统MOSFET漂移扩散工作原理，而是利用基于量子隧穿效应的带带隧穿原理来工作。本质上TFET器件是一种栅控p-i-n结构，通过控制栅极电压来改变栅极之下本征区的能带结构，从而控制源区与本征区之间的载流子隧穿，即控制器件的导通与关断。对于N型TFET，源电极接低电位，漏电极接高电位，随着正栅压的正向移动，可以产生从源区价带到本征区导带的电子隧穿。对于P型TFET，源电极接高电位、漏电极接低电位，随着负栅压的负向移动，可以产生从源区导带向本征区价带的空穴隧穿。带带隧穿机理，不受KT/q的影响，所以TFET器件可以突破亚阈值斜率60mV/dec的物理限制。此外，当TFET器件处于关断状态时，没有栅极电压控制下的带带隧穿，只有处于反偏状态下的二极管漏电，关态电流非常小。因此，TFET器件十分适用于解决集成电路功耗问题。

最早提出的是横向隧穿TFET器件，其结构如图1所示，包括半导体衬底1、埋氧层2、本征区3、源区5、漏区6、栅氧层7、栅电极8、侧墙9、源电极10及漏电极11，其中，埋氧层2设置在半导体衬底1上方，其下表面与半导体衬底1的上表面相接触，源区5、本征区3及漏区6分别设置在埋氧层2上方，源区5的下表面、本征区3的下表面及漏区6的下表面分别与埋氧层2的上表面相接触，本征区3的两侧分别与源区5的一侧及漏区6的一侧相接触，栅氧层7设置在本征区3上方，其下表面与本征区3的上表面相接触，栅电极8设置在栅氧层7上方，其下表面与栅氧层7的上表面相接触，栅电极8的侧面环绕有侧墙9，侧墙9的下表面与源区5及漏区6的上表面相接触，源电极10及漏电极11分别嵌入到该侧墙9中，源电极10的下表面与源区5的上表面相接触，漏电极11的下表面与漏区6的上表面相接触。此类TFET器件的栅极电场处于垂直方向，隧穿发生于从源区5与本征区3的横向方向。由于栅垂直向下的控制能力有限，实际上横向隧穿仅仅发生在源区5和本征区3交界面、靠近栅极的沟道反型层区域，而非所有的源区5和本征区3的交界区域，隧穿区域面积非常有限，往往TFET器件的驱动电流非常小。

为了克服栅控隧穿面积小这一不足，科研工作者人员提出纵向隧穿TFET器件，其结构如图2所示，包括半导体衬底1、埋氧层2、本征区3、源区5、漏区6、栅氧层7、栅电极8、侧墙9、源电极10、漏电极11及外延本征区12，其中，埋氧层2设置在半导体衬底1上方，其下表面与半导体衬底1的上表面相接触，源区5、本征区3及漏区6分别设置在埋氧层2上方，源区5的下表面、本征区3的下表面及漏区6的下表面分别与埋氧层2的上表面相接触，本征区3的两侧分别与源区5的一侧及漏区6的一侧相接触，外延本征区12嵌入源区5一部分上表面，其一侧与本征区3相接触，栅氧层7设置在外延本征区12上方，其下表面与外延本征区12的上表面相接触，栅电极8的侧面环绕有侧墙9，侧墙9的下表面与源区5及漏区6的上表面相接触，源电极10及漏电极11分别嵌入到该侧墙9中，源电极10的下表面与源区5的上表面相接触，漏电极11的下表面与漏区6的上表面相接触。此类TFET器件的隧穿发生在从源区5向薄外延本征区12纵向方向，所以可通过增大栅极长度来增大发生隧穿区域的面积，从而提升TFET器件驱动电流。然而，通过单纯的增大栅极长度提升电流又增大了器件面积，不利于提高集成度。

此外，为了提升TFET器件各项性能，如更加陡直的亚阈值斜率、更大的驱动电流、更低的漏电流。科研工作者开展了一些探索，诸如：①基于窄禁带材料(如SiGe)TFET器件以降低隧穿势垒，但在增大驱动电流的同时漏电也因窄禁带而增加，加大了器件静态功耗；②具有“源-口袋”结构TFET器件增大开态电流，然而“源-口袋”结构需要一个高掺杂浓度的薄层，工艺难度极大；③基于Ⅲ-Ⅴ族化合物半导体异质结型TFET器件降低隧穿势垒高度，不过在提高隧穿几率的同时由于引入了新材料难以兼容传统CMOS工艺，造成制造成本增加。

发明内容

本发明的目的是克服目前TFET器件性能不佳的缺点，提供一种开态电流增强的纵向隧穿场效应晶体管。

本发明解决其技术问题，采用的技术方案是，开态电流增强的纵向隧穿场效应晶体管，包括半导体衬底、埋氧层、本征区、源区、漏区、栅氧层、栅电极、侧墙、源电极及漏电极，其特征在于，还包括低K介质区，所述埋氧层设置在半导体衬底上方，其下表面与半导体衬底的上表面相接触，低K介质层、本征区及漏区分别设置在埋氧层上方，低K介质层的下表面、本征区的下表面及漏区的下表面分别与埋氧层的上表面相接触，本征区的两侧分别与低K介质层4的一侧及漏区的一侧相接触，源区设置在低K介质层上方，其下表面与低K介质层的上表面相接触，一侧与本征区的一侧相接触，栅电极嵌入一部分到本征区中，栅电极与本征区之间为栅氧层，低K介质层设置在埋氧层上方，其下表面与埋氧层的上表面相接触，上表面与源区的下表面相接触，一侧与本征区相接触，栅电极突出本征区的那一部分的侧面环绕有侧墙，侧墙的下表面与源区及漏区的上表面相接触，源电极及漏电极分别嵌入到该侧墙中，源电极的下表面与源区的上表面相接触，漏电极的下表面与漏区的上表面相接触。

具体的，当该开态电流增强的纵向隧穿场效应晶体管为N型隧穿场效应晶体管时，源区为P型重掺杂，漏区为N型重掺杂，本征区为P型轻掺杂；

当该开态电流增强的纵向隧穿场效应晶体管为P型隧穿场效应晶体管时，源区为N型重掺杂，漏区为P型重掺杂，本征区为N型轻掺杂。

进一步的，所述源区掺杂浓度为10¹⁸～10²⁰cm^-3，漏区掺杂浓度为10¹⁸～10¹⁹cm^-3，本征区采用轻掺杂浓度小于10¹⁵cm^-3。

具体的，所述源区、本征区及漏区的材料为Ge化合物半导体和/或Si_1-XGe_X化合物半导体和/或Ⅲ-Ⅴ化合物半导体和/或Ⅱ-Ⅵ化合物半导体，其中，0<X<1。

再进一步的，所述侧墙的材料为高K介质材料。

具体的，所述低K介质区为真空，或低K介质区的材料的介电常数低于源区的材料及漏区的材料，或低K介质区的材料为绝缘材料。

再进一步的，所述低K介质区的材料为二氧化硅。

具体的，源区与栅氧层之间的本征区的厚度不超过10nm。

再进一步的，栅电极突出本征区的部分还向源区方向延伸，并通过栅氧层覆盖本征区靠近源区的上表面；

或，通过栅氧层覆盖本征区靠近源区的上表面的同时，还覆盖一部分源区的上表面，且该部分源区与栅氧层之间还具有外延本征区，所述外延本征区的厚度不超过10nm。

具体的，所述源区及低K介质区还进行扩展，并分别与本征区的另外两侧相接触。

再进一步的，制作时，采用(100)硅片制备，该硅片平行于源电极10到漏电极11的方向上为[110]晶向。

具体的，所述半导体衬底及埋氧层采用与本征区3材料相同的材料。

本发明的有益效果是，在本发明方案中，通过上述开态电流增强的纵向隧穿场效应晶体管，1)利用将栅电极插入本征区的方式形成纵向隧穿，在不增大器件面积的同时增强器件开态电流。通过在源区下方、本征区一侧添加低K介质区，可改变隧穿结处电场线分布情况，使得原本从漏区直接指向源区的电场线，部分在经过栅极下方之后会绕过低K介质区，通过位于源区与栅极之间的薄本征区指向源区，这部分电场线正好可与栅电极指向源区的电场线相叠加，增大了隧穿结处电场线密度，电场变大，进而导致开态状态下隧穿结处能带弯曲增大，载流子隧穿距离减小，隧穿几率得到提升，器件开态电流变大；

2)制作在CMOS常用的(100)硅衬底上，平行于源电极10到漏电极11的方向上为[110]晶向，垂直于器件表面的方向为[100]晶向，根据半导体能带理论，半导体硅晶体中[110]晶向的轻空穴和重电子的有效质量分别为0.15m₀和0.32m₀，而[100]晶向的轻空穴和重电子的有效质量分别为0.21m₀和0.89m₀，前者明显小于后者，较小的有效质量有利于提高载流子在源隧穿结处发生隧穿的几率，隧穿几率的提高进一步增强器件开态电流，而且，[110]晶向电子迁移率大于[100]晶向的电子迁移率，较大的迁移率有利于载流子在隧穿通过源隧穿结之后的输运；

3)插入本征区的栅电极和低K介质区延长了从漏区指向源区电场线的路径，削弱了关态状态下漏极电场对于源隧穿结的影响，有助于降低器件关态电流。本发明与现有TFET器件相比，工艺上可与传统CMOS兼容，成本较低，器件性能改善明显。

附图说明

图1为现有技术中横向隧穿TFET器件剖面图；

图2为现有技术中纵向隧穿TFET器件剖面图；

图3为本发明实施例1中开态电流增强的纵向隧穿场效应晶体管剖面图；

图4为本发明实施例2中开态电流增强的纵向隧穿场效应晶体管剖面图；

图5为本发明实施例3中开态电流增强的纵向隧穿场效应晶体管剖面图；

图6为本发明实施例4中开态电流增强的纵向隧穿场效应晶体管剖面图；

图7为本发明实施例5中开态电流增强的纵向隧穿场效应晶体管剖面图；

图8为本发明实施例6中开态电流增强的纵向隧穿场效应晶体管的俯视图；

图9为图8中开态电流增强的纵向隧穿场效应晶体管沿B-B’线的剖视图；

其中，1为半导体衬底，2为埋氧层，3为本征区，4为低K介质区，5为源区，6为漏区，7为栅氧层，8为栅电极，9为侧墙，10为源电极，11为漏电极，12为外延本征区。

具体实施方式

下面结合附图及实施例，详细描述本发明的技术方案。

本发明的开态电流增强的纵向隧穿场效应晶体管，包括半导体衬底1、埋氧层2、本征区3、源区5、漏区6、栅氧层7、栅电极8、侧墙9、源电极10、漏电极11及低K介质区4，其中，埋氧层2设置在半导体衬底1上方，其下表面与半导体衬底1的上表面相接触，低K介质层4、本征区3及漏区6分别设置在埋氧层2上方，低K介质层4的下表面、本征区3的下表面及漏区6的下表面分别与埋氧层2的上表面相接触，本征区3的两侧分别与低K介质层4的一侧及漏区6的一侧相接触，源区5设置在低K介质层4上方，其下表面与低K介质层4的上表面相接触，一侧与本征区3的一侧相接触，栅电极8嵌入一部分到本征区3中，栅电极8与本征区3之间为栅氧层7，低K介质层4设置在埋氧层2上方，其下表面与埋氧层2的上表面相接触，上表面与源区5的下表面相接触，一侧与本征区3相接触，栅电极8突出本征区3的那一部分的侧面环绕有侧墙9，侧墙9的下表面与源区5及漏区6的上表面相接触，源电极10及漏电极11分别嵌入到该侧墙9中，源电极10的下表面与源区5的上表面相接触，漏电极11的下表面与漏区6的上表面相接触。

实施例1

本发明实施例1中的开态电流增强的纵向隧穿场效应晶体管，其剖视图参见图3，包括半导体衬底1、埋氧层2、本征区3、源区5、漏区6、栅氧层7、栅电极8、侧墙9、源电极10、漏电极11及低K介质区4，其中，埋氧层2设置在半导体衬底1上方，其下表面与半导体衬底1的上表面相接触，低K介质层4、本征区3及漏区6分别设置在埋氧层2上方，低K介质层4的下表面、本征区3的下表面及漏区6的下表面分别与埋氧层2的上表面相接触，本征区3的两侧分别与低K介质层4的一侧及漏区6的一侧相接触，源区5设置在低K介质层4上方，其下表面与低K介质层4的上表面相接触，一侧与本征区3的一侧相接触，栅电极8嵌入一部分到本征区3中，栅电极8与本征区3之间为栅氧层7，低K介质层4设置在埋氧层2上方，其下表面与埋氧层2的上表面相接触，上表面与源区5的下表面相接触，一侧与本征区3相接触，栅电极8突出本征区3的那一部分的侧面环绕有侧墙9，侧墙9的下表面与源区5及漏区6的上表面相接触，源电极10及漏电极11分别嵌入到该侧墙9中，源电极10的下表面与源区5的上表面相接触，漏电极11的下表面与漏区6的上表面相接触。

本例中，当该开态电流增强的纵向隧穿场效应晶体管为N型隧穿场效应晶体管时，源区5为P型重掺杂，漏区6为N型重掺杂，本征区3为P型轻掺杂；

当该开态电流增强的纵向隧穿场效应晶体管为P型隧穿场效应晶体管时，源区5为N型重掺杂，漏区6为P型重掺杂，本征区3为N型轻掺杂。

源区5掺杂浓度优选为10¹⁸～10²⁰cm^-3，漏区6掺杂浓度优选为10¹⁸～10¹⁹cm^-3，本征区3优选为采用轻掺杂浓度小于10¹⁵cm^-3。

这里，源区5、本征区3及漏区6的材料可以为Ge化合物半导体和/或Si_1-XGe_X化合物半导体和/或Ⅲ-Ⅴ化合物半导体和/或Ⅱ-Ⅵ化合物半导体等，其中，0<X<1。

侧墙9的材料优选为高K介质材料。

低K介质区4为真空，或低K介质区4的材料的介电常数低于源区5的材料及漏区6的材料或低K介质区4的材料为绝缘材料，如二氧化硅。

另外，源区5与栅氧层7之间的本征区3的厚度不超过10nm。

优选采用(100)硅片制备，该硅片平行于源电极10到漏电极11的方向上为[110]晶向。

以下进行具体举例说明：

这里，以硅材料制作的N型TFET器件为例，低K介质区4采用相对介电常数为3.9的二氧化硅绝缘材料，小于硅的相对介电常数11.2。

首先，选用顶层硅掺杂浓度不高于10¹⁵cm^-3的SOI(Silicon-On-Insulator，绝缘衬底上的硅)硅片制备，掺杂类型为P型(本征硅掺杂浓度低，N型P型均可)，硅片采用(100)晶面，平行于源电极10到漏电极11的方向上为[110]晶向，垂直于器件表面的方向为[100]晶向。然后，刻蚀部分顶层硅直到埋氧层2，然后淀积二氧化硅绝缘材料，形成低K介质区4，接着，在低K介质区4上淀积硅材料，通过离子注入形成P型重掺杂源区5与N型重掺杂漏区6。在源区5和漏区6之间，刻蚀部分顶层硅形成凹槽，刻蚀深度可以等于或浅于或深于源区5的深度。最后，栅氧层7、栅电极8、侧墙9、源电极10、漏电极11等部分，按照传统MOSFET工艺即可制作。在正常工作状态下，需要将源电极10接到低电位，漏电极11接到高电位，通过调整栅极电压来控制器件的开启与关断。本例中，并不关注埋氧层2及半导体衬底1的晶向，只关注源区5、漏区6及本征区3的晶向，埋氧层2目前有smart-cut办法将2个硅片贴合起来的方法进行制备，也有在一个硅片上注氧的方法制备，此为现有技术，此处不再详述，下同。

对于本发明的P型TFET实施例，仅需将源区掺杂改为N型重掺杂，漏区掺杂改为P型重掺杂,本征区为N型轻掺杂(也可是P型轻掺杂)。在正常工作状态下，需要将源电极接到高电位，漏电极接到低电位，通过调整栅极电压来控制器件的开启与关断。

本例得到的TFET器件，采用将栅极结构(栅电极8与栅氧层7)插入本征区3的方式形成纵向隧穿，在不增大器件面积的同时增强器件开态电流。通过在源区5下方、本征区3一侧添加低K介质区4，可改变隧穿结处电场线分布情况，结合插入本征区3的栅电极8，将部分漏区6指向源区5的电场线叠加到了栅极控制下的隧穿结处，隧穿结处电场增大，载流子隧穿几率提升，器件开态电流得到提升。平行于源电极10到漏电极11的方向上为[110]晶向，垂直于器件表面的方向为[100]晶向，隧穿发生在轻空穴与重电子有更小有效质量的[110]晶向，利于提高隧穿几率，可进一步增强开态电流。而且，[110]晶向的电子迁移率较大，利于载流子隧穿之后的输运。同时，由于插入本征区3的栅电极8和低K介质区4延长了从漏区6指向源区5电场线的路径，削弱了关态状态下漏极电场对于源区5隧穿结的影响，有助于降低器件关态电流。

实施例2

本发明实施例2中的开态电流增强的纵向隧穿场效应晶体管，其剖视图参见图4，其与实施例1的区别仅在于：低K介质区4改为采用相对介电常数为1的真空，小于二氧化硅的相对介电常数3.9，小于硅的相对介电常数11.2。关于真空介质区，可以利用适宜方法制得，其他工艺过程基本一致。通过仿真验证可知，在其他各项条件相同的情况下，低K介质区4绝缘材料的介电常数越小，所得器件性能越好。就低K介质区4的材料而言，当使用真空时，电场增强效果最佳。

实施例3

本发明实施例3中的开态电流增强的纵向隧穿场效应晶体管，其剖视图参见图5，其与实施例1的区别仅在于：将制作器件的SOI硅片换为普通非SOI硅片，使半导体衬底1及埋氧层2与本征区3的材料相同，其他工艺过程基本一致。由于普通硅片价格远低于SOI硅片，可降低器件制造成本。同时，保留栅控能力强、隧穿面积大、以及低K介质区4有助于增大隧穿结下部隧穿电场和降低器件漏电等优点。只是，普通硅片上器件获得的隧穿结电场增大和漏电降低等优点相较SOI硅片会略有下降。

实施例4

本发明实施例4中的开态电流增强的纵向隧穿场效应晶体管，其剖视图参见图6，其与实施例1的区别仅在于：栅电极8突出本征区3的部分还向源区5方向延伸，并通过栅氧层7覆盖了本征区3位于源区5与栅氧层7之间部分，其他工艺过程基本一致，有助于增强栅电极8对于隧穿结上部的控制能力，增大隧穿结上部的隧穿电场，在器件开态时可以增加载流子隧穿几率，提高器件开态电流。

实施例5

本发明实施例5中的开态电流增强的纵向隧穿场效应晶体管，其剖视图参见图7，其与实施例1的区别在于：栅电极8突出本征区3的部分还向源区5方向延伸，并通过栅氧层7覆盖了本征区3位于源区5与栅氧层7之间部分，还覆盖一部分源区5的上表面，且该部分源区5与栅氧层7之间还具有外延本征区12，制作时，在制作栅电极8之前，需刻蚀除去部分源区5，并在刻蚀处淀积外延本征区12，并且栅电极8上部通过栅氧层7覆盖到了外延本征区12，其他工艺过程基本一致。外延本征区12与本征区3采用相同的掺杂类型与掺杂浓度，外延本征区12的厚度不超过10nm。虽然增加了器件制作工艺步骤，但是得益于隧穿面积的增加，器件开态电流有显著提升。

实施例6

本发明实施例5中的开态电流增强的纵向隧穿场效应晶体管，其俯视图参见图8，该俯视图隐去了侧墙9，其沿图8中B-B’线的剖视图参见图9，其沿图8中A-A’线的剖视图与图3相同，可参见图3，其与实施例1的区别在于：源区5及低K介质区4还进行扩展，并分别与本征区3的另外两侧相接触，即本征区3的四个侧面中，除与漏区6接触的那一面之外的另外三面均与源区5及低K介质区4相接触，其他工艺过程基本一致，有助于扩大栅极控制的隧穿结面积，提高器件的开态电流。

Claims (10)

1.开态电流增强的纵向隧穿场效应晶体管，包括半导体衬底、埋氧层、本征区、源区、漏区、栅氧层、栅电极、侧墙、源电极及漏电极，其特征在于，还包括低K介质区，所述埋氧层设置在半导体衬底上方，其下表面与半导体衬底的上表面相接触，低K介质层、本征区及漏区分别设置在埋氧层上方，低K介质层的下表面、本征区的下表面及漏区的下表面分别与埋氧层的上表面相接触，本征区的两侧分别与低K介质层的一侧及漏区的一侧相接触，源区设置在低K介质层上方，其下表面与低K介质层的上表面相接触，一侧与本征区的一侧相接触，栅电极嵌入一部分到本征区中，栅电极与本征区之间为栅氧层，低K介质层设置在埋氧层上方，其下表面与埋氧层的上表面相接触，上表面与源区的下表面相接触，一侧与本征区相接触，栅电极突出本征区的那一部分的侧面环绕有侧墙，侧墙的下表面与源区及漏区的上表面相接触，源电极及漏电极分别嵌入到该侧墙中，源电极的下表面与源区的上表面相接触，漏电极的下表面与漏区的上表面相接触。

2.如权利要求1所述的开态电流增强的纵向隧穿场效应晶体管，其特征在于，当该开态电流增强的纵向隧穿场效应晶体管为N型隧穿场效应晶体管时，源区为P型重掺杂，漏区为N型重掺杂，本征区为P型轻掺杂；

当该开态电流增强的纵向隧穿场效应晶体管为P型隧穿场效应晶体管时，源区为N型重掺杂，漏区为P型重掺杂，本征区为N型轻掺杂。

3.如权利要求1所述的开态电流增强的纵向隧穿场效应晶体管，其特征在于，所述源区掺杂浓度为10¹⁸～10²⁰cm^-3，漏区掺杂浓度为10¹⁸～10¹⁹cm^-3，本征区采用轻掺杂浓度小于10¹⁵cm^-3。

4.如权利要求1所述的开态电流增强的纵向隧穿场效应晶体管，其特征在于，所述源区、本征区及漏区的材料为Ge化合物半导体和/或Si_1-XGe_X化合物半导体和/或Ⅲ-Ⅴ化合物半导体和/或Ⅱ-Ⅵ化合物半导体，其中，0<X<1。

5.如权利要求1所述的开态电流增强的纵向隧穿场效应晶体管，其特征在于，所述侧墙的材料为高K介质材料；

所述低K介质区为真空，或低K介质区的材料的介电常数低于源区的材料及漏区的材料，或低K介质区的材料为绝缘材料。

6.如权利要求1所述的开态电流增强的纵向隧穿场效应晶体管，其特征在于，源区与栅氧层之间的本征区的厚度不超过10nm。

7.如权利要求1所述的开态电流增强的纵向隧穿场效应晶体管，其特征在于，栅电极突出本征区的部分还向源区方向延伸，并通过栅氧层覆盖本征区靠近源区的上表面；

或，通过栅氧层7覆盖本征区靠近源区的上表面的同时，还覆盖一部分源区的上表面，且该部分源区与栅氧层之间还具有外延本征区，所述外延本征区的厚度不超过10nm。

8.如权利要求1所述的开态电流增强的纵向隧穿场效应晶体管，其特征在于，所述源区及低K介质区还进行扩展，并分别与本征区的另外两侧相接触。

9.如权利要求1-8任一项所述的开态电流增强的纵向隧穿场效应晶体管，其特征在于，制作时，采用(100)硅片制备，该硅片平行于源电极到漏电极的方向上为[110]晶向。

10.如权利要求1-8任一项所述的开态电流增强的纵向隧穿场效应晶体管，其特征在于，所述半导体衬底及埋氧层采用与本征区材料相同的材料。