CN104409489A - 高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法 - Google Patents
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Abstract
本发明涉及一种高集成凹槽绝缘栅隧穿双极增强晶体管，对比同尺寸MOSFETs或TFETs器件，利用隧穿绝缘层阻抗与其内部场强间极为敏感的相互关系实现优秀的开关特性；通过发射极将隧穿信号增强实现了优秀的正向导通特性；对比于普通平面结构，避免了发射区3、基区4和集电区5沿水平方向依次排列，因此节省了芯片面积，可以实现更高的集成度。另外本发明还提出了一种高集成凹槽绝缘栅隧穿双极增强晶体管的具体制造方法。该晶体管显著改善了纳米级集成电路单元的工作特性，适用于推广应用。
Description
技术领域：
本发明涉及超大规模集成电路制造领域，涉及一种适用于高性能超高集成度集成电路制造的高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法。
背景技术：
集成电路的基本单元金属氧化物半导体场效应晶体管(MOSFETs)沟道长度的不断缩短导致了器件开关特性的明显下降。具体表现为亚阈值摆幅随着沟道长度的减小而增大、静态功耗明显增加。虽然通过改善栅电极结构的方式可使这种器件性能的退化有所缓解，但当器件尺寸进一步缩减时，器件的开关特性会继续恶化。
对比于MOSFETs器件，近年来提出的隧穿场效应晶体管(TFETs)，虽然其平均亚阈值摆幅有所提升，然而其正向导通电流过小，虽然通过引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料来生成TFETs的隧穿部分可增大隧穿几率以提升开关特性，但增加了工艺难度。采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，虽然能够改善栅极对沟道电场分布的控制能力，却不能从本质上提高硅材料的隧穿几率，因此对于TFETs的正向导通特性改善很有限。
发明内容：
发明目的
为在兼容现有基于硅工艺技术的前提下显著提升纳米级集成电路基本单元器件的开关特性，确保器件在降低亚阈值摆幅的同时具有良好的正向电流导通特性，本发明提供一种适用于高性能、高集成度集成电路制造的高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法。
技术方案
本发明是通过以下技术方案来实现的：
高集成凹槽绝缘栅隧穿双极增强晶体管，采用只包含单晶硅衬底1的体硅晶圆作为生成器件衬底，或采用同时包含单晶硅衬底1和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；基区4位于体硅晶圆的单晶硅衬底1或SOI晶圆的晶圆绝缘层2的上方，并具有凹槽形特征；发射区3和集电区5分别位于基区4凹槽上端的两侧；发射极9位于发射区3的上方；集电极10位于集电区5的上方；导电层6位于基区4所形成的凹槽内壁底部的上方；隧穿绝缘层7位于导电层6的上方；栅电极8位于绝缘隧穿层7的上方；阻挡绝缘层11位于器件单元之间和各电极之间，对各器件单元之间和各电极之间起隔离作用。
栅电极8与基区4、发射区3和发射极9之间通过阻挡绝缘层11隔离；栅电极8与基区4、集电区5和集电极10之间通过阻挡绝缘层11隔离；相邻的基区4之间通过阻挡绝缘层11隔离；相邻的发射区3与集电区5之间通过阻挡绝缘层11隔离；相邻的发射极9与集电极10之间通过阻挡绝缘层11隔离。
为达到本发明所述的器件功能，本发明提出高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法，其核心结构特征为：
由发射区3、基区4和集电区5组成凹槽形特征，且基区4自身也具有凹槽形特征。
栅电极8两侧通过阻挡绝缘层11与基区4隔离。
栅电极8是控制隧穿绝缘层7产生隧穿效应的电极，是控制器件开启和关断的电极。
隧穿绝缘层7为用于产生栅电极隧穿电流的绝缘材料层，其上表面与栅电极8相互接触，下表面与导电层6相互接触。
隧穿绝缘层7的上表面要低于基区4凹槽两侧上表面的高度。
导电层6的下表面与基区4形成欧姆接触，是金属材料，或者是同基区4具有相同杂质类型的、且掺杂浓度大于1019每立方厘米的半导体材料。
导电层6实质为高集成凹槽绝缘栅隧穿双极增强晶体管的浮动基极，当隧穿绝缘层7发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电。
发射区3与基区4之间、集电区5与基区4之间具有相反杂质类型、且发射区3与发射极9之间形成欧姆接触、集电区3与集电极10之间形成欧姆接触。
高集成凹槽绝缘栅隧穿双极增强晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为：当集电极10正偏，且栅电极8处于低电位时，栅电极8与导电层6之间没有形成足够的电势差，此时隧穿绝缘层7处于高阻状态，没有明显隧穿电流通过，因此使得基区4和发射区3之间无法形成足够大的基区电流来驱动高集成凹槽绝缘栅隧穿双极增强晶体管，即器件处于关断状态；随着栅电极8电压的逐渐升高，栅电极8与导电层6之间的电势差逐渐增大，使得位于栅电极8与导电层6之间隧穿绝缘层7内的电场强度也随之逐渐增大，当隧穿绝缘层7内的电场强度位于临界值以下时，隧穿绝缘层7依然保持良好的高阻状态，栅电极和发射极之间的电势差几乎完全降在隧穿绝缘层7的内壁和外壁两侧之间，也就使得基区和发射区之间的电势差极小，因此基区几乎没有电流流过，器件也因此保持良好的关断状态，而当隧穿绝缘层7内的电场强度位于临界值以上时，隧穿绝缘层7会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极8电势的增大以极快的速度陡峭上升，这就使得隧穿绝缘层7在栅电极极短的电势变化区间内由高阻态迅速转换为低阻态，当隧穿绝缘层7处于低阻态，此时隧穿绝缘层7在栅电极8和导电层6之间所形成的电阻要远小于导电层6和发射极3之间所形成的电阻，这就使得基区4和发射区3之间形成了足够大的正偏电压，并且在隧穿效应的作用下，在隧穿绝缘层7的内壁和外壁之间产生大量电流移动，导电层6作为高集成凹槽绝缘栅隧穿双极增强晶体管的浮动基极，当隧穿绝缘层7发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电；基区4电流经发射区3增强后由集电极流出，此时器件处于开启状态。
优点及效果
本发明具有如下优点及有益效果：
1.高集成度
高集成凹槽绝缘栅隧穿双极增强晶体管，基区4具有凹槽形状的几何特征，发射区3和集电区5形成于基区4凹槽两侧的上方，对比于普通平面结构，高集成凹槽绝缘栅隧穿双极增强晶体管避免了发射区3、基区4和集电区5沿水平方向依次排列，因此节省了芯片面积，可以实现更高的集成度。
2.优秀的开关特性
高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过对隧穿绝缘层7选取适当的隧道绝缘材料，并对隧穿绝缘层7的厚度进行适当调节，就可以使隧穿绝缘层7在极小的栅电极电势变化区间内实现高阻态和低阻态之间的转换，可以实现更优秀的开关特性。
3.高正向导通电流
高集成凹槽绝缘栅隧穿双极增强晶体管，栅绝缘隧穿电流通过导电层6流向基区，并经过发射区进行信号增强，与普通TFETs只是利用少量的半导体带间隧穿电流作为器件的导通电流相比，具有更好的正向电流导通特性，基于上述原因，对比于普通TFETs器件，高集成凹槽绝缘栅隧穿双极增强晶体管可以实现更高的正向导通电流。
附图说明
图1为本发明高集成凹槽绝缘栅隧穿双极增强晶体管在SOI衬底上形成的二维结构示意图；
图2是步骤一示意图，
图3是步骤二示意图，
图4是步骤三示意图，
图5是步骤四示意图，
图6是步骤五示意图，
图7是步骤六示意图，
图8是步骤七示意图，
图9是步骤八示意图，
图10是步骤九示意图，
图11是步骤十示意图，
图12是步骤十一示意图，
图13是步骤十二示意图，
图14是步骤十三示意图，
图15是步骤十四示意图。
附图标记说明：
1、单晶硅衬底；2、晶圆绝缘层；3、发射区；4、基区；5、集电区；6、导电层；7、隧穿绝缘层；8、栅电极；9、发射极；10、集电极；11、阻挡绝缘层。
具体实施方式
下面结合附图对本发明做进一步的说明：
如图1为本发明高集成凹槽绝缘栅隧穿双极增强晶体管在SOI衬底上形成的二维结构示意图；具体包括单晶硅衬底1；晶圆绝缘层2；发射区3；基区4；集电区5；导电层6；隧穿绝缘层7；栅电极8；发射极9；集电极10；阻挡绝缘层11。
高集成凹槽绝缘栅隧穿双极增强晶体管，采用只包含单晶硅衬底1的体硅晶圆作为生成器件衬底，或采用同时包含单晶硅衬底1和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；基区4位于体硅晶圆的单晶硅衬底1或SOI晶圆的晶圆绝缘层2的上方，并具有凹槽形特征；发射区3和集电区5分别位于基区4凹槽上端的两侧；发射极9位于发射区3的上方；集电极10位于集电区5的上方；导电层6位于基区4所形成的凹槽内壁底部的上方；隧穿绝缘层7位于导电层6的上方；栅电极8位于绝缘隧穿层7的上方；阻挡绝缘层11位于器件单元之间和各电极之间，对各器件单元之间和各电极之间起隔离作用。
为达到本发明所述的器件功能，本发明提出高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法，其核心结构特征为：
由发射区3、基区4和集电区5组成凹槽形特征，且基区4自身也具有凹槽形特征。
栅电极8两侧通过阻挡绝缘层11与基区4隔离。
栅电极8是控制隧穿绝缘层7产生隧穿效应的电极，是控制器件开启和关断的电极。
隧穿绝缘层7为用于产生栅电极隧穿电流的绝缘材料层，其上表面与栅电极8相互接触，下表面与导电层6相互接触。
隧穿绝缘层7的上表面要低于基区4凹槽两侧上表面的高度。
导电层6的下表面与基区4形成欧姆接触，是金属材料，或者是同基区4具有相同杂质类型的、且掺杂浓度大于1019每立方厘米的半导体材料。
导电层6实质为高集成凹槽绝缘栅隧穿双极增强晶体管的浮动基极，当隧穿绝缘层7发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电。
发射区3与基区4之间、集电区5与基区4之间具有相反杂质类型、且发射区3与发射极9之间形成欧姆接触、集电区3与集电极10之间形成欧姆接触。
高集成凹槽绝缘栅隧穿双极增强晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为：当集电极10正偏，且栅电极8处于低电位时，栅电极8与导电层6之间没有形成足够的电势差，此时隧穿绝缘层7处于高阻状态，没有明显隧穿电流通过，因此使得基区4和发射区3之间无法形成足够大的基区电流来驱动高集成凹槽绝缘栅隧穿双极增强晶体管，即器件处于关断状态；随着栅电极8电压的逐渐升高，栅电极8与导电层6之间的电势差逐渐增大，使得位于栅电极8与导电层6之间隧穿绝缘层7内的电场强度也随之逐渐增大，当隧穿绝缘层7内的电场强度位于临界值以下时，隧穿绝缘层7依然保持良好的高阻状态，栅电极和发射极之间的电势差几乎完全降在隧穿绝缘层7的内壁和外壁两侧之间，也就使得基区和发射区之间的电势差极小，因此基区几乎没有电流流过，器件也因此保持良好的关断状态，而当隧穿绝缘层7内的电场强度位于临界值以上时，隧穿绝缘层7会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极8电势的增大以极快的速度陡峭上升，这就使得隧穿绝缘层7在栅电极极短的电势变化区间内由高阻态迅速转换为低阻态，当隧穿绝缘层7处于低阻态，此时隧穿绝缘层7在栅电极8和导电层6之间所形成的电阻要远小于导电层6和发射极3之间所形成的电阻，这就使得基区4和发射区3之间形成了足够大的正偏电压，并且在隧穿效应的作用下，在隧穿绝缘层7的内壁和外壁之间产生大量电流移动，导电层6作为高集成凹槽绝缘栅隧穿双极增强晶体管的浮动基极，当隧穿绝缘层7发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电；基区4电流经发射区3增强后由集电极流出，此时器件处于开启状态。
高集成凹槽绝缘栅隧穿双极增强晶体管，基区4具有凹槽形状的几何特征，发射区3和集电区5形成于基区4凹槽两侧的上方，对比于普通平面结构，高集成凹槽绝缘栅隧穿双极增强晶体管避免了发射区3、基区4和集电区5沿水平方向依次排列，因此节省了芯片面积，可以实现更高的集成度。
高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过对隧穿绝缘层7选取适当的隧道绝缘材料，并对隧穿绝缘层7的厚度进行适当调节，就可以使隧穿绝缘层7在极小的栅电极电势变化区间内实现高阻态和低阻态之间的转换，可以实现更优秀的开关特性。
高集成凹槽绝缘栅隧穿双极增强晶体管，栅绝缘隧穿电流通过导电层6流向基区，并经过发射区进行信号增强，与普通TFETs只是利用少量的半导体带间隧穿电流作为器件的导通电流相比，具有更好的正向电流导通特性，基于上述原因，对比于普通TFETs器件，高集成凹槽绝缘栅隧穿双极增强晶体管可以实现更高的正向导通电流。
本发明所提出的高集成凹槽绝缘栅隧穿双极增强晶体管的单元及阵列在SOI晶圆上的具体制造工艺步骤如下：
步骤一、提供一个SOI晶圆，SOI晶圆的下方为SOI晶圆的单晶硅衬底1，SOI晶圆的中间为晶圆绝缘层2，通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，形成杂质层。
步骤二、再次通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，在晶圆上表面形成与步骤一中的杂质类型相反的、浓度不低于1019每立方厘米的重掺杂区。
步骤三、通过光刻、刻蚀等工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛阵列区域。
步骤四、在晶圆上方淀积绝缘介质后平坦化表面至露出单晶硅薄膜，初步形成阻挡绝缘层11。
步骤五、通过刻蚀工艺，在基区单晶硅薄膜上刻蚀出凹槽状区域，其中凹槽的顶部两侧的重掺杂区分别为发射区3和集电区5，剩余部分为基区4。
步骤六、在晶圆上方淀积金属或具有和基区4相同杂质类型的重掺杂的多晶硅，使步骤五中由发射区3、集电区5和基区4所形成的凹槽内部完全被填充，再将表面平坦化至露出发射区3和集电区5，初步形成导电层6。
步骤七、通过刻蚀工艺，对步骤六中所淀积的位于凹槽内的导电层6的上半部分进行刻蚀，进一步形成导电层6。
步骤八、在晶圆上方淀积隧穿绝缘层介质，使步骤七中被刻蚀掉的导电层6被隧穿绝缘层介质完全填充，再将表面平坦化至露出发射区3和集电区5，初步形成隧穿绝缘层7。
步骤九、通过刻蚀工艺，对步骤八中所淀积的隧穿绝缘层的上半部分进行刻蚀，进一步形成隧穿绝缘层7。
步骤十、在晶圆上方淀积绝缘介质，使步骤九中被刻蚀掉的隧穿绝缘层7被绝缘介质完全填充，再将表面平坦化至露出发射区3和集电区5，进一步形成阻挡绝缘层11。
步骤十一、通过刻蚀工艺，对步骤十中凹槽内所形成的阻挡绝缘层11的中间部分进行刻蚀至露出隧穿绝缘层7。
步骤十二、在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十一中被刻蚀掉的阻挡绝缘层11被完全填充，再将表面平坦化至露出发射区3和集电区5，以此形成栅电极8。
步骤十三、在晶圆上方淀积绝缘介质。
步骤十四、在位于发射区3和集电区5的上方的阻挡绝缘层11内部刻蚀出用于形成发射极9和集电极10的通孔，并在晶圆上表面淀积金属层，使通孔被金属填充，再对金属层进行刻蚀，形成发射极9和集电极10。
Claims (10)
1.高集成凹槽绝缘栅隧穿双极增强晶体管，其特征在于：采用只包含单晶硅衬底(1)的体硅晶圆作为生成器件衬底，或采用同时包含单晶硅衬底(1)和晶圆绝缘层(2)的SOI晶圆作为生成器件的衬底；基区(4)位于体硅晶圆的单晶硅衬底(1)或SOI晶圆的晶圆绝缘层(2)的上方，并具有凹槽；发射区(3)和集电区(5)分别位于基区(4)凹槽上端的两侧；发射极(9)位于发射区(3)的上方；集电极(10)位于集电区(5)的上方；导电层(6)位于基区(4)所形成的凹槽内壁底部；隧穿绝缘层(7)位于导电层(6)的上方；栅电极(8)位于绝缘隧穿层(7)的上方，栅电极(8)的宽度小于绝缘隧穿层(7)的宽度；阻挡绝缘层(11)位于高集成凹槽绝缘栅隧穿双极增强晶体管单元之间和单个高集成凹槽绝缘栅隧穿双极增强晶体管的上方。
2.根据权利要求1所述的高集成凹槽绝缘栅隧穿双极增强晶体管，其特征在于：栅电极(8)与基区(4)、发射区(3)和发射极(9)之间通过阻挡绝缘层(11)隔离；栅电极(8)与基区(4)、集电区(5)和集电极(10)之间通过阻挡绝缘层(11)隔离；相邻的基区(4)之间通过阻挡绝缘层(11)隔离；相邻的发射区(3)与集电区(5)之间通过阻挡绝缘层(11)隔离；相邻的发射极(9)与集电极(10)之间通过阻挡绝缘层(11)隔离；栅电极(8)两侧通过阻挡绝缘层(11)与基区(4)隔离。
3.根据权利要求1所述的高集成凹槽绝缘栅隧穿双极增强晶体管，其特征在于：由发射区(3)、基区(4)和集电区(5)组成凹槽形结构。
4.根据权利要求1所述的高集成凹槽绝缘栅隧穿双极增强晶体管，其特征在于：栅电极(8)是控制隧穿绝缘层(7)产生隧穿效应的电极，是控制器件开启和关断的电极。
5.根据权利要求1所述的高集成凹槽绝缘栅隧穿双极增强晶体管，其特征 在于：隧穿绝缘层(7)为用于产生栅电极隧穿电流的绝缘材料层，其上表面中间部分与栅电极(8)相互接触，下表面与导电层(6)相互接触。
6.根据权利要求1所述的高集成凹槽绝缘栅隧穿双极增强晶体管，其特征在于：隧穿绝缘层(7)的上表面要低于基区(4)凹槽两侧上表面的高度。
7.根据权利要求1所述的高集成凹槽绝缘栅隧穿双极增强晶体管，其特征在于：导电层(6)的下表面与基区(4)形成欧姆接触，导电层(6)是金属材料或者是同基区(4)具有相同杂质类型的、且掺杂浓度大于1019每立方厘米的半导体材料。
8.根据权利要求1所述的高集成凹槽绝缘栅隧穿双极增强晶体管，其特征在于：导电层(6)实质为高集成凹槽绝缘栅隧穿双极增强晶体管的浮动基极，当隧穿绝缘层(7)发生隧穿时，电流从栅电极(8)经隧穿绝缘层(7)流动到导电层(6)，并为基区(4)供电。
9.根据权利要求1所述的高集成凹槽绝缘栅隧穿双极增强晶体管，其特征在于：发射区(3)与基区(4)之间、集电区(5)与基区(4)之间具有相反杂质类型，且发射区(3)与发射极(9)之间形成欧姆接触，集电区(3)与集电极(10)之间形成欧姆接触。
10.一种如权利要求1所述的高集成凹槽绝缘栅隧穿双极增强晶体管的制造方法，其特征在于：该工艺步骤如下：
步骤一、提供一个SOI晶圆，SOI晶圆的下方为SOI晶圆的单晶硅衬底(1)，SOI晶圆的中间为晶圆绝缘层(2)，通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，形成杂质层；
步骤二、再次通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，在晶圆上表面形成与步骤一中的杂质类型相反的、浓度不低于1019每 立方厘米的重掺杂区；
步骤三、通过光刻、刻蚀工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛阵列区域；
步骤四、在晶圆上方淀积绝缘介质后平坦化表面至露出单晶硅薄膜，初步形成阻挡绝缘层(11)；
步骤五、通过刻蚀工艺，在基区单晶硅薄膜上刻蚀出凹槽状区域，其中凹槽的顶部两侧的重掺杂区分别为发射区(3)和集电区(5)，剩余部分为基区(4)；
步骤六、在晶圆上方淀积金属或具有和基区(4)相同杂质类型的重掺杂的多晶硅，使步骤五中由发射区(3)、集电区(5)和基区(4)所形成的凹槽内部完全被填充，再将表面平坦化至露出发射区(3)和集电区(5)，初步形成导电层(6)；
步骤七、通过刻蚀工艺，对步骤六中所淀积的位于凹槽内的导电层(6)的上半部分进行刻蚀，进一步形成导电层(6)；
步骤八、在晶圆上方淀积隧穿绝缘层介质，使步骤七中被刻蚀掉的导电层(6)被隧穿绝缘层介质完全填充，再将表面平坦化至露出发射区(3)和集电区(5)，初步形成隧穿绝缘层(7)；
步骤九、通过刻蚀工艺，对步骤八中所淀积的隧穿绝缘层的上半部分进行刻蚀，进一步形成隧穿绝缘层(7)；
步骤十、在晶圆上方淀积绝缘介质，使步骤九中被刻蚀掉的隧穿绝缘层(7)被绝缘介质完全填充，再将表面平坦化至露出发射区(3)和集电区(5)，进一步形成阻挡绝缘层(11)；
步骤十一、通过刻蚀工艺，对步骤十中凹槽内所形成的阻挡绝缘层(11)的中间部分进行刻蚀至露出隧穿绝缘层(7)；
步骤十二、在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十一中被刻蚀掉的阻挡绝缘层(11)被完全填充，再将表面平坦化至露出发射区(3)和集电区(5)，以此形成栅电极(8)；
步骤十三、在晶圆上方淀积绝缘介质；
步骤十四、在位于发射区(3)和集电区(5)的上方的阻挡绝缘层(11)内部刻蚀出用于形成发射极(9)和集电极(10)的通孔，并在晶圆上表面淀积金属层，使通孔被金属填充，再对金属层进行刻蚀，形成发射极(9)和集电极(10)。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040227203A1 (en) * | 2003-05-15 | 2004-11-18 | Koucheng Wu | Schottky-barrier tunneling transistor |
| JP2005057171A (ja) * | 2003-08-07 | 2005-03-03 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| CN101777580A (zh) * | 2009-12-30 | 2010-07-14 | 复旦大学 | 一种隧穿场效应晶体管及其制造方法 |
| CN103531636A (zh) * | 2013-10-25 | 2014-01-22 | 沈阳工业大学 | 源栅漏共控单掺杂型隧穿晶体管 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040227203A1 (en) * | 2003-05-15 | 2004-11-18 | Koucheng Wu | Schottky-barrier tunneling transistor |
| JP2005057171A (ja) * | 2003-08-07 | 2005-03-03 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| CN101777580A (zh) * | 2009-12-30 | 2010-07-14 | 复旦大学 | 一种隧穿场效应晶体管及其制造方法 |
| CN103531636A (zh) * | 2013-10-25 | 2014-01-22 | 沈阳工业大学 | 源栅漏共控单掺杂型隧穿晶体管 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107611170A (zh) * | 2017-08-25 | 2018-01-19 | 电子科技大学 | 开态电流增强的纵向隧穿场效应晶体管 |
| CN107611170B (zh) * | 2017-08-25 | 2021-01-29 | 电子科技大学 | 开态电流增强的纵向隧穿场效应晶体管 |
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