CN101916774B - 形成场效应晶体管和半导体器件的方法 - Google Patents

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Abstract

一种半导体器件，包括：形成在块衬底上的掩埋绝缘体层；形成在掩埋绝缘体层上并对应于场效应晶体管(FET)的体区的第一类型的半导体材料；形成在掩埋绝缘体层之上、邻近体区的相对着的两侧并对应于FET的源区和漏区的第二类型的半导体材料；第二类型的半导体材料与第一类型的半导体材料具有不同的带隙；其中FET的源侧p/n结基本上位于第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且FET的漏侧p/n结基本上全部位于第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。

Description

形成场效应晶体管和半导体器件的方法
技术领域
本发明一般地涉及半导体器件制造技术，并且更具体地涉及用于低功率绝缘体上半导体(SOI)器件的非对称源/漏结。
背景技术
对于集成电路增加的性能、功能和制造经济的需求已经导致了极大的集成度，以减少信号传播时间并增加抗扰度，同时增加能够通过单个工艺序列形成在芯片或晶片上的电路和器件的数目。器件缩小到小尺寸也限制了操作裕度，并需要增加芯片上的半导体器件电特性的一致性。
为了满足后一个标准，绝缘体上半导体，或者更具体地，绝缘体上硅(SOI)晶片已经用于开发由此提供的、在形成在体硅“处理(handling)”衬底之上的绝缘体上的有源层中的单晶硅的改进的质量。类似的属性能够在其它半导体材料及其合金中的类似结构中进行开发。有源层的半导体材料的改进的质量允许晶体管和其它器件缩小到极小的尺寸，并具有良好的电属性的一致性。
遗憾的是，支持开发半导体材料的改进的质量的绝缘体层的存在也提出了本领域所公知的晶体管结构中的浮体效应的问题。浮体效应特定于形成在具有绝缘体层的衬底上的晶体管。中性浮体通过源/漏和在晶体管传导沟道和浮体的末端形成反向极化二极管结的晕扩展区而电隔离，同时栅电极通过电介质与传导沟道绝缘。衬底中的绝缘体层实现了传导沟道的绝缘，并由此防止了可能在浮体中产生的任何电荷放电。根据源和漏的二极管特性，当晶体管不传导时去往中性体的电荷注入导致了传导沟道中的电压。
由于电荷聚集在晶体管传导沟道中而导致的电压，具有改变晶体管的开关阈值的效果。因为晶体管将具有有限的转换速率，并且即使在栅电容非常小的时候，信号的上升和下降时间也不是瞬时的，所以该效应转而改变信号时序和信号传播速度。因此，源和漏的二极管特性必须进行调整以限制浮体中的电荷积聚。
为此，二极管结可以制造为有些泄漏，以允许晶体管的浮体放电到可接受的程度。然而，因为场效应晶体管一般对称地形成有源和漏杂质结构，这样的特性的发展减小了晶体管的“导通”和“截止”状态的电阻比，经常称为导通/截止比。需要大的导通/截止比以支持最大电路扇出(晶体管以可接受的开关速度能够驱动的晶体管栅的数目)，并提供接近电源电压的最大信号电压摆动。因此，在浮体效应限制和维持适合的导通/截止比之间具有折衷。另外，泄漏结，特别是漏侧的，显著地增加了泄漏电流并因此显著增加了功耗。
发明内容
在一个示例性的实施方式中，一种半导体器件包括：形成在块衬底上的掩埋绝缘体层；形成在掩埋绝缘体层上并对应于场效应晶体管(FET)的体区的第一类型的半导体材料；形成在掩埋绝缘体层之上、邻近体区的相对着的两侧并对应于FET的源区和漏区的第二类型的半导体材料；第二类型的半导体材料与第一类型的半导体材料具有不同的带隙；其中FET的源侧p/n结基本上位于第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且FET的漏侧p/n结基本上全部位于第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。
在另一个实施方式中，一种在场效应晶体管(FET)器件中形成非对称p/n结的方法，包括：对FET器件进行有角度的掺杂剂注入，FET器件具有形成在块衬底上的掩埋绝缘体层，形成在掩埋绝缘体层上并对应于FET器件的体区的第一类型的半导体材料，形成在掩埋绝缘体层之上、邻近于体区的相对着的两侧并对应于FET器件的源区和漏区的第二类型的半导体材料，第二类型的半导体材料与第一类型的半导体材料具有不同的带隙；其中FET器件的源侧p/n结基本上位于第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且FET器件的漏侧p/n结基本上全部位于第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。
在又一个实施方式中，一种形成场效应晶体管(FET)器件的方法，包括：在块衬底上形成掩埋绝缘体层；在掩埋绝缘体层上形成第一类型的半导体材料；去除第一类型的半导体材料的对应于FET器件的源区和漏区的部分，并保留第一类型的半导体材料的对应于FET器件的体区的部分；在掩埋绝缘体层之上，对应于FET器件的源区和漏区形成第二类型的半导体材料，第二类型的半导体材料与第一类型的半导体材料具有不同的带隙；以及进行有角度的掺杂剂注入，以使得FET器件的源侧p/n结基本上位于第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且FET的漏侧p/n结基本上全部位于第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。
附图说明
参考示例性的附图，其中在不同的附图中，相同的元件具有相同的编号：
图1(a)到图1(e)是示出了根据本发明的实施方式的形成用于SOI衬底上的FET器件的非对称结结构的方法的一系列截面图。
具体实施方式
此处公开了一种用于形成在SOI衬底上的FET器件的非对称结结构。简言之，实施方式使用第一类型的半导体材料用于体区域，使用第二类型的半导体材料用于源区和漏区，其中源/漏半导体材料与体材料具有不同的带隙。该结构与有角度的掺杂剂注入步骤(或者，备选地，垂直和有角度的掺杂剂注入步骤的组合)结合，这样晶体管的源侧上的p/n结基本上限定在较低带隙材料内，而晶体管的漏侧上的p/n结的基本上全部限定在较高带隙材料内。因此，器件在源侧提供足够的泄漏以解决浮体效应，同时也避免了漏侧的显著泄漏以减少功耗。
如上所述，浮体效应是SOI器件结构的明显缺点。一种减少浮体效应的解决方法是产生p/n结泄漏。然而，通过产生结泄漏，特别是在漏侧，泄漏电流(并且从而整体功耗)显著增加。因此，在此处描述的示例性实施方式中，使用一种新的方法通过有角度的离子注入(I/I)，或者备选地使用掺杂剂材料的有角度的I/I和直接(垂直)I/I产生关于晶体管的源和漏侧的非对称结。这与对源/漏区使用相对于体为不同的半导体材料的属性结合使用。一种特别有益的组合是对于源/漏区使用硅锗(SiGe)，对包括晶体管体的初始SOI层使用硅(Si)。
特别地，嵌入式SiGe(或本领域所知的eSiGe)已经在p型MOSFET(PFET)中使用。因为SiGe比Si具有更低的带隙，所以这造成了更高的结泄漏电流。虽然以下给出的示例性说明描述了使用P+型掺杂剂(例如硼)的PFET器件，但是应当理解的是，此处所讨论的原理对于NFET以及具有不同带隙的其它半导体材料也同样适用。
首先参考图1(a)，示出了非对称p/n结技术可以应用到其上的示例性晶体管器件的截面图。如图所示，块衬底(bulk substrate)102(例如Si)具有形成在其上的掩埋绝缘体或氧化物(BOX)层104，其具有形成在BOX层104上的SOI(例如，Si)层106。也如本领域所公知的，一个或多个浅沟槽隔离(STI)区108(例如，氧化物)也用于使晶体管彼此电隔离。
进一步如图1(a)所示，栅结构形成在SOI层106之上，该栅结构包括形成在栅绝缘或电介质层112(例如，氧化物)之上的栅导体110(例如，多晶硅)。栅结构具有形成在其上的第一组侧壁间隔物114(例如，氧化物)，其可以用于限定浅源/漏扩展区116的位置。此外，在示例性PFET实施方式中，扩展区将通过P+型掺杂剂材料例如硼的注入而形成。然后，第二组侧壁间隔物118(例如，氮化物)在栅结构上形成，并最终限定器件的深源区和漏区。
现在参考图1(b)，SOI材料106中对应于源区和漏区的部分例如通过硅的刻蚀基本上全部被去除。一个实际问题是，SOI材料的薄层106可以保留在源区/漏区中的BOX层104的顶上(例如，大约500埃(
Figure GSA00000032505500051
)或更少)，从而形成凹槽119。明显地，凹槽119也有些向内朝向器件的沟道横向刻蚀。然后，如图1(c)所示，嵌入式硅锗(eSiGe)区120在凹槽内的SOI材料106上外延生长，以限定与SOI体材料106具有不同带隙材料的源区和漏区。
如上所述，然后衬底接受单独的有角度的掺杂剂注入或垂直和有角度的掺杂剂注入的组合。在后一种情况下，既可以先进行垂直掺杂剂注入也可以先进行有角度的掺杂剂注入。为了示意的目的，当前示例首先描述了图1(d)中示出的垂直注入。其中先进行垂直P+注入，需要注意的是，源侧P+/N结122初始与漏侧P+/N结124对称，其中它们基本上都位于(在此时)较低带隙SiGe材料120中。然而，也如前所述，晶体管的漏侧的该泄漏配置导致了更大的泄漏电流和更高的功耗。因此，如图1(e)所示，也进行有角度的注入以将漏侧P+/N结124推出SiGe材料120，并基本上全部推入较低带隙体材料106，从而限定了具有非对称p/n结的PFET。
在示出的示例性实施方式中，SiGe源/漏材料120比硅体材料106具有更低的带隙。然而，在需要不同材料半导体的情况下，源区和漏区位置可以关于非对称p/n结的位置而反转。例如，如果体区材料106具有比源/漏材料120更低的带隙，则P+/N结124(处于较低带隙材料中)现在将表示源侧结，并且P+/N结122(处于较高带隙材料中)将表示漏侧结。
这样配置的晶体管器件避免了高漏偏压下通过漏侧的大量泄漏，以及电子到体中的注入，同时在源侧也具有足够的泄漏结以实现浮体效应的减小。
虽然已经参考优选的实施方式描述了本发明，但是本领域技术人员可以理解的是，在不偏离本发明的范围的情况下可以做出各种变化，并且可以将其中的元件替换为等同物。另外，在不偏离本发明的基本范围的情况下，可以进行很多修改以使得特定的情况或材料适应于本发明的教导。因此，本发明不试图限制于所公开的作为用于实现本发明所预期的最佳模式的特定实施方式，本发明将包括落入所附的权利要求的范围内的所有实施方式。

Claims (16)

1.一种半导体器件，包括：
形成在块衬底上的掩埋绝缘体层；
形成在所述掩埋绝缘体层上并对应于场效应晶体管(FET)的体区的第一类型的半导体材料；
形成在所述掩埋绝缘体层之上、邻近所述体区的相对着的两侧并对应于所述FET的源区和漏区的第二类型的半导体材料；
所述第二类型的半导体材料与所述第一类型的半导体材料具有不同的带隙；
其中所述FET的源侧p/n结位于所述第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且所述FET的漏侧p/n结全部位于所述第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。
2.如权利要求1的器件，其中所述第一类型的半导体材料比所述第二类型的半导体材料具有更高的带隙。
3.如权利要求2的器件，其中所述第一类型的半导体材料包括硅，并且所述第二类型的半导体材料包括硅锗。
4.如权利要求1的器件，其中所述第一类型的半导体材料比所述第二类型的半导体材料具有更高的带隙。
5.如权利要求1的器件，其中所述FET包括PFET器件。
6.一种在场效应晶体管(FET)器件中形成非对称p/n结的方法，所述方法包括：
对所述FET器件进行有角度的掺杂剂注入，所述FET器件具有形成在块衬底上的掩埋绝缘体层，形成在所述掩埋绝缘体层之上并对应于所述FET器件的体区的第一类型的半导体材料，形成在所述掩埋绝缘体层之上、邻近所述体区的相对着的两侧并对应于所述FET器件的源区和漏区的第二类型的半导体材料，所述第二类型的半导体材料与所述第一类型的半导体材料具有不同的带隙；
其中所述FET器件的源侧p/n结位于所述第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且所述FET器件的漏侧p/n结全部位于所述第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。
7.如权利要求6的方法，其中所述第一类型的半导体材料比所述第二类型的半导体材料具有更高的带隙。
8.如权利要求7的方法，其中所述第一类型的半导体材料包括硅，并且所述第二类型的半导体材料包括硅锗。
9.如权利要求6的方法，其中所述第一类型的半导体材料比所述第二类型的半导体材料具有更高的带隙。
10.如权利要求6的方法，其中所述FET器件包括PFET器件。
11.一种形成场效应晶体管(FET)器件的方法，所述方法包括：
在块衬底上形成掩埋绝缘体层；
在所述掩埋绝缘体层上形成第一类型的半导体材料；
去除所述第一类型的半导体材料中对应于所述FET器件的源区和漏区的部分，并保留所述第一类型的半导体材料中对应于所述FET器件的体区的部分；
在所述掩埋绝缘体层之上对应于所述FET器件的所述源区和漏区形成第二类型的半导体材料，所述第二类型的半导体材料与所述第一类型的半导体材料具有不同的带隙；以及
进行有角度的掺杂剂注入，以使得所述FET器件的源侧p/n结位于所述第一类型的半导体材料和第二类型的半导体材料中具有较低带隙的一个之内，并且所述FET的漏侧p/n结全部位于所述第一类型的半导体材料和第二类型的半导体材料中具有较高带隙的一个之内。
12.如权利要求11的方法，其中所述第一类型的半导体材料具有比所述第二类型的半导体材料更高的带隙。
13.如权利要求12的方法，其中所述第一类型的半导体材料包括硅，并且所述第二类型的半导体材料包括硅锗。
14.如权利要求11的方法，其中所述第一类型的半导体材料比所述第二类型的半导体材料具有更高的带隙。
15.如权利要求11的方法，其中所述FET器件包括PFET器件。
16.如权利要求11的方法，还包括进行垂直掺杂剂注入。
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