JP2010206185A - 半導体デバイス、FETデバイスに非対称的なp/n接合を形成する方法及びFETデバイスを形成する方法(低電力消費のシリコン・オン・インシュレータ・デバイスのための非対称的なソース/ドレイン接合) - Google Patents

半導体デバイス、FETデバイスに非対称的なp/n接合を形成する方法及びFETデバイスを形成する方法(低電力消費のシリコン・オン・インシュレータ・デバイスのための非対称的なソース/ドレイン接合) Download PDF

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Abstract

【課題】 非対称的なp/n接合を有する半導体デバイスを提供する。
【解決手段】 半導体デバイスは、バルク基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成され電界効果トランジスタ(FET)のボディ領域に対応する第1の型の半導体材料と、ボディ領域の互いに対向する側部に隣接するように埋め込み絶縁層の上方に設けられFETデバイスのソース領域及びドレイン領域に対応し且つ第1の型の半導体材料のバンドギャップと異なるバンドギャップを有する第2の型の半導体材料とを有し、FETのソース側のp/n接合の大部分は第1の型の半導体材料及び第2の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、且つFETのドレイン側のp/n接合は、第1の型の半導体材料及び第2の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置される。
【選択図】 図5

Description

本発明は一般的に、半導体デバイスの製造技術に関し、更に具体的にいうならば、低電力消費セミコンダクター・オン・インシュレータ(SOI)デバイスのための非対称型ソース/ドレイン接合に関する。
集積回路の性能(パフォーマンス)及び機能性の増大しそして製造コストを低減するという要求に基づいて、プロセスの単一シーケンスによりチップ若しくはウエハ上に形成され得る回路及びデバイスの数を増大しながら、信号伝播時間を減少しそしてノイズ耐性を増大するために集積密度が増大してきた。デバイスを小さな寸法に縮小することは、また動作マージンを制限し且つチップ上の半導体デバイスのより一様な電気的特性を要求している。
この後者の基準を満足するために、セミコンダクター・オン・インシュレータ、更に具体的にいうならばシリコン・オン・インシュレータ(SOI)ウエハが使用され、バルク・シリコン・ハンドル基板上の絶縁層上に形成された能動(アクティブ)層として改善された品質の単結晶シリコンをもたらした。同様な特徴が、他の半導体材料及びこれの合金の同様な構造において開発され得る。能動層の半導体材料の品質の改善によって、トランジスタ及び他のデバイスは、電気的特性の優れた一様性を維持しながら非常に小さな寸法にまで縮小され得る。
ところが、改善された品質の半導体材料の開発を可能にした絶縁層の存在が、この分野でトランジスタ構造における浮遊ボディ効果(floating body effect)として知られている問題を引き起こす。この浮遊ボディ効果は、絶縁層を有する基板上に形成されたトランジスタに特有なものである。電気的に中性な浮遊ボディは、トランジスタの導電性チャネルの端部において反対極性のダイオード接合を形成するハロー延長領域並びにソース/ドレインにより電気的に絶縁され、一方ゲート電極は、誘電体層を介して導電チャネルから絶縁されている。基板内の絶縁層は、導電チャネルの絶縁を完成し、かくして浮遊ボディ内に生じる電荷の放電を妨げる。トランジスタが導電状態にないときに中性ボディ内への電荷注入により、ソース及びドレインのダイオード特性に従って導電チャネルに電圧を生じる。
トランジスタの導電チャネルに電荷が蓄積されることに基づいて発生される電圧は、トランジスタのスイッチング閾値を変動させる効果を有する。この効果は、どのトランジスタも固有のスルー・レート(slew rate)を有し且つ信号の立ち上がり及び立ち下がり時間はゲートキャパシタンスが非常に小さい場合には瞬間的には一様でなくなるので、信号のタイミング及び信号の伝播速度を変動させてしまう。従って、ソース及びドレインのダイオード特性は、浮遊ボディ内での電荷の蓄積を制限するように修正されなければならない。
こうするためには、ダイオード接合は、トランジスタの浮遊ボディの電荷を許容できる程度で放電するように幾らか漏洩性にされることができる。しかしながら、電界効果トランジスタは一般的に同じソース及びドレイン不純物構造を有して対称的に形成されているために、このような特性を導入すると、オン/オフ比として呼ばれているトランジスタの“オン”状態の抵抗と“オフ”状態の抵抗の比を減少することになる。オン/オフ比が大きいことは、最大の回路ファン・アウト(1つのトランジスタが許容スイッチング速度で駆動できるトランジスタ・ゲートの数)を与え且つ電源電圧に近い最大信号電圧スィングを与えるために望ましい。従って、浮遊ボディ効果の抑制と適切なオン/オフ比を維持することとの間にはトレードオフが存在する。更に、特にドレイン側の漏洩性接合は、漏洩電流従って電力消費を著しく増大する。
例示的な実施例において半導体デバイスは、バルク基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成され且つ電界効果トランジスタ(FET)のボディ領域に対応する第1の型の半導体材料と、ボディ領域の互いに対向する側部に隣接するように前記埋め込み絶縁層の上方に設けられFETのソース領域及びドレイン領域に対応し且つ第1の型の半導体材料のバンドギャップと異なるバンドギャップを有する第2の型の半導体材料とを含み、FETのソース側のp/n接合の大部分は第1の型の半導体材料及び第2の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、且つFETのドレイン側のp/n接合の大部分は、第1の型の半導体材料及び第2の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置される。
他の実施例において、電界効果トランジスタ(FET)デバイスに非対称的なp/n接合を形成する方法は、バルク基板上に形成された埋め込み絶縁層と、バルク絶縁層上に形成されFETデバイスのボディ領域に対応する第1の型の半導体材料と、ボディ領域の互いに対向する側部に隣接するように前記埋め込み絶縁層の上方に設けられFETデバイスのソース領域及びドレイン領域に対応し且つ第1の型の半導体材料のバンドギャップと異なるバンドギャップを有する第2の型の半導体材料とを有するFETデバイスに対して、このFETデバイスのソース側のp/n接合の大部分が第1の型の半導体材料及び第2の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、そしてFETデバイスのドレイン側のp/n接合が第1の型の半導体材料及び第2の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置されるように、角度を付けられた即ち上記基板に対して斜めの方向でドーパントの注入を行うことを含む。
他の実施例において、電界効果トランジスタ(FET)デバイスを形成する方法は、バルク基板上に埋め込み絶縁層を形成するステップと、埋め込み絶縁層上に第1の型の半導体材料を形成するステップと、前記第1の型の半導体材料のうちFETデバイスのソース領域及びドレイン領域に対応する部分を除去し、前記第1の型の半導体材料のうちFETデバイスのボディ領域に対応する部分を残すステップと、FETデバイスのソース領域及びドレイン領域に対応し且つ第1の型の半導体材料のバンドギャップと異なるバンドギャップを有する第2の型の半導体材料を埋め込み絶縁層の上方に形成するステップと、FETデバイスのソース側のp/n接合の大部分が第1の型の半導体材料及び第2の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、かつFETデバイスのドレイン側のp/n接合が第1の型の半導体材料及び第2の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置されるように、角度を付けられた即ち上記基板に対して斜めの方向でドーパントの注入を行うステップと、を含む。
本発明の実施例に従うSOI基板上にFETデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。 本発明の実施例に従うSOI基板上にFETデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。 本発明の実施例に従うSOI基板上にFETデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。 本発明の実施例に従うSOI基板上にFETデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。 本発明の実施例に従うSOI基板上にFETデバイスのための非対称的な接合構造を形成する方法のステップを示す断面図である。
本明細書で説明するのは、SIO基板上に形成されたFETデバイスのための非対称の接合構造である。簡単に説明すると、本発明の実施例は、ボディ領域のための第1の型の半導体材料及びソース及びドレイン領域のための第2の型の半導体材料を使用し、ソース及びドレインのための半導体材料は、ボディ領域のバンドギャップと異なるバンドギャップを有する。この構造は、トランジスタのソース側のp/n接合の大部分が狭いバンドギャップの材料内に位置決めされ、一方トランジスタのドレイン側のp/n接合のほぼ全体が広いバンドギャップの材料内に位置決めされるように、角度を付けられたドーパント照射(又は垂直方向のドーパント照射及び角度を付けられたドーパント照射の組み合わせ)ステップと組み合わされる。結果として、このデバイスは、ソース側で浮遊ボディ効果を解決する適切な漏洩(リーク)を行い、ドレイン側で漏洩をなくして電力消費を減少する。
上述のように、浮遊ボディ効果は、SIOデバイスの大きな欠点である。この浮遊ボディ効果を減少する1つの解決法は、p/n接合を漏洩性にすることであった。しかしながら、特にドレイン側を漏洩性にすると漏洩電流(かくして全体的な電力消費)が著しく増大する。従って、本明細書で説明する例示的な実施例において、新規な方法は、ドーパント材料の角度を付けたイオン注入(I/I:ion implantation)を使用し又はこれの代わりに角度を付けたイオン注入と直接(即ち垂直方向)イオン注入の両方を使用することによりトランジスタのソース側及びドレイン側に関して非対称的な接合を形成するために使用される。これは又、ボディに対して異なる半導体材料をソース/ドレイン領域に使用することと組み合わせられる。1つの特に有益な組み合わせは、トランジスタのソース領域及びドレイン領域の材料としてシリコン・ゲルマニウム(SiGe)を使用し、そしてトランジスタ・ボディを構成する初期SOI層としてシリコン(Si)を使用することである。
特に、埋め込まれたSiGe(この分野ではeSiGeと呼ばれる)は、p型MOSFET(PFET)に使用される。SiGeは、Siよりもバンドギャップが狭いので、この結果高い接合漏洩電流を生じる。以下の例示的な説明は、P+型ドーパント(例えばボロン)を使用するPFETデバイスを示すが、以下に検討する原理は、異なるバンドギャップのNFET及び他の半導体材料に対して等しく適用されることを理解されたい。
図面のうち同じ部分については同じ参照番号で示す。最初に図1を参照すると、非対称的なp/n接合技術が適用され得る例示的なトランジスタ・デバイスの断面が示されている。図示のように、バルク基板(例えばSi)102は、これの上に形成された埋め込み絶縁又はシリコン酸化物(BOX)層104を有し、BOX層104の上にはN型即ち一導電型の半導体層(例えばSi)即ちSOI層106が形成されている。この分野で周知なように、トランジスタ相互間を互いに電気的に絶縁するために、1つ以上の浅いトレンチ分離(STI)領域108(シリコン酸化物)が形成される。
更に、図1に示すように、ゲート構造がSOI層106上に形成されており、このゲート構造は、ゲート絶縁体層又はゲート誘電体層112(例えばシリコン酸化物)の上に形成されたゲート導体110(例えば多結晶シリコン)を含む。ゲート構造は、浅いソース/ドレイン延長領域116の位置を画定するために使用される第1組の側壁スペーサ114(例えばシリコン酸化物)を有する。例示的なPFETの実施例では、延長領域116は、例えば硼素のようなP+型即ち反対導電型のドーパント材料を注入することにより形成される。第2組の側壁スペーサ118(例えばシリコン窒化物)がゲート構造に設けられ、デバイスの深いソース領域及びドレイン領域を最終的に画定する。
図2を参照すると、SOI材料106のうちソース領域及びドレイン領域に対応する部分が例えばシリコンをエッチングすることによりほぼ除去される。実用的事項として、BOX層104のうちソース領域及びドレイン領域に対面する部分の上面に薄い(例えば約500オングストローム以下の)SIO材料106を残存させ、これにより凹部119を形成する。凹部119は又、デバイスのチャネルに向かって内側方向で横方向に幾らかエッチングされることに注目されたい。次いで、図3に示すように、埋め込みシリコン・ゲルマニウム(eSiGe)領域120が、SOIボディ材料106のバンドギャップと異なるバンドギャップを有するソース領域及びドレイン領域を画定するように、凹部内でSOI材料106上にエピタキシャル成長される。
上述のように、次いで基板は、基板に対して斜めの即ち角度を付けられた注入を受け、又は基板に対して垂直方向の注入及び角度を付けられた注入を組み合わせた注入を受ける。後者の場合、垂直方向のドーパント注入又は角度を付けられた(斜め方向の)ドーパント注入のいずれかが最初に行われる。説明の便宜上、この例は、図4に示すように垂直方向の注入を最初に行う。垂直方向のP+ドーパントの注入が最初に行われる場合、ソース側のP+/N接合122は最初、ドレイン側のP+/N接合124と対称であり、この時点でこれら両方は、狭いバンドギャップのSiGe材料120内にほぼ配置される。しかしながら上述のように、トランジスタのドレイン側の漏洩性を生じる構造は、大きな漏洩電流そして高い電力消費を引き起こす。従って、図5に示すように、ドレイン側のP+/N接合124を、SiGe材料120とシリコン層106との境界を越えてシリコン層106内に押し込み、このP+/N接合124全体を広いバンドギャップのボディ材料106内にほぼ移動させ、これにより非対称的なp/n接合を有するPFETを形成するように角度を付けられたP+ドーパントの注入が行われる。
説明中の例示的な実施例において、SiGeのソース領域及びドレイン領域120のバンドギャップは、シリコン・ボディ材料106のバンドギャップよりも狭い。しかしながら、異なる材料の半導体の使用が望ましい場合には、ソース領域とドレイン領域の位置が、非対称p/n接合の位置に関して逆になる。例えば、ボディ領域の材料106のバンドギャップが、ソース領域及びドレイン領域のバンドギャップよりも狭い場合には、P+/N接合124(この場合これは狭いバンドギャップの材料内106にある)はソース側の接合となり、そしてP+/N接合122(この場合これは広いバンドギャップの材料内にある)はドレイン側の接合となる。
上述のように構成されたトランジスタ・デバイスは、ドレイン・バイアス電圧が高い場合のドレイン側を流れる漏洩電流及びボディへの電子の注入を排除し、一方、ソース側では浮遊ボディ効果を減少するための適切な漏洩性接合を有する。
本発明を適切な実施例を参照して説明したが、本発明の精神から逸脱することなく種々な変更がなされることができることそして等価物により置換され得ることが当業者にとって明らかであろう。更に、本発明の精神から逸脱することなく、本発明の教示に従って特定な状況及び材料に適応すべく多くの修正がなされ得る。
102 バルク基板
104 埋め込み絶縁層
106 半導体層
108 浅いトレンチ分離領域
110 ゲート導体
112 ゲート絶縁層
114 第1組の側壁スペーサ
116 浅いソース/ドレイン延長領域
118 第2組の側壁スペーサ
119 凹部
120 埋め込みシリコン・ゲルマニウム領域
122、124 P+/N接合

Claims (12)

  1. バルク基板上に形成された埋め込み絶縁層と、
    前記埋め込み絶縁層上に形成されかつ電界効果トランジスタ(FET)デバイスのボディ領域に対応する第1の型の半導体材料と、
    前記ボディ領域の互いに対向する側部に隣接するように前記埋め込み絶縁層の上方に設けられFETデバイスのソース領域及びドレイン領域に対応し且つ前記第1の型の半導体材料のバンドギャップと異なるバンドギャップを有する第2の型の半導体材料とを備え、
    前記FETデバイスの前記ソース領域側のp/n接合は前記第1の型の半導体材料及び前記第2の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、前記FETデバイスの前記ドレイン領域側のp/n接合は、前記第1の型の半導体材料及び前記第2の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置されている、半導体デバイス。
  2. 前記第1の型の半導体材料のバンドギャップが、前記第2の型の半導体材料のバンドギャップより広い、請求項1に記載の半導体デバイス。
  3. 前記第1の型の半導体材料がシリコンであり、前記第2の型の半導体材料がシリコン・ゲルマニウムである、請求項2に記載の半導体デバイス。
  4. 前記第2の型の半導体材料のバンドギャップが、前記第1の型の半導体材料のバンドギャップより広い、請求項1に記載の半導体デバイス。
  5. 前記FETデバイスがPFETである、請求項1に記載の半導体デバイス。
  6. 電界効果トランジスタ(FET)デバイスに非対称的なp/n接合を形成する方法であって、
    バルク基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されFETデバイスのボディ領域に対応する第1の型の半導体材料と、前記ボディ領域の互いに対向する側部に隣接するように前記埋め込み絶縁層の上方に設けられ前記FETデバイスのソース領域及びドレイン領域に対応し且つ前記第1の型の半導体材料のバンドギャップと異なるバンドギャップを有する第2の型の半導体材料とを有するFETデバイスに対して、角度を付けられた方向でドーパントの注入を行うステップを含み、
    前記FETデバイスの前記ソース領域側のp/n接合が前記第1の型の半導体材料及び前記第2の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、前記FETデバイスの前記ドレイン領域側のp/n接合が前記第1の型の半導体材料及び前記第2の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置される、方法。
  7. 前記第1の型の半導体材料のバンドギャップが、前記第2の型の半導体材料のバンドギャップより広い、請求項6に記載の方法。
  8. 前記第1の型の半導体材料がシリコンであり、前記第2の型の半導体材料がシリコン・ゲルマニウムである、請求項7に記載の方法。
  9. 前記第2の型の半導体材料のバンドギャップが、前記第1の型の半導体材料のバンドギャップよりも広い、請求項6に記載の方法。
  10. 前記FETデバイスがPFETである、請求項6に記載の方法。
  11. 電界効果トランジスタ(FET)デバイスを形成する方法であって、
    バルク基板上に埋め込み絶縁層を形成するステップと、
    前記埋め込み絶縁層上に第1の型の半導体材料を形成するステップと、
    前記第1の型の半導体材料のうちFETデバイスのソース領域及びドレイン領域に対応する部分を除去し、前記第1の型の半導体材料のうち前記FETデバイスのボディ領域に対応する部分を残すステップと、
    前記FETデバイスのソース領域及びドレイン領域に対応し且つ前記第1の型の半導体材料のバンドギャップと異なるバンドギャップを有する第2の型の半導体材料を前記埋め込み絶縁層の上方に形成するステップと、
    前記FETデバイスの前記ソース領域側のp/n接合の大部分が前記第1の型の半導体材料及び前記第2の型の半導体材料のうち狭いバンドギャップを有する半導体材料内に配置され、前記FETデバイスの前記ドレイン領域側のp/n接合が前記第1の型の半導体材料及び前記第2の型の半導体材料のうち広いバンドギャップを有する半導体材料内に配置されるように、角度を付けられた方向でドーパントの注入を行うステップとを含む、方法。
  12. 垂直な方向で前記ドーパントの注入を行うステップを含む、請求項11に記載の方法。
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