JP5717763B2 - 非対称ｎ型電界効果トランジスタおよびこれを形成するための方法 - Google Patents

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Description

本発明の模範的な諸実施形態は、一般に、電界効果トランジスタ（ＦＥＴ）に関し、より具体的には、ボディタイド（body-tied）ＦＥＴに関する。
半導体および集積回路チップは、そのコストおよびサイズが絶えず減少しているために、多くの製品内で広く普及している。マイクロエレクトロニクス業界ならびに微小構造体（たとえば、マイクロマシン、磁気抵抗ヘッドなど）の構築を伴うその他の業界では、構造機構およびマイクロ電子デバイスのサイズを低減するか、あるいは所与のチップ・サイズについてより多くの量の回路を設けるか、またはその両方を行いたいという要望が継続している。一般に、小型化は、より低い電力レベルとより低いコストでパフォーマンスの向上（クロック・サイクルあたりの処理の増加および発生する熱の低減）を可能にする。現在の技術は、たとえば、論理ゲート、ＦＥＴ、およびキャパシタなどの特定のマイクロデバイスについて原子レベルまたはそれに近いレベルのスケーリングが可能である。何億個ものこのようなデバイスを有する回路チップは珍しいものではない。さらにサイズ低減することは、その半導体基板上およびその内部に埋め込まれるトレース線およびマイクロデバイスの物理的限界に近づくように思われる。本発明は、このようなマイクロサイズ・デバイスを対象とする。
基本的に、ＦＥＴは、ソース、ゲート、およびドレインを有するトランジスタである。ＦＥＴの動作は、ゲートを通過し、ソースとドレインの間のチャネルに沿って流れる多数キャリアの流れによって決まる。ソースとドレインの間にあるチャネルを通る電流は、ゲートの下の横電界（transverse electric field）によって制御される。
当業者にとって既知の通り、Ｐ型ＦＥＴ（ＰＦＥＴ）は、ゲート端子がソースに対して低電位または負電位にあるときに、ＯＮになり、ソースからドレインへの電流を可能にする。ゲート電位が正であるかまたはソースと同じであるときに、Ｐ型ＦＥＴはＯＦＦになり、電流を通さない。これに対して、Ｎ型ＦＥＴ（ＮＦＥＴ）は、ゲート端子がソースに対して高いかまたは正であるときに、ＯＮになり、ソースからドレインへの電流を可能にする。ゲート電位が負であるかまたはソースと同じであるときに、Ｎ型ＦＥＴはＯＦＦになり、電流を通さない。これらの場合のいずれでも、ＦＥＴの作動をトリガするためのしきい電圧が（たとえば、ゲート端子に）存在することに留意されたい。
より効果的にチャネルを制御するために、２つ以上のゲート（マルチゲート）を使用することができる。ゲートの長さは、ＦＥＴがどのくらい速くスイッチするかを決定し、チャネルの長さ（すなわち、ソースとドレインの距離）とほぼ同じにすることができる。マルチゲートＦＥＴは、相補形金属酸化膜半導体（ＣＭＯＳ）ＦＥＴ技術を２２ｎｍ未満の体制までスケールダウンするための有望な候補であると見なされている。しかし、このような小さい寸法は、短チャネル効果、突抜け現象、金属酸化膜半導体（ＭＯＳ）漏洩電流、ならびに本明細書で特に関連のあるものとして、マルチゲートＦＥＴに存在する寄生抵抗などのパフォーマンス問題に対するより大きい制御を必要とする。
ＦＥＴのサイズは、１つまたは複数のフィン形チャネルの使用により順調に低減されている。このようなチャネル構造体を使用するＦＥＴはＦｉｎＦＥＴと呼ぶことができる。以前は、ＣＭＯＳデバイスは半導体基板の表面に沿って実質的に平面であったが、チャネルの上に配置されたＦＥＴゲートは例外であった。フィンは、ゲートに対して露出されているチャネルの表面積を最大限にするために垂直チャネル構造体を使用することにより、このパラダイムから突出している。ゲートは、チャネルの２つ以上の側面（表面）の上に延びるので、チャネルをより強く制御する。たとえば、ゲートは、伝統的な平面チャネルの上面の端から端までにのみ配置されるのではなく、３次元チャネルの３つの表面を囲むことができる。
しきい電圧に影響を及ぼす（たとえば、しきい電圧を増加し、異なるゲート長に対してより安定したしきい電圧を促進する）ための技法の１つは、ゲート・エッジ（複数も可）の下にローカルに注入されたドーパントを使用することである。これは「ハロー」注入と呼ばれる。非制限的例として、ハロー注入（halo implant）は、ホウ素あるいはインジウムまたはその両方を含むことができる。
シリコン・オン・インシュレータ（ＳＯＩ）ウェハは、バルク・シリコン「ハンドリング」基板の上のインシュレータ上に形成された活性層にそれにより設けられた単結晶シリコンの品質改善を活用するために使用されてきた。他の半導体材料およびその合金からなる同様の構造体において同様の属性を発現させることができる。活性層の半導体材料の品質改善により、トランジスタおよびその他のデバイスは、電気的性質の良好な均一性を備えて、極めて小さいサイズまでスケーリングすることができる。
残念ながら、半導体材料の品質改善の発現をサポートするインシュレータ層の存在も、トランジスタ構造体における浮動ボディ効果（floating body effect）として当技術分野で知られる問題を提起する。浮動ボディ効果は、インシュレータ層を有する基板上に形成されたトランジスタに特有のものである。中立の浮動ボディはトランジスタ導電チャネルおよび浮動ボディの端部で反対極性のダイオード接合を形成するソース／ドレインおよびハロー拡張領域によって電気的に隔離され、ゲート電極は誘電体により導電チャネルから絶縁されている。基板内のインシュレータ層は、導電チャネルの絶縁を完成するものであり、したがって、浮動ボディ内に発現する可能性のある電荷の放電を防止する。トランジスタが導電していないときに中立ボディに電荷注入すると、ソースおよびドレイン・ダイオード特性により導電チャネル内に電圧が発現する。
チャネル内の電荷収集により発現した電圧は、トランジスタのスイッチングしきい値を変更するという効果を有する。いずれのトランジスタも有限のスルーレートを有することになり、ゲート・キャパシタンスが非常に小さい場合でも信号の立ち上がり時間および立ち下がり時間は瞬時ではないので、この効果は次に信号タイミングおよび信号伝搬速度を変更する。したがって、浮動ボディ内の電荷の蓄積を制限するようにソースおよびドレインのダイオード特性を調整することができる。
このようにするために、ダイオード接合をいくらか漏れやすいものにして、受け入れられる程度までトランジスタの浮動ボディを放電できるようにすることができる。残念ながら、ＦＥＴは同様または同一のソースおよびドレイン不純物構造体で対称的に形成される場合が多いので、このような特性の発現によって、しばしばオン／オフ比（on/off ratio）と呼ばれる、トランジスタの「ＯＮ」状態と「ＯＦＦ」状態の抵抗比が低減される。一般に、最大回路ファンアウト（受け入れられるスイッチング速度でトランジスタが駆動できるトランジスタ・ゲートの数）をサポートし、電源電圧に近い最大信号電圧振動を提供するために、大きいオン／オフ比が望ましい。したがって、浮動ボディ効果の制限と適切なオン／オフ比の維持とのトレードオフが行われる。
浮動ボディ効果の低減のための手法の１つは、不純物ウェルを介して浮動ボディ／導電チャネルからソース電極への接続を形成するためにボディ接点を使用することである。場合によっては、ボディ接点はＦＥＴのボディをアースに効果的に結合する。ウェルは抵抗性が高くなる可能性があり、接続は効果的ではない可能性があるので、この手法は部分的な解決策に過ぎない。さらに、この接続は追加のチップ空間を必要とし、したがって、本来は可能であると思われる潜在的な集積度の達成に影響するかまたはこれを排除する可能性がある。このタイプのデバイスは「ボディタイド」ＦＥＴと呼ぶことができ、Ｐ型またはＮ型になる可能性がある。
ＦＥＴに関する多くの設計は対称的であり、非対称デバイス（たとえば、非対称または非対称性ＦＥＴまたはＭＯＳＦＥＴ）の使用は、たとえば、ＳＯＩ ＣＭＯＳ技術で広く普及している。このような非対称デバイスでは、多数電荷キャリア流のために好ましい方向が存在する。一例として、この好ましさは、ゲート・チャネル導体に比較して異なる注入量または非対称注入（複数も可）（たとえば、ソースあるいはドレインまたはその両方の非対称拡張注入、非対称ハロー注入）など、ソースおよびドレイン領域のドーピングがそれぞれ異なるかまたはソースおよびドレイン領域に関して（すなわち、対して）ドーピングが異なることによる可能性がある。非対称デバイスは、駆動電流の増加およびパリティの低減という利点を提供することができる。１つの非制限的例として、角度付き注入（angled implant）を使用すること、ならびに（たとえば、ゲート構造体によるシャドーイングにより）ソースまたはドレイン領域をマスクするために（おそらくダミーの）ゲートを使用することにより、非対称拡張およびハロー・デバイスを形成することができる。
しかし、４５ｎｍ技術およびそれ以上のものに関連する基本原則に応じてこれらの非対称デバイスをスケーリングする際に問題が発生する。これらのデバイスは典型的に浮動ボディ制御およびミラー・キャパシタンス低減の両方によって大幅なパフォーマンスの向上（たとえば、約７〜１５％）をもたらすので、将来のＣＭＯＳ技術についてこのパフォーマンスが潜在的に失われると、将来の開発にとって重大な妨げになる。
本発明の模範的な一実施形態では、非対称Ｎ型電界効果トランジスタは、チャネルを介してドレイン領域に結合されたソース領域と、チャネルの少なくとも一部分の上に重なるゲート構造体と、少なくとも部分的にチャネル内に配置されたハロー注入であって、ドレイン領域よりソース領域の近くに配置されたハロー注入と、チャネルに結合されたボディタイ（body-tie）とを含む。
本発明の他の模範的な実施形態では、半導体デバイスは複数の非対称Ｎ型電界効果トランジスタを含み、複数の非対称Ｎ型電界効果トランジスタのそれぞれは、チャネルを介してドレイン領域に結合されたソース領域と、チャネルの少なくとも一部分の上に重なるゲート構造体と、少なくとも部分的にチャネル内に配置されたハロー注入と、チャネルに結合されたボディタイとを含み、ハロー注入はドレイン領域よりソース領域の近くに配置されている。
本発明の他の模範的な実施形態では、非対称Ｎ型電界効果トランジスタは、ソース領域と、ドレイン領域と、Ｐ型チャネルと、少なくとも部分的にチャネル内に配置されたハロー注入と、ゲート構造体と、ボディタイとを含み、ハロー注入はドレイン領域よりソース領域の近くに配置され、非対称Ｎ型電界効果トランジスタはボディタイおよび非対称ハロー注入のために対称Ｎ型電界効果トランジスタとして作用するように動作可能である。
本発明の他の模範的な実施形態では、非対称Ｎ型電界効果トランジスタを形成するための方法は、チャネルを介してそれに結合されたソース領域およびドレイン領域を形成することと、チャネルの少なくとも一部分の上に重なるゲート構造体を形成することと、角度付き注入を実行して、少なくとも部分的にチャネル内に配置されたハロー注入であって、ドレイン領域よりソース領域の近くに配置されたハロー注入を形成することと、チャネルに結合されたボディタイを形成することを含む。
本発明の諸実施形態の上記その他の諸態様は、添付図面に併せて読んだときに以下の詳細な説明でより明白なものになる。
本発明の模範的な諸実施形態による模範的なボディタイド非対称Ｎ型ＦＥＴの上面図である。 図１に示されている模範的なボディタイド非対称Ｎ型ＦＥＴの線Ａ−Ａ’における断面図である。 図１に示されている模範的なボディタイド非対称Ｎ型ＦＥＴの線Ｂ−Ｂ’における断面図である。 非対称拡張注入ならびに異なる配置のハロー注入を有する、模範的なボディタイド非対称Ｎ型ＦＥＴの他の模範的な実施形態を描写する図である。 本発明の模範的な諸実施形態を実践するための方法の１つの非制限的例を示す流れ図である。
本発明の模範的な諸実施形態は、ボディタイド非対称（ＳＯＩ）ＮＦＥＴを使用することにより密度問題に対処するものである。ボディタイド非対称デバイスはもはや非対称的に実行するのではなく、その代わりに、通常の対称デバイスとして作用するものと判断されてきた。ボディタイはある程度の面積を消費すると思われるが、レイアウトは、たとえば、スタックの向きを変更することにより、圧縮することができるであろう。高密度回路では、たとえば、基本原則の間隔では本来、（たとえば、同じシリコン・アイランド内で）通常の対称デバイスに対応できない場合に、ボディタイド非対称ＮＦＥＴデバイスを使用して対称デバイスを作成することができる。
いくつかの模範的な実施形態では、ソースはオーバラップの程度がより大きく、ドレインは小さい（すなわち、ドレインはアンダラップしている）。１つの非制限的例として、これは、角度付き拡張注入を使用する（たとえば、少なくとも部分的にドレインをマスクするためにゲート構造体を使用する）ことによって達成することができる。ソース側がアンダラップしている場合と同じように、ドレインのアンダラップは、実質的な抵抗の不利益なしに実効デバイス・ミラー・キャパシタンスを低下させることになる。注入の最適化次第で、オーバラップ・ソースは全デバイス抵抗を低下させることができるであろう。いくつかの模範的な実施形態では、角度付き注入は、（垂直軸に対して、半導体デバイスの通常の表面全体に垂直な軸に対して）１〜８９°の角度、好ましくは、約（たとえば、おおよそ、実質的に）１０〜３０°の角度、さらに好ましくは、約（たとえば、おおよそ、実質的に）２０°の角度で、実行される。他の模範的な諸実施形態では、この注入はゼロ度の注入と角度付きの追加（注入）とを含む。
本発明の模範的な諸実施形態の場合、任意の適切なボディタイ構造体を使用することができる。非制限的例としては、ボディタイは、Ｈゲート、Ｔゲート、ショットキー、あるいはボディ・ソース・タイ（body-source tie）、またはこれらの組み合わせのうちの少なくとも１つを有することができる。同様に、非制限的例として、ホウ素あるいはインジウムまたはその両方を含むハロー注入など、任意の適切な非対称注入またはドーピングを使用することができる。
図１は、本発明の模範的な諸実施形態による模範的なボディタイド非対称Ｎ型ＦＥＴ１００の上面図を示している。ＦＥＴ１００は、ＦＥＴ１００の活性領域１１０内に位置するソース接点１０４を備えたソース領域（ＳＲ）１０２とドレイン接点１０８を備えたドレイン領域（ＤＲ）１０６とを有する。ＳＲ１０２とＤＲ１０６はチャネル１１２を介して相互に結合されている。これはＮ型ＦＥＴであるので、チャネル１１２はＰ型チャネルである。ゲート構造体（ゲート）１１４はチャネル１１２の少なくとも一部分の上に重なっている。従来のＦＥＴと同様に、チャネル１１２を通る電流はゲート１１４の下の横電界によって制御される。ＦＥＴ１００はボディタイ用のボディ接点１１６も含む。ボディ接点１１６はチャネル１１２に結合されている。ハロー注入（図３のハロー１２４を参照）はＤＲ１０６よりＳＲ１０２に近いチャネル１１２内に配置されている。この非対称ドーピングは、少なくとも部分的にＤＲ１０６をマスクするためにゲート１１４を使用する角度付き注入（たとえば、角度付きハロー注入）によって達成することができる。ボディタイは（たとえば、ボディ接点１１６を介して）、ボディ電位（たとえば、チャネル／浮動ボディ内に蓄積した電荷の蓄積あるいは放電またはその両方）を制御するために任意の所望のバイアスを加えるために使用することができる。１つの非制限的例として、ボディタイはアースに接続することができる。ＦＥＴ１００は、任意選択で、ソースあるいはドレインまたはその両方の拡張注入を含むことができる。これらについては図３に関連して以下により詳細に説明する。
図２は、図１に示されている模範的なボディタイド非対称Ｎ型ＦＥＴ１００の線Ａ−Ａ’における断面図を示している。ＦＥＴ１００は浅いトレンチ分離（ＳＴＩ）１１８も含む。さらに、ＦＥＴ１００は埋設酸化物層１２０の上に重なっている（たとえば、上に配置されている）。埋設酸化物層１２０は基板１２２（たとえば、シリコン基板）の上に重なっている。
図３は、図１に示されている模範的なボディタイド非対称Ｎ型ＦＥＴ１００の線Ｂ−Ｂ’における断面図を示している。この図では、ハロー注入（ハロー）１２４は明らかに見えている。ハロー１２４は、少なくとも部分的にチャネル１１２内に位置する（たとえば、配置する）ことができる。１つの非制限的例として、ハロー１２４は角度付きハロー注入１２６を使用して形成することができる。他の１つの非制限的例として、角度付きハロー注入１２６は、（垂直軸に対して、ＦＥＴ１００の通常の表面全体に垂直な軸に対して）１〜８９°の角度、好ましくは、約（たとえば、おおよそ、実質的に）１０〜３０°の角度、さらに好ましくは、約（たとえば、おおよそ、実質的に）２０°の角度にすることができる。図３で分かるように、角度付きハロー注入１２６は、角度付きハロー注入１２６から少なくとも部分的にＤＲ１０６をマスクするためにゲート１１４を使用することができる。ハロー１２４はＤＲ１０６よりＳＲ１０２の近くに配置されるので、この結果、ＦＥＴ１００は非対称になる。
図３に示されているように、ＦＥＴ１００は、任意選択で、ソースあるいはドレインまたはその両方の拡張注入（それぞれ、ＳＥ１２８およびＤＥ１３０）を含むことができる。これらの拡張注入は、角度付き注入（たとえば、（垂直軸に対して、ＦＥＴ１００の通常の表面全体に垂直な軸に対して）１〜８９°の角度のもの）を使用して形成することができる。１つの非制限的例として、このような角度付き注入は、角度付き注入（たとえば、１２６）から少なくとも部分的にＤＲ１０６をマスクするためにゲート１１４を使用することができる。図３に示されているＳＥ１２８およびＤＥ１３０は（たとえば、サイズあるいはドーピングまたはその両方において）対称的であることに留意されたい。ハロー１２４は完全にチャネル１１２内に配置されていることにさらに留意されたい。ソース／ドレイン拡張注入（たとえば、ＳＥ１２８およびＤＥ１３０）が対称的である場合、これらは角度付き注入とは対照的な垂直注入を使用して形成することができる。
図４は、本発明の模範的な諸実施形態による他の模範的なボディタイド非対称Ｎ型ＦＥＴ２００を描写している。ＦＥＴ２００は、非対称拡張注入ならびに異なる配置のハロー注入を有する。ＦＥＴ２００では、ソース拡張注入（ＳＥ）２２８はドレイン拡張注入（ＤＥ）２３０より大きい。ＳＥ２２８はゲート１１４にオーバラップすると言われる場合があり、ＤＥ２３０はゲート１１４にアンダラップする。さらに、ハロー注入（ハロー）２２４は部分的にＳＲ１０２内に配置されている。一般に、１つの非制限的例として、最も模範的な諸実施形態は、図３のＦＥＴ１００とは対照的に、図４に示されているＦＥＴ２００に似ているものになる可能性があるか、あるいはそれが好ましいか、またはその両方になる。
本発明の他の模範的な実施形態は、ハロー注入が完全にチャネル内に配置された非対称ソース／ドレイン拡張注入を含むことができる。同様に、本発明のさらに他の模範的な実施形態は、ハロー注入が部分的にソース領域内に配置された対称ソース／ドレイン拡張注入を含むことができる。本発明の模範的な諸実施形態に併せて、その特徴、位置、および配置構成の任意の適切な組み合わせを使用することができる。
非制限的例として、ハロー注入はＢ、ＢＦ2、およびＩｎのうちの１つまたは複数を含む（たとえば、ドープする）ことができる。非制限的例として、ソース／ドレイン領域はＡｓおよびＰのうちの１つまたは複数を含む（たとえば、ドープする）ことができる。非制限的例として、ソース／ドレイン拡張注入はＡｓおよびＰのうちの１つまたは複数を含む（たとえば、ドープする）ことができる。
図１〜図４に関して上述した模範的なボディタイド非対称Ｎ型ＦＥＴ１００の１つの特徴は、ＦＥＴ１００が（ドーピングにより）非対称であるが、ＦＥＴ１００が対称ＦＥＴとして作用することである。これは、ボディタイおよび非対称ドーピング（すなわち、ハロー注入１２４）によるものである。非対称ＦＥＴ１００の対称的な動作はいくつかの利点を提供する。たとえば、基本原則の間隔では本来、（たとえば、同じシリコン・アイランド内で）通常の対称デバイスに対応できない場合に、非対称ＦＥＴ１００を使用して対称デバイスを作成することができる。さらに、他の例として、半導体デバイスは、対称ＦＥＴも含む必要性なしに複数の非対称ＦＥＴ１００を含むことができる。したがって、たとえば、非対称ＦＥＴ上で動作を実行している間にもはや対称ＦＥＴをマスクしている必要がない（逆もまた同様である）ので、半導体デバイスのパターン形成および構成は単純化することができる（たとえば、マスク数の削減、動作数の削減）。この結果、コストの節約および効率の向上（たとえば、少なくとも生産および生産コストに関するもの）がもたらされる。
本発明の様々な非制限的かつ模範的な実施形態について以下にさらに説明する。下記の模範的な諸実施形態には、明瞭にするために個別に番号が付けられている。１つまたは複数の模範的な実施形態の諸態様は１つまたは複数の他の態様または模範的な実施形態に併せて実践できるので、この番号付けは様々な模範的な実施形態を完全に分離するものと解釈してはならない。
（１）模範的な一実施形態では、非対称Ｎ型電界効果トランジスタ（ＦＥＴ）は、チャネルを介してドレイン領域に結合されたソース領域と、チャネルの少なくとも一部分の上に重なるゲート構造体と、少なくとも部分的にチャネル内に配置されたハロー注入であって、ドレイン領域よりソース領域の近くに配置されたハロー注入と、チャネルに結合されたボディタイとを含む。
非対称Ｎ型電界効果トランジスタが対称Ｎ型電界効果トランジスタとして作用するように動作可能である、上記のようなＦＥＴ。ハロー注入が部分的にソース領域内に配置されている、上記のいずれかのようなＦＥＴ。少なくともソース領域、ドレイン領域、およびチャネルの下にあるインシュレータ層をさらに含む、上記のいずれかのようなＦＥＴ。少なくともインシュレータ層の下にある基板をさらに含む、上記のいずれかのようなＦＥＴ。インシュレータ層が埋設酸化物層を含む、上記のいずれかのようなＦＥＴ。基板がシリコンを含む、上記のいずれかのようなＦＥＴ。
ハロー注入が角度付き注入手順によって（非対称Ｎ型電界効果トランジスタ内に）形成される、上記のいずれかのようなＦＥＴ。角度付き注入手順がドレイン領域の少なくとも一部分をマスクするためにゲート構造体を使用する、上記のいずれかのようなＦＥＴ。角度付き注入手順が、垂直軸（非対称Ｎ型電界効果トランジスタの水平表面に垂直である軸）から実質的に（おおよそ）２０度の角度で角度付き注入を実行することを含む、上記のいずれかのようなＦＥＴ。
チャネルがＰ型チャネルを含む、上記のいずれかのようなＦＥＴ。ボディタイが、Ｈゲート、Ｔゲート、ショットキー構造体、およびボディ・ソース・タイのうちの少なくとも１つを含む、上記のいずれかのようなＦＥＴ。ハロー注入がホウ素およびインジウムのうちの少なくとも１つを含む、上記のいずれかのようなＦＥＴ。非対称Ｎ型電界効果トランジスタが非対称シリコン・オン・インシュレータＮ型電界効果トランジスタを含む、上記のいずれかのようなＦＥＴ。
ソース拡張注入（たとえば、ソース領域からチャネル内に延びるもの）をさらに含む、上記のいずれかのようなＦＥＴ。ドレイン拡張注入（たとえば、ドレイン領域からチャネル内に延びるもの）をさらに含む、上記のいずれかのようなＦＥＴ。ソース拡張注入およびドレイン拡張注入が対称的である（たとえば、同様のサイズあるいは同様のドーピングまたはその両方を有する）、上記のいずれかのようなＦＥＴ。ソース拡張注入およびドレイン拡張注入が非対称である（たとえば、異なるサイズあるいは異なるドーピングまたはその両方を有する）、上記のいずれかのようなＦＥＴ。ソース拡張注入がゲート構造体にオーバラップし、ドレイン拡張注入がゲート構造体にアンダラップする、上記のいずれかのようなＦＥＴ。ソース拡張注入およびドレイン拡張注入のうちの少なくとも１つにＡｓおよびＰのうちの少なくとも１つをドープする、上記のいずれかのようなＦＥＴ。ソース領域およびドレイン領域のうちの少なくとも１つにＡｓおよびＰのうちの少なくとも１つをドープする、上記のいずれかのようなＦＥＴ。ハロー注入にＢおよびＢＦ2のうちの少なくとも１つをドープする、上記のいずれかのようなＦＥＴ。
本明細書にさらに詳細に記載されている本発明の模範的な諸実施形態の１つまたは複数の態様をさらに含む、上記のいずれかのようなＦＥＴ。
（２）他の模範的な実施形態では、半導体デバイスは複数の非対称Ｎ型電界効果トランジスタを含み、複数の非対称Ｎ型電界効果トランジスタのそれぞれは、チャネルを介してドレイン領域に結合されたソース領域と、チャネルの少なくとも一部分の上に重なるゲート構造体と、少なくとも部分的にチャネル内に配置されたハロー注入と、チャネルに結合されたボディタイとを含み、ハロー注入はドレイン領域よりソース領域の近くに配置されている。
半導体デバイスが対称電界効果トランジスタを含まない、上記のような半導体デバイス。複数の非対称Ｎ型電界効果トランジスタのうちの少なくとも１つが対称Ｎ型電界効果トランジスタとして作用するように動作可能である、上記のいずれかのような半導体デバイス。本明細書にさらに詳細に記載されている本発明の模範的な諸実施形態の１つまたは複数の態様をさらに含む、上記のいずれかのような半導体デバイス。
（３）他の模範的な実施形態では、非対称Ｎ型電界効果トランジスタ（ＦＥＴ）は、ソース領域と、ドレイン領域と、Ｐ型チャネルと、少なくとも部分的にチャネル内に配置されたハロー注入と、ゲート構造体と、ボディタイとを含み、ハロー注入はドレイン領域よりソース領域の近くに配置され、非対称Ｎ型電界効果トランジスタはボディタイおよび非対称ハロー注入のために対称Ｎ型電界効果トランジスタとして作用するように動作可能である。
本明細書にさらに詳細に記載されている本発明の模範的な諸実施形態の１つまたは複数の態様をさらに含む、上記のいずれかのようなＦＥＴ。
（４）他の模範的な実施形態では、図５に描写されているように、非対称Ｎ型電界効果トランジスタを形成するための方法は、チャネルを介してそれに結合されたソース領域およびドレイン領域を形成すること（５０１）と、チャネルの少なくとも一部分の上に重なるゲート構造体を形成すること（５０２）と、角度付き注入を実行して、少なくとも部分的にチャネル内に配置されたハロー注入であって、ドレイン領域よりソース領域の近くに配置されたハロー注入を形成すること（５０３）と、チャネルに結合されたボディタイを形成すること（５０４）を含む。
ソース領域、ドレイン領域、およびチャネルが埋設酸化物層の上に重なり、埋設酸化物層がシリコン基板の上に重なる、上記のような方法。本明細書にさらに詳細に記載されている本発明の模範的な諸実施形態の１つまたは複数の態様をさらに含む、上記のいずれかのような方法。少なくとも１つの他の角度付き注入を実行して、ソース拡張注入およびドレイン拡張注入のうちの少なくとも１つを形成することをさらに含む、上記のいずれかのような方法。垂直注入を実行して、ソース領域およびドレイン領域のうちの少なくとも１つにドープすることをさらに含む、上記のいずれかのような方法。角度付き注入が、少なくとも部分的にドレイン領域をマスクするためにゲート構造体の少なくとも一部分を使用する、上記のいずれかのような方法。
図５に示されているブロックはさらに、１つまたは複数のコンポーネント、回路、チップ、装置、プロセッサ、コンピュータ・プログラム、あるいは機能ブロック、またはこれらの組み合わせによって実行される１つまたは複数の機能あるいは動作またはその両方に対応するものと見なすことができる。上記のいずれかあるいは全部またはその両方は、本明細書に記載されている本発明の模範的な諸実施形態による動作を可能にする任意の実施可能な解決策または配置構成で実現することができる。
加えて、図５に描写されているブロックの配置構成は、単に模範的かつ比制限的なものであると見なすべきである。本発明の模範的な諸実施形態のうちの１つまたは複数を実現するために、図５に示されているブロックは、任意の順序（たとえば、任意の適切な順序、実施可能な順序、あるいは実行可能な順序、またはこれらの組み合わせである順序）で、あるいは同時に、またはその両方で実行可能な１つまたは複数の機能あるいは動作またはその両方に対応することができることを認識されたい。加えて、本発明の１つまたは複数の他の模範的な実施形態を実現するために、図５に示されているものに併せて、１つまたは複数の追加の機能、動作、あるいはステップ、またはこれらの組み合わせを使用することができる。
すなわち、図５に示されている本発明の模範的な諸実施形態は、任意の組み合わせ（たとえば、任意の適切な組み合わせ、実施可能な組み合わせ、あるいは実行可能な組み合わせ、またはこれらの組み合わせである組み合わせ）で１つまたは複数の他の態様に併せて、使用、実現、または実践することができ、図５に示されているステップ、ブロック、動作、あるいは機能、またはこれらの組み合わせのみに限定されるわけではない。
当業者であれば、本明細書で識別されたコンポーネントを形成するための様々な方法および技法を認識するであろう。非制限的例として、このような形成は、様々な材料および層の付着あるいはエッチングまたはその両方を伴う可能性がある。他の１つの非制限的例として、このような形成は、１つまたは複数のマスク（たとえば、ハードマスク、ソフトマスク）、感光材料（たとえば、フォトレジスト）、反射防止コーティング、および平坦化層などのフォトリソグラフィの材料あるいは技法またはその両方を使用することができる。材料を付着させることは、化学的気相堆積（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ・エンハンスＣＶＤ（ＰＥＣＶＤ）、減圧ＣＶＤ（ＳＡＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、急熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、スパッタリング蒸着、イオン・ビーム蒸着、電子ビーム蒸着、レーザ・アシスト付着、熱酸化、熱窒化、スピンオン法、物理的気相堆積法（ＰＶＤ）、原子層付着（ＡＬＤ）、化学酸化、分子線エピタキシ（ＭＢＥ）、メッキ、または蒸着を含むがこれらに限定されない、付着すべき材料に適した現在既知であるかまたは今後開発される任意の技法を含むことができる。
当業者であれば、さらに、上記の模範的な半導体のエリア、領域、ゾーン、要素、部分、あるいはコンポーネント、またはこれらの組み合わせについて鮮明な描写が存在しない場合が多いことを認識するであろう。図面（たとえば、図１〜図４）に描写されている境界が定められた領域および要素は、本発明の模範的な諸実施形態の制限としてではなく、例証のために示されている。
「接続された（connected）」あるいは「結合された（coupled）」という用語またはこれらの変形の使用は、直接または間接を問わず、識別された要素間のこのような接続または結合を示すものと解釈しなければならない。１つの非制限的例として、「結合された」要素間に１つまたは複数の中間要素が存在する場合もある。識別された要素間の接続または結合は、非制限的例として、上記の模範的な諸実施形態により、物理的なもの、電気的なもの、磁気的なもの、論理的なもの、またはこれらの任意の適切な組み合わせにすることができる。非制限的例として、この接続または結合は、１つまたは複数のプリントされた電気接続、ワイヤ、ケーブル、媒体、またはこれらの任意の適切な組み合わせを含むことができる。
一般に、本発明の様々な模範的な実施形態は、ソフトウェア、ハードウェア、ロジック、特殊目的回路、またはこれらの任意の組み合わせなど、種々の媒体で実現することができる。１つの非制限的例として、いくつかの態様はコンピューティング・デバイス上で実行可能なソフトウェアで実現することができ、その他の態様はハードウェアで実現することができる。
上記の説明は、模範的かつ非制限的例として、本発明を実施するために発明者によって現在企図されている最良の方法および装置の完全かつ有益な説明を提供している。しかし、様々な変更例および適応例は、添付図面および特許請求の範囲に併せて読んだときに、上記の説明を考慮して当業者にとって自明なものになる可能性がある。当業者であれば、さらに、その様々な材料、層、コンポーネント、および配置構成が単に模範的なものであり、本発明の模範的な諸実施形態の教示を逸脱せずにその他のまたは異なる材料、層、コンポーネント、および配置構成が使用可能であることを認識するであろう。しかし、このような変更例および同様の変更例はいずれも依然として本発明の模範的な諸実施形態の教示の範囲内に含まれることになる。
さらに、本発明の好ましい諸実施形態の特徴の一部は、それに対応してその他の特徴を使用せずに有利に使用することができるであろう。このため、上記の説明は、その制限としてではなく、単に本発明の原理の例証と見なすべきである。

Claims (5)

  1. シリコン・オン・インシュレータ非対称Ｎ型電界効果トランジスタであって、
    インシュレータ層まで延びるトレンチ分離により分離された活性領域内で前記インシュレータ層まで延びるドレイン領域と、
    前記活性領域内で前記インシュレータ層の上のチャネルと、
    前記活性領域内で前記チャネルを介して前記ドレイン領域に結合され前記インシュレータ層まで延びるソース領域と、
    前記チャネルの少なくとも一部分の上に重なるゲート構造体と、
    前記活性領域内で少なくとも部分的に前記チャネル内に配置されたハロー注入であって、前記ドレイン領域より前記ソース領域の近くに配置されたハロー注入と、
    前記チャネルに結合されたボディタイと
    を含み、
    前記ハロー注入は、部分的に前記ソース領域内に配置され、
    前記活性領域内でソース拡張注入およびドレイン拡張注入をさらに含み、前記ソース拡張注入は前記ソース領域に結合され、前記ドレイン拡張注入は前記ドレイン領域に結合され、前記ソース拡張注入および前記ドレイン拡張注入は非対称に配置され、前記ソース拡張注入が前記ドレイン拡張注入よりもサイズあるいはドーピングまたはその両方が大きい、
    非対称Ｎ型電界効果トランジスタ。
  2. 前記ハロー注入が角度付き注入手順によって形成される、請求項１記載の非対称Ｎ型電界効果トランジスタ。
  3. 前記ボディタイが、Ｈゲート、Ｔゲート、ショットキー構造体、およびボディ・ソース・タイのうちの少なくとも１つを含む、請求項１記載の非対称Ｎ型電界効果トランジスタ。
  4. シリコン・オン・インシュレータ非対称Ｎ型電界効果トランジスタであって、インシュレータ層まで延びるトレンチ分離により分離された活性領域内で前記インシュレータ層まで延びるソース領域と、前記活性領域内で前記インシュレータ層まで延びるドレイン領域と、前記活性領域内で前記インシュレータ層の上のＰ型チャネルと、前記活性領域内で少なくとも部分的に前記Ｐ型チャネル内に配置されたハロー注入と、前記活性領域内のソース拡張注入と、前記活性領域内のドレイン拡張注入と、ゲート構造体と、ボディタイとを含み、前記ハロー注入が前記ドレイン領域より前記ソース領域の近くに配置され、前記ハロー注入は、部分的に前記ソース領域内に配置されており、前記ソース拡張注入は前記ソース領域に結合され、前記ドレイン拡張注入は前記ドレイン領域に結合され、前記ソース拡張注入および前記ドレイン拡張注入は非対称に配置され、前記ソース拡張注入が前記ドレイン拡張注入よりもサイズあるいはドーピングまたはその両方が大きい、非対称Ｎ型電界効果トランジスタ。
  5. 前記ボディタイが、Ｈゲート、Ｔゲート、ショットキー構造体、およびボディ・ソース・タイのうちの少なくとも１つを含む、請求項４記載の非対称Ｎ型電界効果トランジスタ。
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