CN115911129A - 半导体结构及其形成方法 - Google Patents

Abstract

本公开提供一种半导体结构及其形成方法，该半导体结构可以包括：半导体衬底以及凸出于半导体衬底的鳍部，沿鳍部的延伸方向，半导体衬底包括相邻的器件区、以及位于相邻器件区之间的电学打断区；栅极结构，位于半导体衬底之上，横跨鳍部且覆盖鳍部的顶部和侧壁；源漏区，位于鳍部中栅极结构的两侧；第一掺杂区，位于电学打断区对应的鳍部或电学打断区对应的栅极结构。通过形成第一掺杂区实现对连续有源区进行隔离，且不会产生漏电、增加功耗等不利影响。

Description

半导体结构及其形成方法

技术领域

本公开涉及但不限于半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

鳍式场效应晶体管(fin field-effect transistor，FinFET)，是一种新的互补式金氧半导体晶体管。在FinFET的架构中，闸门成类似鱼鳍的叉状三维架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流，也可以大幅缩短单个金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor，MOS)的栅长。

但是，由于随着器件尺寸的不断减小，FinFET中的有源区之间的间距也越来越近，不同有源区之间的隔离显得十分重要。因此需要合适的方式去隔离连续有源区，并保证不会带来不利影响。

发明内容

本公开提供一种半导体结构及其形成方法，以实现对连续有源区进行隔离，且不会产生漏电、增加功耗等不利影响。

第一方面，本公开提供一种半导体结构，包括：半导体衬底以及凸出于半导体衬底的鳍部，沿鳍部的延伸方向，半导体衬底包括相邻的器件区、以及位于相邻器件区之间的电学打断区；栅极结构，位于半导体衬底之上，横跨鳍部且覆盖鳍部的顶部和侧壁；源漏区，位于鳍部中栅极结构的两侧；第一掺杂区，位于电学打断区对应的鳍部或电学打断区对应的栅极结构。

在一种可能的实施方式中，当源漏区之间为N型沟道时，第一掺杂区中的注入离子为碳离子、氧离子、氮离子或P型离子，P型离子包括硼离子、镓离子或铟离子。

在一种可能的实施方式中，当源漏区之间为P型沟道时，第一掺杂区中的注入离子为碳离子、氧离子、氮离子或N型离子，N型离子包括磷离子、砷离子或锑离子。

在一种可能的实施方式中，注入离子的注入能量为1KeV-10KeV，注入剂量为1E13atom/cm2至1E15atom/cm2，注入角度为0°-10°。

在一种可能的实施方式中，栅极结构为金属栅极结构。

在一种可能的实施方式中，半导体结构还包括：栅介质层，位于栅极结构与鳍部之间。

第二方面，本公开提供一种半导体结构的形成方法，该方法包括：提供半导体衬底，半导体衬底表面具有凸出于半导体衬底的多个鳍部；沿鳍部的延伸方向，半导体衬底形成相邻的器件区、以及位于相邻器件区之间的电学打断区；在形成位于半导体衬底之上，横跨鳍部且覆盖鳍部的顶部和侧壁的栅极结构之前，对电学打断区对应的鳍部进行第一离子掺杂，形成第一掺杂区；或，在形成位于半导体衬底之上，横跨鳍部且覆盖鳍部的顶部和侧壁的栅极结构之后，对电学打断区对应的栅极结构进行第一离子掺杂，形成第一掺杂区。

在一种可能的实施方式中，在形成位于半导体衬底之上，横跨鳍部且覆盖鳍部的顶部和侧壁的栅极结构之前，对电学打断区对应的鳍部进行第一离子掺杂，包括：形成位于鳍部中栅极结构位置两侧的源漏区；形成位于半导体衬底上方的伪栅极结构；去除电学打断区对应的伪栅极结构，暴露出位于电学打断区的鳍部的顶部和侧壁，对伪栅极结构开口下方的鳍部进行第一离子掺杂，形成第一掺杂区。

在一种可能的实施方式中，在形成位于半导体衬底之上，横跨鳍部且覆盖鳍部的顶部和侧壁的栅极结构之前，对电学打断区对应的鳍部进行第一离子掺杂，包括：形成位于半导体衬底上方的栅介质层；对栅介质层之下的位于电学打断区的鳍部进行第一离子掺杂，形成第一掺杂区；形成位于第一掺杂区位置两侧的源漏区。

在一种可能的实施方式中，在形成第一掺杂区之后，方法还包括：形成位于栅极结构的两侧，连接源漏区的源漏电极。

在一种可能的实施方式中，方法还包括：当源漏区之间为N型沟道时，形成第一掺杂区中的注入离子为碳离子、氧离子、氮离子或P型离子，P型离子包括硼离子、镓离子或铟离子。或者，当源漏区之间为P型沟道时，形成第一掺杂区中的注入离子为碳离子、氧离子、氮离子或N型离子，N型离子包括磷离子、砷离子或锑离子。

在一种可能的实施方式中，注入离子的注入能量为1KeV-10KeV，注入剂量为1E13atom/cm2至1E15atom/cm2，注入角度为0°-10°。

本公开提供的技术方案可以包括以下有益效果：

在本公开中，通过施加电压产生电学打断区域，实现对连续有源区进行电学隔离。另外，在本公开中通过离子注入的方式形成位于电学打断区对应的鳍部或电学打断区对应的栅极结构的第一掺杂区，在该区域掺杂可以解决电学打断区域的漏电流，降低芯片功耗。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开的保护范围。

附图说明

图1为本公开实施例中电路单元的结构示意图；

图2为本公开实施例中图1电路单元的等效电路示意图；

图3为本公开实施例中一种半导体结构的立体结构示意图；

图4为本公开实施例中一种半导体结构的形成过程的结构示意图；

图5为本公开实施例中另一种半导体结构的形成过程的结构示意图；

图6为本公开实施例中又一种半导体结构的形成过程的结构示意图；

图7为本公开实施例中一种半导体结构的形成方法的示意图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

为了说明本公开所述的技术方案，下面通过具体实施例来进行说明。

FinFET是一种新的互补式金氧半导体晶体管。FinFET源自于传统标准的晶体管(场效应晶体管)的一项创新设计。在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流，也可以大幅缩短晶体管的栅长。

FinFET有源区一般为轻掺杂，大大减小粒子的散射作用，使得载流子迁移率大大提高，开关速度增加。FinFET增加了栅极对沟道的控制面积，抑制短沟道效应，减小了亚阈值泄漏电流。由于FinFET比传统晶体管对短沟道效应有更强的抑制，因而可以设置更厚的栅氧化层，减小栅泄露电流。由于FinFET比传统晶体管具有更强的栅控能力，因此可以进一步缩短栅长，减小MOS管面积。

由于FinFET具有上述优点，因此在半导体领域得到广泛的应用。在半导体制造的过程中，会产生多个MOS管的有源区(源区、沟道区和漏区)并形成连续有源区。

但是，随着器件尺寸的不断减小，FinFET中的有源区之间的间距也越来越近，使得解决不同有源区之间的隔离问题变得十分重要。因此，需要合适的方式去隔离连续有源区，并保证不会带来不利影响。

现有技术中，通过改变电路的版图设计，将传输门器件设计为两个晶体管并联实现一个晶体管的功能的器件，将与电学打断器件毗邻的源极/漏极区改变为固定电平的电极，同时传输门输出级和电学打断晶体管的源极/漏极保持隔离，实现传输门存储数据不因连续有源区漏电而发生变化。但是，该方法将两个晶体管替代一个晶体管，会增加器件数量，致使需要更大的版图面积，该方法的连续有源区仍然存在漏电，无法避免地带来静态功耗。

为了解决上述问题，本公开实施例提供一种半导体结构，以实现对连续有源区进行隔离，且不会产生漏电、增加功耗等不利影响。

数字电路的基本单元可指基本逻辑门电路和其它一些直接由晶体管构成的底层功能部件，即可以含有基本的逻辑门电路、寄存器等。图1为本公开实施例中电路单元的结构示意图。图2为本公开实施例中图1电路单元的等效电路示意图。参见图1至图2所示，本公开实施例中的电路单元为寄存器电路。该寄存器电路由P型MOS管(指N型衬底、P沟道，靠空穴的流动运送电流的MOS管)和N型MOS管(指P型衬底、N沟道)组成。其中，NMOS位于P型衬底内，PMOS位于N型衬底内，P型衬底和N型衬底就构成了一个PN结。PN结具有单向导电性，那么，合理利用单向导电性就可以实现PMOS管和NMOS管互相隔离。

本公开实施例中发现采用反偏电压，即P型衬底接低电平，N型衬底接高电平的方式可以实现PN结的截止。因此，本公开实施例中可以采用上述反偏电压(也可以为电学打断)的方式实现晶体管关断，进而实现电学隔离。示例性的，本公开实施例中电学打断可以为施加器件的电源端VDD于P型沟道，接地端VSS于N型沟道。

如图1所示，在半导体结构中，源极/漏极区和栅极区交替分布，共同构成连续有源区1。其中，横线填充表示源极/漏极区，例如源极/漏极区2，斜线填充表示栅极区，例如栅极区3。源极/漏极区和栅极区交替分布构成的场效应管。除此以外，图1中还包括连接源极/漏极区和栅极区的金属层5。参见图1对应的等效电路图(图2)，金属层5可为OUT端口到IN端口的连接线。

由图1可知，源极/漏极区6和源极/漏极区7与周围的结构可形成PN结。那么，在源极/漏极区6施加VDD，源极/漏极区7施加VSS，即可使得栅极区8形成隔离区，对图1中左半部分的寄存器结构进行电学打断。对应到图2的等效电路中，可理解为在串联的两个场效应管分别施加VDD和VSS，从而对寄存器电路进行电学打断。另外，图2中的输入信号D对应在源极/漏极区2的一端输入，使能信号EN对应在栅极区3的一端输入，寄存信号E对应在栅极区4的一端输入，输出信号QN则对应在与源极/漏极区2的一端相反的端部输出。

进一步地，在源极/漏极区6和源极/漏极区7施加电压进行电学打断后，存在漏电现象。例如，当在输入信号D为低电平(电位记为0)，传输门打开的情况下，OUT端口将被拉低至0电位。在此条件下，从VDD到OUT端口将存在漏电。该漏电将影响OUT端口的电荷，从而改变OUT端口所保存的状态，引起误码。类似的，在输入信号D为高电平(电位记为1)，将存在从OUT端口到VSS的漏电，也会造成OUT端口状态的改变。

由上述可知，采用施加电压的方式进行电学隔离会有存在漏电。漏电将导致芯片整体静态功耗上升，造成损耗。尤其是在超低功耗电路设计中，由于芯片的输入电压较低，因此该漏电在芯片的整体功耗中占比会更高。

因此，采用上述电学打断的方式去隔离连续有源区，还需解决不利影响。

为了解决上述问题，本公开实施例提供一种半导体结构。以实现能够采用电学打断对连续有源区进行隔离，且不会产生漏电、增加功耗等不利影响。

图3为本公开实施例中一种半导体结构的立体结构示意图。由图3可知，本公开实施例的半导体结构为标准的FinFET结构，具有半导体衬底11，半导体衬底11表面具有鳍部12和横跨鳍部12的栅极结构，栅极结构覆盖部分鳍部12的顶部和侧壁。栅极结构包括横跨鳍部12的栅介质层和覆盖栅介质层的栅电极层。半导体衬底上还具有隔离结构15，隔离结构15的表面低于鳍部12的顶部表面，隔离结构15用于电学隔离相邻的鳍部12。沿鳍部12的延伸方向，即图3所示的B-B1方向，半导体衬底包括相邻的器件区、以及位于相邻器件区之间的电学打断区(未图示)。

除上述结构外，本公开实施例在电学打断区对应的鳍部或电学打断区晶体管对应的栅极结构具有第一掺杂区(具体位置参见图4至图6实施例的描述)。

其中，所述第一掺杂区通过离子注入的方式实现，用于改变沟道导电能力或将沟道转化为绝缘体或改变沟道阈值电压，从而消灭电学打断所产生的漏电。

为使本公开实施例的上述优点能够更为明显易懂，下面结合附图4-6对本公开实施例进行说明。

图4为本公开实施例中一种半导体结构的形成过程的结构示意图；图5为本公开实施例中另一种半导体结构的形成过程的结构示意图；图6为本公开实施例中又一种半导体结构的形成过程的结构示意图。图4至图6都为图3沿B-B1轴线的剖视图。

应理解的，图3只示出了一个横跨鳍部的栅极结构，实际制造时，形成连续有源区会存在多个栅极结构和多个源极/漏极区，如图4至图6所示，为展示有多个栅极结构和多个源极/漏极区的剖视图。

由图4至图6可知，本公开实施例中的第一掺杂区可以不限于由以下几种方式形成。

第一种方式，将电学打断位置处(图1中的6和7)的晶体管的栅极暴露出来，在金属栅极处通过离子注入的方式进行掺杂。

以下，介绍第一种方式形成第一掺杂区的步骤。

第一步、形成鳍。半导体衬底11可以是单晶硅，多晶硅或非晶硅等，半导体衬底11还可以是其它半导体材料，本公开实施例对此不作具体限定。鳍部12与半导体衬底11的连接方式是一体的，共同形成图4中的基体16。形成鳍部12的方法为现有技术，本公开实施例对此不作具体限定。示例性的，形成鳍部12的方法可以为：在半导体衬底11上沉积一层鳍部材料层，然后以半导体衬底11为刻蚀停止层刻蚀鳍部材料层形成鳍部12。

第二步、在相邻鳍部12之间的半导体衬底11表面形成隔离结构15(图4至图6未示出)，隔离结构15的表面低于鳍部12的顶部表面。隔离结构15用于电学隔离相邻的鳍部12。隔离结构15的材料包括氧化硅、氮氧化硅或氢氧化硅等。形成隔离结构15的方法为现有技术，本公开实施例对此不作具体限定。示例性的，形成所述隔离结构15的方法可以为：形成覆盖半导体衬底11表面和鳍部12的隔离结构材料层，并填充满相邻鳍部12之间的凹槽；采用平坦化工艺平坦化所述隔离结构材料层；刻蚀去除部分隔离结构材料层，形成隔离结构15。

第三步、形成横跨鳍部12的栅极结构，栅极结构位于氧化层21之上，部分鳍部12的顶部和侧壁。栅极结构用于作为伪栅22，后续需要被去除。伪栅22为金属栅极结构，通过后形成高K栅介质层形成金属栅极的工艺所形成。其中，高K栅介质层的材料为高K介质材料；其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。进一步的，伪栅22的侧壁上还形成有空间层18。空间层18用于伪栅22的侧壁起到保护作用，还用于定义源极/漏极区17的形成区域。空间层18材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅中的一种或多种，空间层18材料可以为单层结构或叠层结构，图4示出为单层。

第四步、在伪栅22两侧的形成源极/漏极区17。形成源极/漏极区17的方法为现有技术，本公开实施例对此不作具体限定。示例性的，形成源极/漏极区17的方法可以为：在鳍部12表面外延生长源极/漏极区材料层，然后对源极/漏极区材料层进行掺杂。

第五步、绝缘介质层23位于氧化层21之上，且覆盖空间层18的侧壁。绝缘介质层23的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。采用绝缘介质机械平坦化之后，可形成图4中(a)所示的结构。

第六步、做一步光刻，打开电学打断位置处晶体管的栅极区域，做离子注入(如F，Ge，AL，O，N，C，Si)，改变此栅极对应金属的功函数，从而提高对应晶体管的阈值电压，降低关断电流。包括：1、由图4中(a)到(b)，去除氧化层21上方的伪栅22；2、由图4中(b)到(c)，刻蚀基体16上方的氧化层21；3、由图4中(c)到(d)，完成高K栅的制造，形成金属栅20；4、由图4中(d)到(e)，使用光刻胶19遮挡不需要掺杂的区域，对需要掺杂的区域进行离子注入；5、由图4中(e)到(f)，在第一掺杂区24进行掺杂，形成位于电学打断位置处的晶体管的掺杂金属栅。

通过上述步骤，即可实现第一种方式下的第一掺杂区。

在一些可能的实施方式中，上述第六步的离子注入还可以为当源极/漏极区之间为N型沟道时，第一掺杂区中的注入离子为碳离子、氧离子、氮离子、氟离子、硅离子或P型离子，P型离子包括硼离子、镓离子或铟离子；当源极/漏极区之间为P型沟道时，第一掺杂区中的注入离子为碳离子、氧离子、氮离子氟离子、硅离子或N型离子，N型离子包括磷离子、砷离子或锑离子。

其中，注入离子的注入能量为1KeV-10KeV，注入剂量为1E13atom/cm²至1E15atom/cm²，注入角度为0°-10°。

在本公开实施例中，在完成高K栅成型之后，做一步额外光刻，打开电学打断位置处晶体管的栅极区域，且在金属栅极处通过离子注入改变此栅极对应金属的功函数，从而提高对应晶体管的阈值电压，降低关断电流。

第二种方式，将将电学打断位置处的晶体管的栅极暴露出来，在鳍部通过离子注入的方式对沟道进行掺杂。

以下，介绍第二种方式形成第一掺杂区的步骤。

第一步、同上述第一种方式的第一步和第二步。

第二步、由图5中的(a)到(b)，去除基体16(只含鳍部12位置)上方的保护层25，使得基体16(只含鳍部12)暴露出来。

第三步、在基体16上方做氧化物沉积，形成氧化层21，如图5中的(c)。

第四步、做一步光刻，打开电学打断位置处晶体管的栅极区域，在该区域的基体16(只含鳍部12)做离子注入(如F，Ge，AL，O，N，C，Si)，改变沟道电导率，改变晶体管功函数，从而降低关断电流。包括：1、由图5中(c)到(d)，在电学打断区域栅极对应的基体16(只含鳍部12)做光刻离子注入，形成位于电学打断位置处晶体管的栅极下方的第一掺杂区26；2、由图5中(d)到(e)，横跨基体16形成伪栅22和空间层18；3、由图5中(e)到(f)，基体16(只含鳍部12)外延生长形成源极/漏极区17；4、由图5中(f)到(g)，绝缘介质沉积基体16并形成绝缘介质层23；5、由图5中(g)到(h)，去除伪栅22；6、由图5中(h)到(i)，形成栅极结构27(包括栅介质层和金属栅)；7、由图5中(i)到(j)形成源漏电极28，源漏电极28用于给源极/漏极区17导电。

通过上述步骤，即可实现第二种方式下的第一掺杂区。

在一些可能的实施方式中，上述第四步的离子注入还可以为当源极/漏极区之间为N型沟道时，第一掺杂区中的注入离子为碳离子、氧离子、氮离子、氟离子、硅离子或P型离子，P型离子包括硼离子、镓离子或铟离子；当源极/漏极区之间为P型沟道时，第一掺杂区中的注入离子为碳离子、氧离子、氮离子氟离子、硅离子或N型离子，N型离子包括磷离子、砷离子或锑离子。

其中，注入离子的注入能量为1KeV-10KeV，注入剂量为1E13atom/cm²至1E15atom/cm²，注入角度为0°-10°。

在本公开实施例中，在鳍部保护层去除后，做氧化物沉积，并在此之后做一步单独光刻，打开电学打断区域对应晶体管的栅极区域，在开口的鳍部沟道做一步离子注入，实现改变沟道电导率，改变晶体管功函数，从而降低关断电流。

第三种方式，将电学打断位置处的晶体管的栅极暴露出来，在鳍部通过离子注入的方式对沟道进行掺杂。

以下，介绍第三种方式形成第一掺杂区的步骤。

第一步、同上述第二种方式的第一步至第三步。

第二步、横跨基体16形成伪栅22和空间层18，基体16(只含鳍部12)外延生长形成源极/漏极区17，绝缘介质沉积基体16并形成绝缘介质层23，形成图6中(a)的结构。

第三步、去除伪栅22，形成图6中(b)的结构。

第四步、做一步光刻，打开电学打断位置处晶体管的栅极区域，在该区域的鳍部做离子注入(如C，O，N)，改变沟道材料电导率，改变晶体管功函数，降低漏电和关断电流。包括：1、由图6中(b)到(c)，使用光刻胶19遮挡不需要掺杂的区域；2、由图6中(c)到(d)，对需要掺杂的区域进行离子注入；3、由图6中(d)到(e)，注入离子后，形成位于电学隔离位置处晶体管的栅极下方沟道的第一掺杂区29；4、由图6中(e)到(f)，形成横跨基体16的金属栅20。

通过上述步骤，即可实现第三种方式下的第一掺杂区。

在一些可能的实施方式中，上述第四步的离子注入还可以为当源极/漏极区之间为N型沟道时，第一掺杂区中的注入离子为碳离子、氧离子、氮离子、氟离子、硅离子或P型离子，P型离子包括硼离子、镓离子或铟离子；当源极/漏极区之间为P型沟道时，第一掺杂区中的注入离子为碳离子、氧离子、氮离子氟离子、硅离子或N型离子，N型离子包括磷离子、砷离子或锑离子。

其中，注入离子的注入能量为1KeV-10KeV，注入剂量为1E13atom/cm²至1E15atom/cm²，注入角度为0°-10°。

在本公开实施例中，在完成伪栅去除后，做一步单独光刻，打开电学打断区域对应晶体管的栅极区域，在开口的鳍部沟道做一步离子注入，改变沟道材料电导率，改变晶体管功函数，降低漏电和关断电流。

基于相同的发明构思，本公开实施例提供了一种半导体结构的形成方法，以实现能够采用电学打断对连续有源区进行隔离，且不会产生漏电、增加功耗等不利影响。图7为本公开实施例中一种半导体结构的形成方法的示意图，该半导体结构的形成方法，包括：

S701，提供半导体衬底。

可以理解的，在形成半导体结构之前，首先需要提供半导体衬底。半导体衬底表面具有凸出于半导体衬底的多个鳍部。

S702，沿鳍部的延伸方向，半导体衬底形成相邻的器件区、以及位于相邻器件区之间的电学打断区。

S703，在形成位于半导体衬底之上，横跨鳍部且覆盖鳍部的顶部和侧壁的栅极结构之前，对电学打断区对应的鳍部进行第一离子掺杂，形成第一掺杂区。

S704，在形成位于半导体衬底之上，横跨鳍部且覆盖鳍部的顶部和侧壁的栅极结构之后，对电学打断区对应的栅极结构进行第一离子掺杂，形成第一掺杂区。

可以理解的，S701之后执行S702，S702执行之后执行S703或S704。即形成本公开实施例中的半导体结构只需要执行S701、S702和S703或者执行S701、S702和S704。

本公开实施例中的半导体结构形成方法可以应用于形成本公开实施例中的半导体结构。因此，本公开实施例提供的半导体结构的形成方法可参考图3至图6实施例中对半导体结构的具体形成过程的详细描述，为了说明书的简洁，这里不再赘述。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (12)

1.一种半导体结构，其特征在于，包括：

半导体衬底以及凸出于所述半导体衬底的鳍部，沿所述鳍部的延伸方向，所述半导体衬底包括相邻的器件区、以及位于相邻器件区之间的电学打断区；

栅极结构，位于所述半导体衬底之上，横跨所述鳍部且覆盖所述鳍部的顶部和侧壁；

源漏区，位于所述鳍部中所述栅极结构的两侧；

第一掺杂区，位于所述电学打断区对应的鳍部或所述电学打断区对应的栅极结构。

2.根据权利要求1所述的半导体结构，其特征在于，当所述源漏区之间为N型沟道时，所述第一掺杂区中的注入离子为碳离子、氧离子、氮离子或P型离子，所述P型离子包括硼离子、镓离子或铟离子。

3.根据权利要求1所述的半导体结构，其特征在于，当所述源漏区之间为P型沟道时，所述第一掺杂区中的注入离子为碳离子、氧离子、氮离子或N型离子，所述N型离子包括磷离子、砷离子或锑离子。

4.根据权利要求3所述的半导体结构，其特征在于，所述注入离子的注入能量为1KeV-10KeV，注入剂量为1E13atom/cm²至1E15atom/cm²，注入角度为0°-10°。

5.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构为金属栅极结构。

6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：栅介质层，位于所述栅极结构与所述鳍部之间。

7.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面具有凸出于所述半导体衬底的多个鳍部；

沿所述鳍部的延伸方向，所述半导体衬底形成相邻的器件区、以及位于相邻器件区之间的电学打断区；

在形成位于所述半导体衬底之上，横跨所述鳍部且覆盖所述鳍部的顶部和侧壁的栅极结构之前，对所述电学打断区对应的所述鳍部进行第一离子掺杂，形成第一掺杂区；或，

在形成位于所述半导体衬底之上，横跨所述鳍部且覆盖所述鳍部的顶部和侧壁的栅极结构之后，对所述电学打断区对应的栅极结构进行第一离子掺杂，形成第一掺杂区。

8.根据权利要求7所述的方法，其特征在于，所述在形成位于所述半导体衬底之上，横跨所述鳍部且覆盖所述鳍部的顶部和侧壁的栅极结构之前，对所述电学打断区对应的所述鳍部进行第一离子掺杂，包括：

形成位于所述鳍部中栅极结构位置两侧的源漏区；

形成位于所述半导体衬底上方的伪栅极结构；

去除所述电学打断区对应的伪栅极结构，暴露出位于所述电学打断区的所述鳍部的顶部和侧壁，对所述伪栅极结构开口下方的所述鳍部进行第一离子掺杂，形成第一掺杂区。

9.根据权利要求7所述的方法，其特征在于，所述在形成位于所述半导体衬底之上，横跨所述鳍部且覆盖所述鳍部的顶部和侧壁的栅极结构之前，对所述电学打断区对应的所述鳍部进行第一离子掺杂，包括：

形成位于所述半导体衬底上方的栅介质层；

对所述栅介质层之下的位于所述电学打断区的所述鳍部进行第一离子掺杂，形成第一掺杂区；

形成位于所述第一掺杂区位置两侧的源漏区。

10.根据权利要求8或9所述的方法，其特征在于，在所述形成第一掺杂区之后，所述方法还包括：

形成位于所述栅极结构的两侧，连接所述源漏区的源漏电极。

11.根据权利要求8或9所述的方法，其特征在于，所述方法还包括：

当所述源漏区之间为N型沟道时，形成所述第一掺杂区中的注入离子为碳离子、氧离子、氮离子或P型离子，所述P型离子包括硼离子、镓离子或铟离子；

或者，当所述源漏区之间为P型沟道时，形成所述第一掺杂区中的注入离子为碳离子、氧离子、氮离子或N型离子，所述N型离子包括磷离子、砷离子或锑离子。

12.根据权利要求11所述的方法，其特征在于，所述注入离子的注入能量为1KeV-10KeV，注入剂量为1E13atom/cm²至1E15atom/cm²，注入角度为0°-10°。

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