TWI469324B - 具有本體控制之雙通道電晶體及具有該電晶體之電路 - Google Patents

具有本體控制之雙通道電晶體及具有該電晶體之電路 Download PDF

Info

Publication number
TWI469324B
TWI469324B TW98103173A TW98103173A TWI469324B TW I469324 B TWI469324 B TW I469324B TW 98103173 A TW98103173 A TW 98103173A TW 98103173 A TW98103173 A TW 98103173A TW I469324 B TWI469324 B TW I469324B
Authority
TW
Taiwan
Prior art keywords
region
transistor
circuit
channel
electronic circuit
Prior art date
Application number
TW98103173A
Other languages
English (en)
Other versions
TW200941711A (en
Inventor
Frank Wirbeleit
Original Assignee
Globalfoundries Us Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Globalfoundries Us Inc filed Critical Globalfoundries Us Inc
Publication of TW200941711A publication Critical patent/TW200941711A/zh
Application granted granted Critical
Publication of TWI469324B publication Critical patent/TWI469324B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Static Random-Access Memory (AREA)
  • Element Separation (AREA)

Description

具有本體控制之雙通道電晶體及具有該電晶體之電路
本發明所揭示係大致關於積體電路的製造，且特別是能達成電晶體裝置的廣泛功能之電晶體架構，因此提供簡化電路元件(像是暫存器、靜態隨機存取記憶體單元(RAM cells)等等)的組構的可能。
在現在的積體電路裡，像是微處理器、儲存裝置等等，大量的電子元件(特別是電晶體)被設置且操作於受限制的晶片區域上。雖然近十年已對增加效能以及減少電子元件的特徵尺寸(feature size)做出巨大進展，然而對於提升電子裝置功能的持續需求仍會迫使半導體製造商不斷地減少電子元件的尺寸以及增加其運行速度。然而，特徵尺寸的不斷變化涉及再設計製法技術及開發新製法策略與工具的極大努力以遵循新的設計規則。通常，複雜的電路包含複雜的邏輯部，金屬氧化物半導體(MOS)技術在裝置效能及/或電力消耗及/或成本效益上是目前較好的製程技術。在包含由MOS技術形成的邏輯部的積體電路中，所設置之大量的場效電晶體(field effect transistors，FETs)通常操作在開關模式，換言之，這些裝置展示出高導電狀態(接通狀態)以及高阻抗狀態(關閉狀態)。場效電晶體的狀態由閘極電極控制，依據適當地控制電壓之施加，可影響形成於汲極終端(drain terminal)和源極終端(source terminal)間的通道區域之導電性。
第1a圖表示典型的場效電晶體元件之剖面示意圖，場效電晶體元件可被用於以最新金屬氧化物半導體為基礎(MOS-based)之邏輯電路。電晶體元件100包括一基板101(例如矽基板)，該基板101具有形成於其上或其中的一晶狀區域(crystalline region)102，電晶體元件100的其他元件形成於晶狀區域102之上與之中。基板101也可相當於一種具有可容納該電晶體100的其他元件之特定厚度之晶狀半導體層形成於其上之絕緣基板。晶狀區域102包含兩種或兩種以上之不同濃度的不同摻雜劑材料以便得到所需的電晶體功能。為達這目的，高度摻雜之汲極和源極區域104係定義第一導電型態，例如N型導電(N-conductivity)，且係形成於晶狀區域102內且擁有特定之橫向與縱向的摻雜劑分佈(dopant profile)。另一方面，位於汲極和源極區域104間之晶狀區域102可被用以提供相反導電型態之材料所摻雜，在所示之例子為P型導電(P-conductivity)，以便在每一汲極和源極區域104產生PN接面。再者，一相當細的通道區域103被建立在汲極和源極區域104間，且當電晶體100作為N通道增強型電晶體時通道區域103可摻雜P型材料，或是當電晶體100作為N通道耗盡型電晶體時通道區域103可輕微摻雜N型材料。形成於上述通道區域103上的是閘極電極105，該閘極電極105被一薄閘極隔絕緣層106隔離且因此與通道區域103電性絕緣。在典型現代的電晶體元件，側壁間隔件107可設置於閘極電極105的側壁，可藉由離子植入法(ion implantation)在汲極和源極區域104生成期間及/或後續的程序中來使用該側壁間隔件107以提升閘極電極105的導電性，其中，於矽基礎(silicon-based)電晶體元件中側壁間隔件通常是包含摻雜多晶矽(polysilicon)。為了簡便，其它更多元件像是金屬矽化物等未顯示於第1a圖。
如前面所述，適當的製造程序涉及複數個高複雜的程序技術，那些技術係依據用以規定電晶體元件100關鍵尺寸及各自的程序容限的特定設計規則而定。舉例來說，電晶體100的一個基本尺寸是通道長度，換言之，在第1a圖中，為通道區域103的水平延伸，其中該通道長度大致上取決於閘極電極105之尺寸，這是因為閘極電極105(可能結合任何側壁間隔件，例如間隔件107)係在汲極和源極區域104生成期間使用作為植入遮罩。當先進的電晶體元件的關鍵尺寸目前近乎是50nm或更少時，任何於提昇積體電路的效能之進一步發展必須付出更大的努力於改寫已建立程序技術以及開發新的程序技術和程序工具。不考慮電晶體元件100實際的尺寸，其基本作用結構如下。於運作期間，該汲極和源極區域104連接各別的電壓(像是接地以及電源電壓VDD )，其中假設通道區域103為輕微地P型摻雜以便提供N通道增強型電晶體之機能。更一步假設左邊區域104是接地且因此作為源極區域，然而，原則上第1a圖所示之電晶體架構對稱於區域104。因此，在右手邊連接VDD 之區域104作為汲極區域。此外，晶狀區域102也與特定電位連接，有可能是接地電位，且接下來提及之任一電壓被視為參考提供給晶狀區域102和源極區104之接地電位的電壓。當無電壓提供給閘極電極105或是提供負電壓時，通道區域103之導電性保持相當低，因此至少從通道區域103至汲極區域104之PN接面為相反偏壓，且只有微不足道的少數電荷載子(charge carriers)出現在通道區域103。在增加提供給閘極電極105的電壓後，由於閘極電位與通道區域103之感壓耦合(capacitive coupling)，位於通道區域103之少數電荷載子(即電子)的數目會增加，但是由於PN接面仍無足夠的順向偏壓，通道區域103的整體導電性不會顯著的增加。在進一步提升閘電壓後，通道導電性會突然增加，此時少數電荷載子的數量會增加以消去PN接面中的空間電荷(space charge)區域，因此順向偏壓該PN接面使電子由源極區域流動到汲極區域。通道區域103的突然之導電性改變出現時之閘電壓被稱為臨界電壓VT 。
第1b圖定性地說明當裝置100作為N通道增強型電晶體之動作特性。閘電壓VG 繪置在橫軸VT ，而縱軸表示從源極區域經由通道區域103流到汲極區域的電流(也就是電子)。應該了解該汲極電流係依據電源電壓VDD 及電晶體100之特性而定。無論如何，汲極電流可表現出通道導電性的行為特性，而導電性的行為特性可由閘電壓所控制VG 。特別是高阻抗(high impedance)狀態及高導電率(high conductivity)狀態均透過臨界電壓VT 決定。
第1c圖示意性地顯示當電晶體元件100以N通道耗盡型電晶體形態設置時的特性，意即，當通道區域103為輕微的N型摻雜之情形。在這個例子中，多數(majority)電荷載子(電子)在零閘電壓時提供通道區域103之導電性，甚至是負閘電壓亦然，除非負閘電壓足夠高以導致產生足夠的少數電荷載子而造成反向偏壓的PN接面，因而突然降低通道導電性。相較於N通道增強型電晶體的行為特性，於N通道耗盡型電晶體中的臨界電壓VT 係偏移到負閘電壓。
應注意到在P通道增強型和耗盡型電晶體可獲得相似行為特性，然而，於負閘電壓時通道導電性是高的，且進一步增加閘電壓時於各別臨界電壓通道導電性會突然減少。
以場效電晶體(像是電晶體元件100)為基礎，可創造更多複雜電路元件。例如，暫存器型式的儲存元件、靜態隨機存取記憶體(random access memory,RAM)和動態RAM係代表複雜的邏輯電路之重要元件。舉例來說，在複雜的CPU核心運作期間，大量的資料必須被暫時地儲存或釋放，其中運作速度和儲存元件的容量對CPU整體效能會產生顯著的影響。依據於複雜的積體電路中所使用的記憶體階層，不同型態的記憶體元件將被使用。例如，由於暫存器與靜態RAM單元之較快的存取速度，故通常會被使用在CPU核心，而相較於暫存器或靜態RAM單元，由於動態RAM元件有較多的位元密度，故較宜被用以作為工作記憶體(working memory)。通常，動態RAM單元包括儲存電容器與單一個電晶體，然而，必須有一個複雜的記憶體管理系統以定時地更新儲放於儲存電容器內的電荷，否則會因為不可避免的漏電流而失去該電荷。雖然DRAM裝置之位元密度可以非常高，惟電荷必須結合週期性更新脈波由儲存電容器轉出或轉入，因此使得在跟靜態RAM單元比較時，DRAM裝置在速度和電力上係具有較低之效能。另一方面，靜態RAM單元需要複數個電晶體元件以容許資訊位元的儲存。
第1d圖顯示靜態RAM單元150之結構的概略，也是典型常被現代積體電路中所運用。該單元150包括一位元格(bit cell)110，該位元格包含(例如)兩個反相耦合之反相器(inversely coupled inverters)111。位元格110可透過個別選擇電晶體元件114、115與位元線112和反向位元線113相連。該位元格110、意即反相器111，和選擇電晶體元件114、115可由電晶體元件形成，例如第1a圖所示的電晶體100。舉例來說，每一反相器111可能包含一對互補的電晶體100，即一P通道增強型電晶體和一N通道增強型電晶體耦合，如第1d圖所示。同樣地，該選擇電晶體元件114、115可能包含N通道增強型電晶體100。
RAM單元150運作期間，舉例來說，可分別以邏輯高和邏輯零將位元線112、113予以預先充電，藉此將位元格110「程式化」，且藉由啟動選擇線116而將位元線112、113連結於位元格110。在撤除選擇線116後，只要電源電壓連結著單元150或是只要執行新的寫入周期，則位元格110狀態可維持。舉例而言，位元格110之狀態可藉由使位元線112、113成為高阻抗及啟動選擇線116而取得。
從第1d圖可看出，該單元150可達成高運行速度係由於儲存電容器的缺少，以及提供了讀取和寫入位元格110的簡化管理，因為任何與更新脈波的同步是不必要的。另一方面，至少6個單獨的電晶體元件100需要用於儲存資訊位元，因此使該單元150之架構具有較少的空間效率。因此，在速度與效能需求及位元密度之間經常需要折衷。
為了減少靜態RAM單元中電晶體元件的數量，因此，已提出使用相較於習知的場效電晶體具有增強功能的開關元件，接下來說明請參考第1e和1f圖。
第1e圖表示基本靜態RAM單元150的電路圖，其中包含用以儲存資訊位元之位元格110。位元格110耦接至選擇電晶體114，該選擇電晶體則連接位元線112與選擇線116。位元格110包含一半導體元件，該半導體元件相較於習知電晶體具有更多功能，且包括經組構成提供可控制的導電性之通道區域103，其中，係設置一閘極電極105，其係經由電容耦合以使通道區域103之控制成為可能。此外，例如以電性傳導區域的形態設置一回饋部分108，其中該電性傳導區域具用特定電阻係數或類似者，以經由對應閘極電極105的輸出端104S連接通道區域103。再者，通道區域103可經由各別輸出端104D連接特定電壓源，像是提供電源電壓VDD 的電源。位元格110被組構如下，在對閘極電極105施加特定控制電壓時，通道區域103之導電性從適度高阻抗狀態改變到適度的高導電性狀態，而即使在中斷原始控制電壓後，亦可經由回饋部分108來保持該高導電性狀態。為這目的，半導體裝置110一旦處於導電狀態時係展示關於通道區域103的導電性相對於供應控制電壓VG 的特定行為特性，如將參考第1f圖所說明者。
第1f圖是定性地描述由上述組構所得的位元格110之行為特性。在1f圖裡，通道區域103的導電性沿著縱軸以任意單位繪製，而供應閘極電極105的控制電壓VG 顯示於橫軸。半導體裝置110係組構成，於特定臨界電壓VT (該臨界電壓可透過結構性措施來設定，例如提供一第二通道區域)時，係展現出(將再詳細敘說)通道103的導電性或多或少明顯的變化或是局部最大值，以使得在進一步增加閘極電極105的控制電壓VG 時，導電性會下降。再更進一步之討論中，假設電壓VDD 比臨界電壓VT 還高。因此，當初始控制電壓超越臨界電壓VT ，通道區域103會處於高導電性的狀態，使得電源電壓VDD 或多或少會出現在輸出104S以及經由回饋部分108出現在閘極電極105。因此，即使中斷初始控制電壓後，亦可經由導電通道103、回饋部分108施加相應的電壓至閘極電極，其中，一理想地自我穩定狀態應該會被建立，這是因為當閘極電極105之電壓在中斷原始供應控制電壓時因為漏電荷載子等等而趨向減少時通道導電性會增加之故。結果，由於在VT 處導電性會隨著閘極電極105的電壓之下降而突然增加，橫跨通道103的壓降減少，且在閘極電極105需用來維持通道103導電性的電荷逐漸被取代，因此維持控制電壓VG 在臨界電壓VT 以上。所以，通道區域103可達到或多或少的穩定的導電狀態，且只要電源電壓VDD 被提供便可以維持。
再參考第1e圖，在靜態RAM單元150的運作期間，位元格110可藉由以臨界電壓VT 以上(例如VDD )之電壓對位元線112進行預充電，以及藉由啟動選擇線116而被寫入，藉此將選擇電晶體114由關閉狀態切換到開啟狀態。當選擇電晶體114處於開啟狀態時，於位元線112的電壓經由回饋部分108供應到閘極電極105，其係相應地被充電以產生於臨界電壓VT 以上之通道區域103的導電性，如第1f圖所示意性顯示。之後，選擇電晶體114可被停用且可使位元線112成為高阻抗狀態，以準備好讀取操作。由於位元格110的“自偏壓(self-biasing)”機制，通道區域103的導電性維持在適度的高數值，即使經由選擇電晶體114供應之初始控制電壓被中斷亦然。如先前所述，根據包含有雙通道結構之電晶體的裝置110的穩定性，位元格110的低阻抗狀態可為固定值，且只要電源電壓VDD 持續存在或新的寫入循環開始便能保持。
在讀取位元格110期間，位元線112可處於高阻抗狀態且選擇電晶體114可透過啟動選擇線116切換到開啟狀態。由於位元格110的自偏壓高導電性狀態，電荷可由電源電壓來源VDD 提供到位元線112以於位元線112產生電壓VD ，該電壓可由對應之感測放大器(corresponding sense amplifier)測得(圖中未列出)。因此，對應於位元格110的自偏壓狀態之邏輯狀態可被確認且讀出。相似地，一高阻抗狀態可藉由以接地電位預充電該位元線112以及啟動選擇線116而被寫入位元格110。在這個例子中，接地電壓透過回饋部分108提供到閘極105。位元線112之固有電阻係假設明顯低於高導電性狀態中的通道區域103的電阻，因此通道區域103被帶入其高阻抗狀態，即藉由撤除選擇線116而使位元線112與輸出104S去耦合，高阻抗狀態仍可以維持。
雖然原則上半導體位元格110可提供顯著地精簡之靜態RAM單元架構，該資料完整度有賴於半導體裝置110(即雙通道電晶體，如將在後面解說者)操作行為特性上的穩定。然而，在以習知雙通道電晶體為基礎時，轉換斜率(看圖1f)中的局部最大值可能無法如所需般地明顯以獲得半導體位元格110的穩定運作。
本發明之揭示係有關可避免或至少減少前文所述的一個或多個問題的影響之各種裝置。
下文中提到了本發明的簡化概要，以提供本發明的某些態樣的基本了解。該概要並不是本發明的徹底概述。其目的並不是定義本發明的關鍵性或重要的元件，也不是描述本發明的範圍。其唯一目的只是以簡化的形式呈現某些觀念，作為將於後文中提供的更詳細的說明之前言。
一般而言，本發明揭示的標的係有關具有相較於習知場效電晶體更增強功能之電晶體裝置，其中一摻雜區域被設置於電晶體的本體區域，因此修正電晶體的跨導(transconductance)以產生一局部極值，像是最大值。再者，所需的局部最大值藉由提供一本體接觸點可顯著地明確化，其中，該本體接觸點係組構成可藉由施加用適當控制訊號而達成本體電位之個別控制。因此，藉由利用本體接觸點或終端點而適當地控制本體區域，可達成在轉換斜率上局部產生最大值的顯著提升，其係直接轉換成提升之運行穩定度。使用具有與汲極和源極區域相同之導電型態的摻雜區域形成於其中之本體控制電晶體(body controlled transistor)的概念(其中，此組構於此係稱為雙通道電晶體)係使電子電路(像是正反器等等)能以降低個別電晶體之元件數來產生，因而在複雜的半導體裝置能提升功能及/或壓縮密度。所以，於本發明揭露的一些說明觀點，可形成明顯地提升資訊密度的靜態記憶體單元。
一個本發明所揭示之半導體裝置包括一場效電晶體。該場效電晶體包括具有第一導電型態之汲極區域和源極區域，且至少於汲極與源極區域之間形成本體區域，該本體區域具有不同於第一導電型態的第二導電型態。此外，半導體裝置包括形成於本體區域的通道區域之上的閘極電極，其中閘極電極藉由絕緣層與通道區域分離。再者，摻雜區域位於汲極與源極之間且擁有第一導電型態。最後，半導體裝置包括與本體區域連接之本體終端(body terminal)且該本體終端用以接收可變控制電壓。
一個本發明所揭示的電子電路包括場效電晶體。場效電晶體包括擁有第一導電型態之汲極區域和源極區域且至少於汲極與源極區域之間形成本體區域，其中本體區域擁有不同於第一導電型態的第二導電型態。此外，閘極電極形成於本體區域的通道區域之上且藉由絕緣層與通道區域分離。摻雜區域位於汲極與源極區域之間且擁有第一導電型態。再者，該場效電晶體包括與本體區域相連之本體終端且用以接收可變控制電壓。同時，該電子電路包括連接至場效電晶體之電路元件、以及連接至本體終端的訊號輸入端及/或訊號輸出端。
一個本發明所揭示的靜態RAM單元包括用以接收至少一讀取訊號和一寫入訊號之選擇電晶體(select transistor)。靜態RAM單元更包括第一場效電晶體，該第一場效電晶體包括連接至選擇電晶體之第一本體區域，以便能選擇性地將讀取訊號和寫入訊號其中至少一者予以施加到該第一本體區域。
下文中將說明本發明的各種例示實施例。為了顧及說明的清晰，說明書中不會描述實際實作的所有特徵。當然須了解，在任何此種實際實施例的開發過程中，必須作出許多與實作相關的決定以便達到開發者的特定目標，這些特定的目標包括諸如符合與系統相關的及與商業相關的限制條件，而該等限制將隨著個實施例而有所不同。此外，應了解此種開發的工作可能是複雜且耗時的，但是此種開發工作仍然是對此項技術具有一般知識者在受益於本發明的揭示後所從事的日常工作。
本發明之標的將參照各附圖來說明。只為了解說之用，在圖式中描繪出各種不同結構、系統、及裝置以便不會模糊了技術領域中具通常知識者均習知的本發明所揭示之細節。然而，該等附圖被加入以便描述並解說本發明揭示之各例子。應將本發明書所用的字與辭彙了解及詮釋為具有與熟習相關技術者對這些字與辭彙所了解的一致之意義。不會因持續地在本說明書中使用一數與或辭彙，即意味著該術語或辭彙有特殊的意義(亦即與熟習此項技術者所了解的一般及慣常的意義不同之定義)。如果想要使術語或辭彙有特殊的意義(亦即與熟習此項技術者所了解的意義不同之定義)，則會將在本說明書中以一種直接且毫不含糊地提供該術語或辭彙的特殊定義之下定義之方式明確地述及該特殊的定義。
一般而言，本發明所揭示之標的係有關於半導體裝置以及用於提升複數電路型態的電路架構之個別技術，像是邏輯電路、震盪器等等，且特別是提升暫存器、靜態記憶體單以及其他電路之空間效率結構。為達此目的，場效電晶體的特性可能需要修改以便得到更多功能，可藉由修改本體區域(body region)以便得到額外的摻雜區域，其中修正通道區域的反應以及因而整個電晶體元件之反應可基於額外的本體接觸點被控制。一般認為雙通道電晶體之裝置穩定度之明顯的提升可藉由適當地使用本體區域當成控制輸入來完成，因此在電晶體轉移斜率中得到一個明確的局部端點值(像是最大值)，其可用於複數個電子電路以便相較於同型態的習知電路提升或擴展功能性，及/或能使個別電子電路更具有具空間效率之整合度，例如以多重邏輯元件(multi-state logic elements)、可用在靜態RAM構件的正反器(flip flop)等等之型式。
依據本發明揭示的原則，電晶體元件的功能性行為特性可被認為是一種類P通道行為特性與類N通道行為特性的混合，因此在轉移斜率中得到所需的局部最大值，而因此有利於用來擴展電子電路之功能。藉由使用雙通道電晶體的本體區域作為有效控制輸入，能以穩定和可重現之方法達成於類P通道行為特性與類N通道行為特性間的轉變。
第2a圖示意性地顯示可用於形成自偏壓(self-biasing)電路(像是圖1e中的自偏壓位元格110)的電晶體元件200之剖面示意圖。電晶體元件200包括一基板(substrate)201，該基板可為任一適當基板，像是塊體(bulk)半導體基板、具有晶狀半導體層形成於其上的絕緣基板等等。於特別的實施例中，基板201可為塊體矽晶圓(bulk silicon)基板或是絕緣層上覆矽(silicon-on-insulator，簡稱SOI)基板，這是因為目前及不久的將來，大量的複雜積體電路將以矽為基礎來製造。然而，應體會本發明所提及理論也可以其它半導體材料為基礎來實現，像是砷化鎵、鍺等等。形成於基板201上為一實質晶狀半導體區域202，該晶狀半導體區域包括特定摻雜材料以提供該區域202之特定導電型態。於第2a圖所呈現的實施例中，半導體區域202被摻雜以產生P型導電性。形成為鄰接該區域202的汲極與源極區域204係包含將相反導電性型態賦予給半導體區域202之摻雜材料。在本例中，汲極與源極區域204是濃度高的摻雜，所以沿著汲極與源極區域204和半導體區域202間的接面形成對應的PN接面。此外，一通道區域203形成於汲極與源極區域204之間。
在一特別的實施例中，通道區域203可包括第一通道分區203A，且該第一通道分區203A與汲極與源極區域204有著相反的摻雜。因此，第一通道分區203A被認為是習知增強型電晶體(像是第1a圖中之電晶體100)中的“習知”通道區域。此外，於此實施例中，通道區域203更包括與第一通道分區203A有著相反的摻雜的第二通道分區203B，且因此會被視為“耗盡”通道。既然第2a圖中的電晶體裝置200代表N型電晶體，所以第一通道分區203A屬於P摻雜且第二通道分區203B屬於N摻雜。電晶體元件200更包括一閘極電極205以便藉由電容耦合使第一與第二通道分區203A、203B能被控制。如實施例所示，閘極電極205藉由閘極絕緣層206與通道區域203分離，該閘極絕緣層包含二氧化矽及/或氮化矽及/或氮氧化矽及/或高介電值(high-k)的介電質材料等等。此外，由於通道區域203的結構使得於此可被稱為雙通道電晶體之電晶體元件200係可包括形成在閘極電極205的側壁之側壁間隔件。應瞭解，更多之元件(例如在閘極電極205與汲極和源極區域204實質上由矽組成時的金屬矽化物)雖然未繪出但可依照設計需求來設置。而且，須注意的是，其他電晶體結構(像是包含上升汲極和源極區域、鰭式場效電晶體(finFET)元件等等)也可應用於本發明。此外，通常提供與汲極和源極區域204、以及與閘極電極205之電性連接的任何接觸部份也未於圖式上示出。在一些說明實施例中，可提供將閘極電極205與汲極和源極區域其中一者連接的連結。而對應的連接可以所謂的局部互連的形式而建立或可建立在形成於裝置層上的其中一金屬化層。在其他例子中，各別閘極電極、汲極以及源極終端可單獨的被存取。
電晶體200更包括接觸區(contact area)208，其係連接至半導體區域202的非對應於汲極和源極區域204與通道區域203之部分。通常，半導體區域202的此部分可稱為本體或塊體(body or bulk)區域且標示為202B。因此，接觸區208可與本體區域202B電性連接，同時至少對於特定電性結構而言，其可藉由個別PN接面而與汲極和源極區域204以及通道區域203電性隔離。接觸區208可適當地與接觸結構208A相連接，其在第2圖僅為概要形式表示，其中可使用任何適當電路配置且於後面會詳細敘述。因此，藉由接觸結構208A，可將接觸區208與可變控制電壓相連接，此將稍後更加詳細。應瞭解到根據基板201的整體組構，當共同地施加可變控制電壓被認為是適當時，接觸區208可與複數個電晶體的本體區域相連接。在其他實施例中，可將所考慮的電路函數所需之個別可變控制電壓予以單獨地施加於電晶體元件。
第2b圖顯示當配置作為P型電晶體時之電晶體元件200。因此，第2b圖的電晶體元件200包括在先前第2a圖所談論到的相同元件，除了汲極和源極區域204、通道分區203A與203B、半導體區域202且因此之本體區域202B有相較於第2a圖之裝置為相反的摻雜。
用於形成顯示於第2a或2b圖之半導體裝置200的一般程序流程可包括下面的程序。在形成任何隔離結構(未顯示)以定義電晶體200之整體尺寸以及提供與鄰近電路元件電性絕緣之後，半導體區域202之垂直摻雜分佈可藉由已廣為人知的離子植入循環而產生。在這離子植入過程期間，通道區域203之垂直摻雜分佈也可被建立。舉例來說，在藉由離子植入及/或藉由提供預摻雜之基板或藉由於包含有摻雜材料的沉積氛圍(deposition atmosphere)中形成磊晶成長之半導體層從而以P型材料摻雜半導體區域202之後，對應第二通道分區203B(第2a圖)之N摻雜區域可被建立。為此目的，半導體區域202之表面部份可被預非晶化(pre-amorphized)以便於在用以定義第二通道分區203B之N型摻雜材料之離子植入期間減少任何通道效應。之後，可實施下一植入程序以產生P摻雜第一通道分區203A，其中，於兩個植入循環裡，可適當的選擇劑量與植入能量以達到半導體區域202中所需的濃度與特定深度。相關程序變數可透過實施模擬計算及/或試驗程序立即得到。在其他實施例中，一個或兩個電晶體層可磊晶生長於包含所需型態的摻雜物之沉積氛圍中。例如，N型半導體層可生長於半導體區域202上，接著進行P型半導體層的磊晶生長至所需厚度。相同地，半導體區域202可被植入以便形成第二通道分區203B且其後用於第一通道分區203A的層可藉由在包含摻雜物的氛圍中進行磊晶生長而形成。此外，在形成通道區域203後，可實施額外的臨界電壓之植入以相應地調整最後所得到的臨界值。之後，閘極絕緣層206以及閘極電極205係以常見已建立的程序被形成，接著透過前面的植入循環以形成汲極和源極區域204。接著，可依照已建立良好之製程技術來進行進一步之程序，包含用以活化摻雜材料與再結晶汲極和源極區域204、半導體區域202以及通道區域203中經非晶化或已損壞之結晶部分的退火循環(anneal cycles)，接下來進行其它程序，像是矽化等等。
第2c圖根據進一步的實施例說明半導體裝置200的剖面示意圖，於該實施例中通道區域203包括於先前討論的相似結構中的第一子通道203A。再者，也可被稱為在本體區域202B中之摻雜區域的第二子通道203B，可實質上與汲極和源極區域204分離。換言之，由於各部分202具有相符合於本體區域202B以及通道分區203A之導電性型態，因此用於N通道型態電晶體之具有P型導電性的本體區域202可直接連接通道分區203A。也就是，摻雜區域或是第二子通道203B可被視為位於汲極和源極區域204間之島狀物(island)。此外，如實施例所示，設置一接觸區208側面地鄰近汲極和源極區域204其中一者，其中，可設置絕緣結構209B用以使汲極和源極區域204與接觸區208分離。在其它的實施例中，絕緣區域209B可被省略，使得各PN接面可將汲極或源極區域204與接觸區208分離。在一些實施例中，可設置另一絕緣結構209A，以將包含側面地鄰接之絕緣區208之電晶體200與其他電路元件隔離。因此，在這配置中，接觸結構208A能以與連結至汲極和源極區域204以及閘極電極205的接觸結構共通之製作程序而形成。應了解在第2c圖中的電晶體200可表示一塊體(bulk)電晶體結構或一矽晶絕緣體(SOI)結構，其中，一埋藏絕緣層(buried insulating layer)可置於本體區域202B之下。
第2d圖說明根據更進一步實施例，電晶體200呈現包含一埋藏絕緣層210之絕緣體上覆矽(SOI)組構。而且，通道分區203B或摻雜區也可設置為絕緣區域，如前面所說明。
第2e圖表示該裝置200的上視圖，其中，接觸區208形成為鄰近汲極和源極區域204，或是至少其中之一的區域，且其間未設置絕緣結構。同樣地，在這例子中，接觸結構208A能與連接至閘極電極205及汲極和源極區域204之各個接點以共通程序順序有效率地形成。
應了解顯示於第2c至2e圖之電晶體200僅為說明用，只要設置在通道區域203中的雙通道結構同時設置用以連接本體區域202B之適當設計之接觸區208，以致於能夠將控制電壓施加至本體區域202B，則任何其它洽當的電晶體結構均可被使用。
第2f圖示意性說明例如如第2c或2d圖所示之裝置200，其係在初始製造階段期間以形成摻雜區域或是通道區域203B作為實質上絕緣的“島狀物(island)”。如圖所示，於絕緣結構(像是絕緣結構209A及/或209B(如第2c圖))形成之前後，區域203B可基於適當設計之植入程序211來定義。在其他例子，區域203B可以摻雜層的形態來設置，其可基於磊晶成長(epitaxial growth)技術來完成，如前面所述。
第2g圖示意性說明於進一步製造階段期間的電晶體200，其中，閘極電極205已形成於其中且該電晶體200可包含偏移間隔件(offset spacer)205A，該偏移間隔件係由二氧化矽、氮化矽或是任何適當材料構成。而且，除了用以於半導體層202中產生所需摻雜分布(desired dopant profile)因而定義一本體區域202B(如第2c圖)之任何其它必要的植入程序外，還可執行一偏斜環狀植入程序(tilted halo implantation process)212以插入提供與本體區域202需求相同導電型態的摻雜種類。除了在汲極和源極區域204之間產生一適當摻雜梯度(gradient)外，環狀植入212也提供充分摻雜濃度，使得在半導體層202中未受到植入程序212影響的任一區域反轉導電型態。因此，在導入摻雜種類後，可得到一實質上相似“島狀物(island)”的區域，其可代表通道分區203B。
應了解若被要求作為實質上絕緣之通道區域，則用以產生摻雜區域203B的任何其他程序技術均可實施。因此，就通道區域203的形成而言，不管是摻雜區域203B以與汲極和源極區域204連結之“經連結”通道區域的形式、或是絕緣區域(像是在第2d至2g所示的區域)的型式，均可達到具有與用以形成場效電晶體之習知製作程序之高度相容性。因此，雙通道電晶體200可立即實施於多數的半導體設計，且對整個製作流程無需顯著修改。
在電晶體200完成之後，假若接觸區208可從裝置200的前側接觸被接觸，則個別接觸結構可基於已建立良好之製程技術而形成。在其他例子中，可使用已建立良好的後側接觸建制。
電晶體元件200的基本操作行為特性，例如第2c圖所示的電晶體200之形態，可被視為一N型電晶體。也就是汲極和源極區域與區域或通道分區203B會有N型導電性，同時本體區域則具有P型導電性。因此，當各別的控制電壓經由接觸區208施加於閘極電極205與本體區域202B時，適當的電壓可施加於汲極與源極區域204。所以，通道區域203之導電性同時受到閘極電極205與本體區域202B的影響，藉此得到一操作行為特性，其中，電晶體200之反應可從P型特性改變到N型特性，反之亦然。也就是，電晶體200之反應可藉由在特定電壓範圍中供應給本體區域202B之控制電壓而支配，同時，在其他電壓區間，電晶體的反應實質上藉由閘極電極205之電壓所決定，因而產生轉移斜率之所需局部最大值。
第3a圖示意性顯示由N型電晶體形式的電晶體200中所得到的測量資料，其中，在汲極與源極區域間的一電流(縱軸)係相對於提供至閘極電極205的控制電壓VG (橫軸)而繪製，同時供應至接觸區208的控制電壓VB 是可變的。如第3a圖所示，在大概0-1伏特的範圍中，可針對供應至本體區域202B的控制電壓VB 而得到各個典型電晶體行為特性(為方便起見只有針對VB =+0.5 to -0.1V之各個斜率)，其中在某一特定“臨界電壓”時，可觀察出電流永久性的增加，然而該臨界電壓係隨著本體電壓的變動而偏移，如具有顯著增加之各種曲線B所示。另一方面，將本體電壓增加至較高的負值時，閘極電極的控制效力會顯著減少，因此導致電流對於在閘極電壓只有適度地低的相依性，同時，另一方面，隨著供應至本體區域202B的經變化之控制電壓VB ，係提供顯著電流改變，如圖中曲線A所示。
第3b與3c圖圖示性地說明針對P型雙通道電晶體的個別測量資料。如圖所示，第3b圖代表針對在-1伏特到+1伏特之間變化之閘電壓(橫軸)的汲極/源極電流(縱軸)，其中本體電壓可在-0.5到-1伏特之間變化。如圖所示，隨著變化的本體電壓VB ，可獲得汲極/源極電流的顯著變化，同時對於閘電壓VG 只有極少之相依性。
另一方面，第3c圖圖示性地說明當本體電壓在+1伏特時電晶體的反應，因此實現相對於供給至閘極電極之控制電壓VG 的電流的變化，藉以實質地達成類N通道的行為特性。
由於在供應至閘極電極205與本體區域202B的控制電壓之間彼此的互動，可以達成在轉移斜率中之較顯著局部最大值。透過這方式，可提供具有增加功能及/或減少空間耗損的新電路佈局，其將在後面敘述。
第4a圖以圖式表示一包含P型雙通道電晶體之電子電路的電路圖，相似於先前參考第2a至2g圖的說明，該P型雙通道電晶體具有如第3b至3c圖所討論的操作行為特性。因此，電子電路450包含一具有經連接至汲極終端404D的閘極終端405之電晶體400。另一方面，一源極終端404S連結到電源電壓VDD 。而且一本體接觸點408A被用來作為電路450的輸入。一電阻元件，例如一分流電阻(shunt resistor)420，可連接到電晶體400，即連接到節點421，該節點也可作為輸出終端，且也與汲極終端404D和閘極終端405連接。
第4b圖以圖示說明於提供一N型電晶體400之組構中的電路450。因此，源極終端404S與接地電位相連接，同時電阻元件420與電源電壓VDD 相連接。
在第4a與4b圖所示的電路450所表示的電路組構，可實現在轉移斜率裡顯著局部最大值和最小值。亦即，對於連結到本體終端408A的變化之輸入電壓的回應可導致一輸出電壓，其係相反於電晶體慣見轉移斜率而在特定電壓區間有一局部最大值與一局部最小值。
第4c圖以圖示表示由第4a與4b圖中的電路450所得到的個別測量資料。橫軸表示與參考電位有關的輸入電壓，像是接地電位。於縱軸左手邊表示在電路節點421得到的輸出電壓，於縱軸右手邊表示流過本體接觸點408A的輸入電流。
在第4c圖中的曲線A表示轉移斜率，即是由第4a圖的電路450中的節點421獲得之輸出電壓的數列。如圖所示，在左手邊，在增加輸入電壓時，該電晶體400之輸出電壓係增加因而導電性係減少。因此，在此輸入電壓的範圍可得到實質上類N通道電晶體的行為特性。在一個較不明顯增加的間距後，輸出電壓會隨著增加的輸入電壓而下降，而由於電晶體400導電性隨著增加的輸入電壓而減少，因此係表示為一P型通道電晶體。藉由更進一步增加輸入電壓，可發現輸出電壓之進一步增量，也可被視為類N通道行為特性。因此，由於對應類N通道行為特性之區域被類P通道行為特性之區域所包圍住，可得到導電性的明顯最大值以及輸出電壓的最小值。
在第4c圖中的曲線B表示經由本體接觸點408A所描繪之量測輸入電流，在低輸入電壓具有明顯負值，且在對應P通道特性之區域，數值明顯地大量降低而幾乎要達到零。
同樣地，曲線C表示在第4b圖中包含N型雙通道電晶體400之電路450的轉移斜率，如圖所示，由低輸入電壓開始，隨著輸入電壓增加可得到輸出電壓增量，因此呈現類P通道特性，而當輸入電壓增加時伴隨著導電性下降。當輸入電壓近乎於0.6伏特，輸出電壓隨著輸入電壓增加而減少，因此呈現N通道特性，這是因為電晶體400的導電性隨著增加輸入電壓而增加之故。再次進一步增加輸入電壓之期間，大體上可得到類P通道特性，因為電晶體400的導電性會隨著增加輸入電壓而減少，因此造成輸出電壓的上升。
從基本電路結構450可定義其他電路，將如下所介紹。
第5a圖以圖示表示例如由P型雙通道電晶體與N型雙通道電晶體組合而成之電子電路550，以便作為個別電阻負載，如對參考電路450之解說，因而有反相器功能。如圖所示，反相器550包含一如先前介紹之相同組構的N型通道電晶體500N。同樣的，設置具有如先前所介紹的組構之P型雙通通道電晶體500P。訊號輸入與電晶體500P之本體接觸點508A相連接。另一方面，訊號輸出與電晶體500N之本體接觸點508A相連接。再者，電晶體500N之源極504S與接地電位或負電源電壓VSS 相連接，同時閘極505和汲極504D與輸入節點連接，且因此也與電晶體500P之本體接觸點508A相連。P型雙通道電晶體500P之源極504S與電源電壓VDD 相連接，同時汲極504D和閘極505與輸出節點連接。
第5b圖以圖示表示輸入電壓之變化介於-1.0到1.0伏特時，反相器550的反應。如圖所示，反相器550可包含三個定義明確且不同的輸出值於其中，在輸入電壓由-1到近乎0.5，可得到一近乎0.7伏特的“高階”。再者，在輸入電壓近乎於0.1伏特時，一更“高階”可取得，同時在輸入電壓近乎於0.8伏特時，可以達到一“低階”。因此，當輸出訊號部份適當地回饋給輸入時，反相器的行為特性可例如被使用於振盪器電路。再者，電路550可組入邏輯電路中，因而提供複數邏輯狀態，可用來提升整體電路效能，這是因為基於降低電路元件數目，較多邏輯狀態可被實現之故。
第5c圖以圖示表示根據另一實施例之電路550，其中藉由使用至少一個包含可控制之本體接觸點的雙通道晶體以形成“單穩觸發器(monoflop)”電路。如電路550所示，可設置N型雙通道電晶體550以及更多電路元件520，像是P通道電晶體，其可藉由常見單通道場效電晶體或是雙通道電晶體來表示，其中本體接觸點可與電晶體520之源極相連接。如圖表示，輸入節點VIN 可與閘極505和汲極504D連接，也與電晶體520的閘極相連接。另一方面，輸出電壓節點VOUT 可連結於本體接觸點508A和電晶體520的汲極。應瞭解如第5c圖所示的電路550可基於P型雙通道電晶體而設置，在這例子中，“負載電晶體(load transistor)”520可被N通道電晶體所取代。
第5d圖以圖式表示一圖表，說明在施加用以初始地設定單穩觸發器500之輸出(其相當於約0.85伏特)之脈波之後，輸入節點VIN 與輸出節點VOUT 的電壓。其狀態可穩定，獨立於進一步之輸入脈波之外，像是脈波A到VDD 或是脈波B到VSS 。因此，一旦設定，電路550不會回應輸入電壓的變化而保持在這個狀態。
第5e圖以圖示表示另一實施例的電子電路550。基本上，電路550與第5c圖的電路550相同，只不過輸入與輸出彼此互相交換。也就是第5e圖中的電路550可包含與P型通道電晶體520相連接之N型雙通道電晶體500N，該P型通道電晶體520可被提供作為常見單通道電晶體或具有與源極終端520S相連接之控制輸入的P型雙通道電晶體。因此，輸入節點IN與本體接觸點508A相連接，同時輸出OUT連接於汲極504D和閘極505。於此方式，電路550可被視為一正反器電路，其中當輸入脈波處於一適度地高或低電壓像是VDD 或VSS 時，可將電路550，也就是其輸出，設為有兩相異的穩定狀態。
第5f圖圖示地表示根據另一實施例之電路550，且與第5e圖有基本的相同組構，然而，其中節點521被用來當成輸入與輸出節點。
第5g圖圖示地表示另一實施例之電路550，其中各個元件(亦即雙通道電晶體500以及更進一步的電子元件520)可被提供作為分離式裝置(discrete devices)。因而，第5g圖中之電路550包括內含一封裝件530A之電晶體500，其中該封裝件代表用於容納半導體晶片(其係包含電晶體組構，如前所述，與適當接觸金屬化(metallization)結構)之任一適當承載材料。相同地，電路元件520，例如雙通道電晶體、單通道電晶體、電阻結構等等形式，也能以有著任意適當組構的封裝件530B來提供。再者，個別節點或接觸元件522都將與封裝件530A、530B一同被附接至基板材料531，例如印刷線路板(printed wiring board)等等。
第5h圖圖示地表示電子電路550之上視圖，其中各個終端，也就是閘極終端505、汲極終端504D、源極終端504S以及本體終端508A都電性連接到形成在載體基板531之內或之上的線路系統532。相同地，電路元件520適當地連接到電晶體500與各個節點521，像是依據特定電路結構之電源電壓VSS 、VDD 、IN以及OUT。舉例來說，如圖示，線路配置方式可對應於如第5e圖所示的正反器電路。
因而，藉由使用具有可控制本體接觸點之雙通道電晶體，則可基於分離式裝置形成高效能電路元件。然而應了解者，像第5g與5h圖所示之電子電路550，可額外包含更多電子元件以提供依據特定標準之完整電路組構。在其他實施例中，如前所述的電路550以及包含個別雙通道電晶體(其係包含可控制本體接觸點)的任意其它電路，皆可整合到一般半導體基板，因此有效率地節省珍貴的半導體區域，這是因為提升之功能可造成較有效率的電路組構。舉例來說，如先前所述之正反器電路550，可有效率的使用作為在記憶體單元中之基本元件，如此明顯減少在靜態RAM區域內需求的電晶體元件數量。
第5i圖圖示地表示在第5e圖所示之正反器電路的量測的信號反應。橫軸表示時間，同時縱軸在左半邊表示輸入節點IN的電壓，而縱軸在右半邊表示輸出節點OUT的電壓。如圖所示，在供應外部脈波後，例如供給近乎1.2伏特的YDD (以Ai表示)，該電路於輸出的回應方式係相同於前述之參考第4c圖者(當參照第4b圖中的電路450時)。如此，在這例子中，電晶體520可被視為電阻負載，所以回應實質地藉由雙通道電晶體500之行為特性來決定，如參考第4b與4c圖所述。由此，因為輸入脈波Ai之施加，導致輸出電壓近乎於0.2伏特(見第4c圖，曲線C)。在脈波Ai結束後，電路處在第4c圖之C曲線的最小值(相當於近乎0.1伏特)而處於穩定狀態，同時本體接觸點508A之電壓，即輸出電壓節點，近乎於0.85伏特。如圖所示，對應的狀態相當穩定，因此可被用來作為儲存資料。另一方面，至VSS 的輸入脈波Ak會強制使輸出節點的電壓為近乎0.35伏特。在脈波Ak結束後，於此輸入電壓範圍內之電晶體500的P通道行為特性會因此導致輸出節點電壓的進一步的增加，這是因為P通道電晶體把電晶體500的輸入拉到一較高電壓位準之故。如圖所示，此狀態也是穩定的且可從電路500“讀出(read out)”。
第5j圖圖示地說明另一實施例的正反器500，其中P型雙通道電晶體500P被用在包含一分離的輸入節點和輸出節點之組構，該組構與第5e圖中電路550相似。因此，單通道電晶體或是具有本體接觸點連接到源極終端(以虛線表示之)之N型雙通道電晶體，可被用作為正反器之互補電晶體。
第5k圖圖示地表示相當於具共同的輸入/輸出節點的正反器之電路550，例如第5f圖所示，其中在這例子，P型雙通道電晶體500P能與N通道電晶體相結合而使用，該N通道電晶體能以N型雙通道間晶體的形式提供，其中該電晶體之本體接觸點與源極終端連接，如前面所說明。
因此，基於本體可控之N型及P型雙通道電晶體可形成多種電路，其中在靜態RAM區域必須設置於其中之進階半導體裝置裡可達成高資料密度。
第51圖圖示地說明表示一RAM單元560的電子電路，該電路可包含前面第5e到5j圖所述之正反器電路550其中之一。因此，正反器電路550可包含輸入節點521i及輸出節點521o，該輸入節點521i及輸出節點521o經由相對應的選擇電晶體561分別地連接到寫入線512與讀取線513，且該等選擇電晶體561皆與選擇線516相連接。因此記憶體單元560係基於四個電晶體元件所構成，即是兩個選擇電晶體561、一個雙通道電晶體以及一額外電晶體520，該額外電晶體520可被提供作為單通道電晶體或雙通道電晶體之類型，如前面所說明。由於本體可控雙通道電晶體能以與習知半導體製造技術有高度相容性的習知技術為基礎而形成，如先前所述，故RAM單元560可根據已建立良好之製程技術被完成，因此可節省近乎1/3的包含6電晶體的RAM單元所需之區域。
第5m圖圖示地表示依據另一實施例的記憶體單元560，可使用根據參考第5f與5K圖所敘述之配置的正反器電路550於此實施例。因此在這例子中，單一輸入/輸出節點521可提供記憶體單元560之簡化的整體結構。例如單一選擇電晶體561可與選擇線516和單一位元線512相結合而使用。在這例子中，可達成記憶體單元560所需求的整體半導體區域之進一步的縮減。
因此，記憶體單元560可更有利於應用在包含廣大記憶體區域的複雜半導體裝置，其中，由於電晶體數目需求的降低，故對於靜態RAM單元為典型的短存取時間可與明顯地減少之空間損耗相結合。
總而言之，本發明所揭示的原理係關於具有本體終端以用來提供控制電壓之雙通道電晶體，因此得到較高穩定性的操作行為特性，該行為特性係相關於在電晶體之轉移斜率中之局部最大值或最小值。所以，可提供新電路組構，本體可控雙通道電晶體之功能擴展可提供獲得電路功能的可能性，同時減少元件數量，例如正反器、振盪器以及單穩觸發器等等，因此提升整體電路組構的效能，無論是否將本體可控雙通道電晶體設置為單獨元件或是組入複雜的半導體裝置皆然。在例示實施例中，係提供一種靜態RAM單元，其中，縮減數目之電晶體元件可達到較高資料密度，因此能夠製造於給定的半導體區域中具有增加之記憶體單元數目之半導體裝置。
前文所揭示的特定實施例只是供舉例之用，這是因為熟悉此項技術者修改及實施本發明。例如，可按照不同的順序執行前文所述之製成步驟。此外，除了在最後的申請專利範圍中所述者之外，本發明將不受本說明書中示出的結構或設計細節之限制。因而顯然可改變或修改前文揭示的特定實施例，且將所有此類的變化視為在本發明的範圍及精神內。因此，本發明所尋求的保護係如最後的申請專利範圍所提出著。
100．．．電晶體元件
101．．．基板
102．．．晶狀區域
103．．．通道區域
104．．．汲極和源極區域
104S．．．輸出端
104D．．．輸出終端
105．．．閘極電極
106．．．閘極絕緣層
107．．．側壁間隔件
108．．．回饋選擇
110．．．位元格
111．．．相反耦合反相器
112．．．位元線
113．．．反向位元線
114、115．．．選擇電晶體元件
116．．．選擇線
150．．．靜態RAM單元
200．．．電晶體元件
201．．．基板
202．．．晶狀半導體區域
202B．．．本體區域
203．．．通道區域
203A．．．第一通道分區
203B．．．第二通道分區
204．．．汲極與源極區域
205．．．閘極電極
205A．．．偏移間隔元件
206．．．閘極絕緣層
207．．．側壁間隔件
208．．．接觸區
208A．．．接觸結構
209A．．．絕緣結構
209B．．．絕緣區域
211．．．植入程序
212．．．偏斜環狀植入程序
400．．．電晶體
404D．．．汲極終端
404S．．．源極終端
405．．．閘極終端
408A．．．本體接觸點
420．．．分流電阻
421．．．節點
450．．．電子電路
500N．．．N型通道電晶體
500P．．．P型雙通通道電晶體
504D．．．汲極
504S．．．源極
505．．．閘極
508A．．．本體接觸點
512．．．寫入線
513．．．讀取線
516．．．選擇線
520．．．電路元件
521．．．單一輸入/輸出節點
521i．．．輸入節點
521o．．．輸出節點
522．．．接觸元件
530A、530B．．．封裝件
531．．．承載基板
532．．．線路系統
550．．．電子電路
560．．．RAM單元
561．．．選擇電晶體
參照前文中之說明並配合各附圖，將可了解本發明之揭示，在該等附圖中，相同的元件符號將定義相同的元件，其中：
第1a圖是顯示典型習知的場效電晶體之剖面示意圖；
第1b與1c圖分別顯示汲極電流的進展(即通道導電性的進展)相對於對N通道增強型電晶體和N通道耗盡型電晶體的施加閘極電壓的圖式；
第1d圖圖示性地顯示典型習知包含至少六個單獨電晶體元件的靜態RAM單元的電路圖；
第1e圖圖示性地顯示包含自偏壓半導體裝置之儲存元件的電路圖；
第1f圖圖示性地顯示通道導電性之進展相對於所施加之控制電壓以取得到自偏壓(self-biased)穩定導電狀態之定性圖式：
第2a與2b圖是根據本發明所揭示的實施例顯示電晶體元件之剖面示意圖，每一電晶體元件個別地具有用於N型雙通道電晶體與P型雙通道電晶體的兩個反相地摻雜通道區域；
第2c與2d圖是根據本發明所揭示的其他實施例顯示雙通道電晶體元件之剖面示意圖，其中第二“通道”區域實質上被汲極與源極區域所分離；
第2e圖是根據例示的實施例顯示在絕緣層上覆矽(SOI)組構的雙通道電晶體之上視圖，該絕緣層上覆矽(SOI)組構包含與雙通道電晶體的本體相連接之本體接觸點；
第2f與2g圖是根據例示的實施例顯示在不同製程階段期間位於具有相同導電型態的汲極與源極區域間形成絕緣摻雜區域的電晶體元件的剖面示圖；
第3a-3c圖是根據例示的實施例顯示各別由N型與P型雙通道場效電晶體所測得的轉移斜率之測量資料；
第4a與4b圖是根據例示的實施例顯示電子電路之電路圖，該電子電路包括個別地結合暫存器元件之P型雙通道電晶體和N型雙通道電晶體以得到具有局部最大值的電路轉移斜率；
第4c圖顯示轉移斜率、即輸出電壓相對於供應至第4a與4b圖的電路之本體終端的變化輸入電壓之測量資料；
第5a與5b圖是根據例示的實施例顯示反相器之電路圖以及相對應的移轉斜率；
第5c與5d圖是根據更進一步例示的實施例顯示單穩觸發器之電路圖以及所測得訊號斜率；
第5e與5f圖是根據例示的實施例顯示呈現具有以兩電晶體為基礎之各別的輸入與輸出(第5e圖)以及共同的輸入與輸出(第5f圖)之正反器電路的電路圖；
第5g與5h圖是根據例示的實施例顯示根據分離的電路元件與形成於承載基板上的雙通道電晶體之電子電路；
第5i圖表示是根據例示的實施例顯示回應第5e圖之正反器電路的測得訊號；
第5j與5k圖是根據例示的實施例顯示基於P型雙通道電晶體所形成之個別的正反器電路；以及
第5l與5m圖表示是根據進一步例示的實施例顯示的記憶體單元之電路圖，即包含降低的電晶體元件數量的靜態記憶體單元。
雖然容許本發明揭示的標的作出各種修改及替代形式，但是仍在該等圖式中以舉例方式示出本發明的一些特定實施例，且已在本說明書中詳細說明了這些特定實施例。然而，應當了解，本說明書對這些特定實施例的說明之用意並非將本發明限制在所揭示的該等特定形式，相反地，本發明將涵蓋最後的申請專利範圍所界定的本發明的精神及範圍內之所有修改、等效、及替代者。
200．．．電晶體元件
201．．．基板
202．．．晶狀半導體區域
202B．．．本體區域
203．．．通道區域
203A．．．第一通道分區
203B．．．第二通道分區
204．．．汲極與源極區域
205．．．閘極電極
206．．．閘極絕緣層
207．．．側壁間隔件
208．．．接觸區
208A．．．接觸結構

Claims (16)

  1. 一種電子電路，包含：場效電晶體，包含：汲極區域和源極區域，係具有第一導電型態；本體區域，形成於至少在該汲極區域和源極區域之間，該本體區域具有不同於該第一導電型態的第二導電型態；閘極電極，形成在該本體區域的通道區域之上，該閘極電極由絕緣層與該通道區域分離；摻雜區域，位於該汲極區域與該源極區域之間，且具有該第一導電型態；本體終端，係連接至該本體區域，並組構成用以接收可變控制電壓；電路元件，係連接至該場效電晶體，以便形成具有信號輸入端和信號輸出端之結合裝置，其中，該信號輸入端和該信號輸出端之至少一者係連接至該本體終端，該信號輸入端和該信號輸出端之另一者係連接至該閘極電極。
  2. 如申請專利範圍第1項所述之電子電路，其中，該摻雜區域與該汲極區域和該源極區域分離。
  3. 如申請專利範圍第1項所述之電子電路，其中，該摻雜區域相連於該汲極區域和該源極區域。
  4. 如申請專利範圍第1項所述之電子電路，其中，該結合裝置有顯示一局部最大值的轉移斜率。
  5. 如申請專利範圍第1項所述之電子電路，其中，該另一電路元件為單通道場效電晶體。
  6. 如申請專利範圍第1項所述之電子電路，其中，該另一電路元件為第二場效電晶體，包含：第二汲極區域和第二源極區域，係具有該第二導電型態；第二本體區域，形成於至少在該第二汲極區域和該第二源極區域之間，該第二本體區域具有該第一導電型態；第二閘極電極，形成在該第二本體區域之第二通道區域之上，該第二閘極電極由第二絕緣層與該第二通道區域分離；以及第二摻雜區域，位於該第二汲極區域和該第二源極區域之間，且具有該第二導電型態。
  7. 如申請專利範圍第1項所述之電子電路，其中，該結合裝置為反相器電路。
  8. 如申請專利範圍第1項所述之電子電路，其中，該結合裝置為單穩觸發器電路。
  9. 如申請專利範圍第1項所述之電子電路，其中，該結合裝置為正反器電路。
  10. 如申請專利範圍第9項所述之電子電路，另包含選擇電晶體，該選擇電晶體係與該正反器電路連接，以便形成靜態記憶體單元。
  11. 如申請專利範圍第1項所述之電子電路，其中，該電路 元件為電阻元件。
  12. 如申請專利範圍第1項所述之電子電路，其中，該電路元件為第二場效電晶體，該第二場效電晶體包含具有該第二導電型態之本體區域。
  13. 如申請專利範圍第1項所述之電子電路，其中，該電路元件為第二場效電晶體，該第二場效電晶體包含具有該第二導電型態之第二本體區域、以及位於該第二場效電晶體之汲極區域和源極區域間的第二摻雜區域。
  14. 如申請專利範圍第1項所述之電子電路，另包含共通之半導體基板材料，以容納該場效電晶體與該電子電路。
  15. 如申請專利範圍第14項所述之電子電路，其中，該場效電晶體與該電路元件形成正反器電路，且其中該正反器電路為記憶體單元之一部份。
  16. 如申請專利範圍第1項所述之電子電路，另包含容納該場效電晶體之第一封裝件、容納該電路元件之第二封裝件、以及具有該第一封裝件與該第二封裝件附接在其上之承載基板。
TW98103173A 2008-01-31 2009-02-02 具有本體控制之雙通道電晶體及具有該電晶體之電路 TWI469324B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102008007029.7A DE102008007029B4 (de) 2008-01-31 2008-01-31 Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
US12/144,281 US7880239B2 (en) 2008-01-31 2008-06-23 Body controlled double channel transistor and circuits comprising the same

Publications (2)

Publication Number Publication Date
TW200941711A TW200941711A (en) 2009-10-01
TWI469324B true TWI469324B (zh) 2015-01-11

Family

ID=40847160

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98103173A TWI469324B (zh) 2008-01-31 2009-02-02 具有本體控制之雙通道電晶體及具有該電晶體之電路

Country Status (6)

Country Link
US (2) US7880239B2 (zh)
JP (1) JP2011514657A (zh)
CN (1) CN101952964B (zh)
DE (1) DE102008007029B4 (zh)
TW (1) TWI469324B (zh)
WO (1) WO2009099557A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
DE102008045037B4 (de) * 2008-08-29 2010-12-30 Advanced Micro Devices, Inc., Sunnyvale Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
FR2944641B1 (fr) * 2009-04-15 2011-04-29 Centre Nat Rech Scient Point memoire ram a un transistor.
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
CN102884630B (zh) * 2009-11-17 2015-09-16 三重富士通半导体股份有限公司 电子设备和系统及其生产和使用方法
FR2957449B1 (fr) * 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958779B1 (fr) * 2010-04-07 2015-07-17 Centre Nat Rech Scient Point memoire ram a un transistor
US9406798B2 (en) * 2010-08-27 2016-08-02 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer
US8564069B1 (en) * 2012-08-21 2013-10-22 International Business Machines Corporation Field effect transistors with low body resistance and self-balanced body potential
US9496390B2 (en) * 2013-09-11 2016-11-15 United Microelectronics Corporation Vertical transistor device with halo pocket contacting source
WO2022026768A1 (en) * 2020-07-29 2022-02-03 Hsu Fu Chang Transistor structures and associated processes

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900665A (en) * 1997-04-01 1999-05-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device operating at high speed with low current consumption
TW371798B (en) * 1997-03-24 1999-10-11 Advanced Micro Devices Inc A static random access memory cell having a trench field plate for increasing capacitance and a method for making such a cell
US6245607B1 (en) * 1998-12-28 2001-06-12 Industrial Technology Research Institute Buried channel quasi-unipolar transistor
TW200620655A (en) * 2004-07-30 2006-06-16 Advanced Micro Devices Inc Self-biasing transistor structure and an SRAM cell having less than six transistors
TW200707655A (en) * 2005-07-01 2007-02-16 Advanced Micro Devices Inc SRAM devices utilizing tensile-stressed strain films and methods for fabricating the same

Family Cites Families (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021835A (en) 1974-01-25 1977-05-03 Hitachi, Ltd. Semiconductor device and a method for fabricating the same
US4276095A (en) 1977-08-31 1981-06-30 International Business Machines Corporation Method of making a MOSFET device with reduced sensitivity of threshold voltage to source to substrate voltage variations
US4350991A (en) 1978-01-06 1982-09-21 International Business Machines Corp. Narrow channel length MOS field effect transistor with field protection region for reduced source-to-substrate capacitance
US4145233A (en) 1978-05-26 1979-03-20 Ncr Corporation Method for making narrow channel FET by masking and ion-implantation
JPS62128175A (ja) 1985-11-29 1987-06-10 Hitachi Ltd 半導体装置
US4975831A (en) * 1988-05-09 1990-12-04 Intel Corporation High-availability computer system with a predefinable configuration of the modules
US6714983B1 (en) * 1989-04-14 2004-03-30 Broadcom Corporation Modular, portable data processing terminal for use in a communication network
JP2978511B2 (ja) 1989-09-20 1999-11-15 株式会社日立製作所 集積回路素子実装構造体
US5264385A (en) 1991-12-09 1993-11-23 Texas Instruments Incorporated SRAM design with no moat-to-moat spacing
TW247368B (en) * 1993-09-29 1995-05-11 Seiko Epuson Co Current regulating semiconductor integrate circuit device and fabrication method of the same
US5463237A (en) 1993-11-04 1995-10-31 Victor Company Of Japan, Ltd. MOSFET device having depletion layer
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
KR0136530B1 (ko) * 1994-07-11 1998-09-15 문정환 반도체장치 및 그 제조방법
US6360338B1 (en) * 1995-01-24 2002-03-19 Compaq Computer Corporation Enhanced instrumentation software in fault tolerant systems
US5629546A (en) 1995-06-21 1997-05-13 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
US5744840A (en) 1995-11-20 1998-04-28 Ng; Kwok Kwok Electrostatic protection devices for protecting semiconductor integrated circuitry
KR0170514B1 (ko) * 1995-11-22 1999-03-30 김광호 승압 전원을 갖는 반도체 메모리 장치
US5698884A (en) * 1996-02-07 1997-12-16 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same
US5751813A (en) * 1996-04-29 1998-05-12 Motorola, Inc. Use of an encryption server for encrypting messages
US6243350B1 (en) * 1996-05-01 2001-06-05 Terastor Corporation Optical storage systems with flying optical heads for near-field recording and reading
US5819047A (en) * 1996-08-30 1998-10-06 At&T Corp Method for controlling resource usage by network identities
US5838606A (en) * 1997-04-28 1998-11-17 Mitsubishi Semiconductor America, Inc. Three-transistor static storage cell
US6192034B1 (en) * 1997-06-30 2001-02-20 Sterling Commerce, Inc. System and method for network integrity management
US6073172A (en) * 1997-07-14 2000-06-06 Freegate Corporation Initializing and reconfiguring a secure network interface
US6363411B1 (en) * 1998-08-05 2002-03-26 Mci Worldcom, Inc. Intelligent network
US6189101B1 (en) * 1997-10-24 2001-02-13 Richard G. Dusenbury, Jr. Secure network architecture method and apparatus
KR100260559B1 (ko) * 1997-12-29 2000-07-01 윤종용 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법
US6137129A (en) * 1998-01-05 2000-10-24 International Business Machines Corporation High performance direct coupled FET memory cell
US6047324A (en) * 1998-02-05 2000-04-04 Merrill Lynch & Co. Inc. Scalable distributed network controller
TW375721B (en) * 1998-06-17 1999-12-01 Ind Tech Res Inst DES chip processor capable of executing data encryption standard (DES) operation
US6219786B1 (en) * 1998-09-09 2001-04-17 Surfcontrol, Inc. Method and system for monitoring and controlling network access
US6581166B1 (en) * 1999-03-02 2003-06-17 The Foxboro Company Network fault detection and recovery
US6640278B1 (en) * 1999-03-25 2003-10-28 Dell Products L.P. Method for configuration and management of storage resources in a storage network
US6665714B1 (en) * 1999-06-30 2003-12-16 Emc Corporation Method and apparatus for determining an identity of a network device
JP3928837B2 (ja) * 1999-09-13 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路装置
US6782047B1 (en) * 1999-11-09 2004-08-24 Nokia Networks Oy Variable length encoding of compressed data
US6711134B1 (en) * 1999-11-30 2004-03-23 Agilent Technologies, Inc. Monitoring system and method implementing an automatic test plan
US6594150B2 (en) * 2000-02-02 2003-07-15 Sun Microsystems, Inc. Computer system having front and rear cable access
US6684343B1 (en) * 2000-04-29 2004-01-27 Hewlett-Packard Development Company, Lp. Managing operations of a computer system having a plurality of partitions
US6411506B1 (en) * 2000-07-20 2002-06-25 Rlx Technologies, Inc. High density web server chassis system and method
US6424523B1 (en) * 2000-08-11 2002-07-23 3Ware Pluggable drive carrier assembly
GB2369202B (en) * 2000-08-31 2003-03-19 Sun Microsystems Inc Computer system and method of operating a computer system
US7168092B2 (en) * 2000-08-31 2007-01-23 Sun Microsystems, Inc. Configuring processing units
KR100841141B1 (ko) 2000-09-21 2008-06-24 캠브리지 세미컨덕터 리미티드 반도체 장치 및 반도체 장치의 형성 방법
US6784496B1 (en) * 2000-09-25 2004-08-31 Texas Instruments Incorporated Circuit and method for an integrated charged device model clamp
US20020179946A1 (en) 2000-10-19 2002-12-05 Yoshiro Hara P-channel field-effect transistor
EP1346516A4 (en) * 2000-11-30 2007-03-07 George P Mattathil PRIVATE DYNAMIC NETWORK
JP2004519770A (ja) * 2000-12-29 2004-07-02 キュ、ミン サーバアレイハードウェアアーキテクチャおよびシステム
JP4743570B2 (ja) 2001-04-10 2011-08-10 ルネサスエレクトロニクス株式会社 電源回路を内蔵した半導体集積回路および液晶表示制御装置並びに携帯用電子機器
US6633063B2 (en) 2001-05-04 2003-10-14 Semiconductor Components Industries Llc Low voltage transient voltage suppressor and method of making
US7069345B2 (en) * 2001-05-09 2006-06-27 Koninklijke Philips Electronics N.V. Device identification and control in network environment
US20030033463A1 (en) * 2001-08-10 2003-02-13 Garnett Paul J. Computer system storage
US20030048656A1 (en) 2001-08-28 2003-03-13 Leonard Forbes Four terminal memory cell, a two-transistor sram cell, a sram array, a computer system, a process for forming a sram cell, a process for turning a sram cell off, a process for writing a sram cell and a process for reading data from a sram cell
US7448032B2 (en) * 2002-05-22 2008-11-04 Sun Microsystems, Inc. Method and apparatus for integration of URL into standard file systems
US7367044B2 (en) * 2002-06-14 2008-04-29 Clink Systems, Ltd. System and method for network operation
DE10252882A1 (de) 2002-09-27 2004-06-24 Zentrum Mikroelektronik Dresden Ag SRAM-Speicherzelle
DE10245575A1 (de) 2002-09-27 2004-04-15 Zentrum Mikroelektronik Dresden Ag Feldeffekttransistor
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
WO2004081948A1 (en) * 2003-03-12 2004-09-23 Koninklijke Philips Electronics N.V. Test for weak sram cells
JP4237595B2 (ja) * 2003-09-24 2009-03-11 株式会社東芝 スタティックランダムアクセスメモリ
US20050288918A1 (en) * 2004-06-24 2005-12-29 Chen Thomas W System and method to facilitate simulation
US20070120196A1 (en) * 2005-11-28 2007-05-31 Via Technologies, Inc. Of R.O.C. Prevention of latch-up among p-type semiconductor devices
US7268400B2 (en) * 2006-01-26 2007-09-11 International Business Machines Corporation Triple-well CMOS devices with increased latch-up immunity and methods of fabricating same
DE102006004409A1 (de) 2006-01-31 2007-08-09 Advanced Micro Devices, Inc., Sunnyvale SRAM-Zelle mit selbststabilisierenden Transistorstrukturen
US7495471B2 (en) * 2006-03-06 2009-02-24 Altera Corporation Adjustable transistor body bias circuitry
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW371798B (en) * 1997-03-24 1999-10-11 Advanced Micro Devices Inc A static random access memory cell having a trench field plate for increasing capacitance and a method for making such a cell
US5900665A (en) * 1997-04-01 1999-05-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device operating at high speed with low current consumption
US6245607B1 (en) * 1998-12-28 2001-06-12 Industrial Technology Research Institute Buried channel quasi-unipolar transistor
TW200620655A (en) * 2004-07-30 2006-06-16 Advanced Micro Devices Inc Self-biasing transistor structure and an SRAM cell having less than six transistors
TW200707655A (en) * 2005-07-01 2007-02-16 Advanced Micro Devices Inc SRAM devices utilizing tensile-stressed strain films and methods for fabricating the same

Also Published As

Publication number Publication date
US20090194824A1 (en) 2009-08-06
TW200941711A (en) 2009-10-01
DE102008007029B4 (de) 2014-07-03
CN101952964B (zh) 2012-10-03
US8507953B2 (en) 2013-08-13
WO2009099557A1 (en) 2009-08-13
JP2011514657A (ja) 2011-05-06
US20110080772A1 (en) 2011-04-07
CN101952964A (zh) 2011-01-19
US7880239B2 (en) 2011-02-01
DE102008007029A1 (de) 2009-08-13

Similar Documents

Publication Publication Date Title
TWI469324B (zh) 具有本體控制之雙通道電晶體及具有該電晶體之電路
US11695014B2 (en) Semiconductor device and method for controlling semiconductor device
US7442971B2 (en) Self-biasing transistor structure and an SRAM cell having less than six transistors
US10033383B1 (en) Programmable logic elements and methods of operating the same
US7432560B2 (en) Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same
CN101160667B (zh) 改进单元稳定性和性能的混合块soi 6t-sram单元
JP3900465B2 (ja) Ｓｏｉ電界効果トランジスタ
KR100581010B1 (ko) 모노토닉 동적-정적 의사-엔모스 논리회로 및 논리 게이트어레이 형성 방법
JP5775065B2 (ja) 明白に異なる閾値電圧を有するトランジスタを持つｓｏｉから製造する集積回路
US20040214389A1 (en) Semiconductor latches and SRAM devices
KR20110063796A (ko) 더블-채널 트랜지스터들을 포함하는 ｓｒａｍ 셀들을 위한 보디 콘택
US6429099B1 (en) Implementing contacts for bodies of semiconductor-on-insulator transistors
KR101519573B1 (ko) 분리된 판독 및 기록 액세스 트랜지스터들을 구비한 게이티드 레터럴 사이리스터 기반 랜덤 액세스 메모리(ｇｌｔｒａｍ) 셀들 및 상기 ｇｌｔｒａｍ 셀들이 집적된 메모리 디바이스들과 집적 회로들
JP2005251776A (ja) 半導体装置とその製造方法
US6261886B1 (en) Increased gate to body coupling and application to DRAM and dynamic circuits
US8188871B2 (en) Drive current adjustment for transistors by local gate engineering
KR101125825B1 (ko) 셀프-바이어싱 트랜지스터 구조 및 ｓｒａｍ 셀
US20110001174A1 (en) Memory Cells, And Methods Of Forming Memory Cells
US6632686B1 (en) Silicon on insulator device design having improved floating body effect
US20120032264A1 (en) High density semiconductor latch
CN220776394U (zh) 半导体器件
JP3487220B2 (ja) 電界効果型トランジスタ及び半導体装置
KR100528998B1 (ko) 모노토닉 동적-정적 의사-엔모스 논리회로 및 논리 게이트어레이 형성 방법
KR0138320B1 (ko) 박막 트랜지스터(tft) 및 그 제조방법