KR20110063796A - 더블-채널 트랜지스터들을 포함하는 ｓｒａｍ 셀들을 위한 보디 콘택 - Google Patents

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KR20110063796A
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프란크 비르베레이트
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

스태틱 RAM 셀(250)이 두 개 더블 채널 트랜지스터들(200N, 200P) 및 선택 트랜지스터(200S)를 기반으로 형성될 수 있고, 여기서 보디 콘택이 더미 게이트 전극 구조(205A)의 형태로 두 개의 더블 채널 트랜지스터들 사이에 측면으로 배치될 수 있고, 추가적 직사각형 콘택(230)이 게이트 전극들, 소스 영역들 및 보디 콘택을 연결할 수 있고, 그럼으로써 트랜지스터들의 보디 영역들로의 전도성 경로가 확립될 수 있다. 따라서, 종래의 보디 콘택들과 비교하여, 매우 공간 효율적인 구성이 확립될 수 있고, 이에 따라 스태틱 RAM 셀들에서의 비트 밀도가 크게 증가될 수 있다.

Description

더블-채널 트랜지스터들을 포함하는 ＳＲＡＭ 셀들을 위한 보디 콘택{BODY CONTACT FOR SRAM CELL COMPRISING DOUBLE-CHANNEL TRANSISTORS}
본 개시 내용은 일반적으로 집적 회로의 제조에 관한 것으로, 특히 트래지스터 디바이스들의 기능 확장을 가능하게 하는 트랜지스터 아키텍처에 관한 것이며, 이로 인해 공간 효율적 방식으로 스태틱 RAM 셀들 등을 형성할 수 있는 가능성을 제공할 수 있다.
마이크로프로세서, 저장 디바이스 등과 같은 현대 집적 회로에 있어서, 매우 많은 수의 회로 소자들, 특히 트랜지스터들이 제한된 칩 구역(chip area)에 제공되어 동작된다. 비록 회로 소자들의 성능 증가 및 피처 크기 감소에 있어서 근래 수십 년에 걸쳐 엄청난 진전이 있었지만, 전자 디바이스들의 기능 증진에 대한 계속되는 요구는 반도체 제조자들로 하여금 회로 소자들의 치수를 꾸준히 감소시키도록 함과 아울러 그 동작 속도를 증가시키도록 하고 있다. 그러나, 피처 크기의 계속적인 스케일링은, 새로운 설계 규칙을 따르도록 프로세스 기술을 재설계하고 새로운 프로세스 방식 및 툴을 개발하는 데 있어 많은 노력을 수반한다. 일반적으로, 복합 로직 부분을 포함하는 복합 회로에 있어서, MOS 기술은 디바이스 성능 및/또는 전력 소비 및/또는 비용 효율 면에서 현재 가장 바람직한 제조 기술이다. MOS 기술에 의해 제조되는 로직 부분들을 포함하는 집적 회로에서, 스위칭 모드로 전형적으로 동작되는 다수의 전계 효과 트랜지스터(Field Effect Transistor, FET)들이 제공되는바, 즉 이러한 디바이스들은 고전도성 상태(온-상태(on-state)) 및 고임피던스 상태(오프-상태(off-state))를 나타낸다. 전계 효과 트랜지스터의 상태는 게이트 전극에 의해 제어되는바, 이는 적절한 제어 전압의 인가시 드레인 단자와 소스 단자 사이에 형성된 채널 영역(channel region)의 전도도에 영향을 미칠 수 있다.
전계 효과 트랜지스터들을 기반으로 하여, 보다 많은 복합 회로 컴포넌트들이 생성될 수 있다. 예를 들어, 레지스터, 스태틱 RAM(static Random Access Memory), 및 다이나믹 RAM셀들의 형태인 저장 소자들이 복합 로직 회로의 중요 컴포넌트들을 나타낸다. 예를 들어, 복합 CPU 코어들의 동작 동안, 많은 양의 데이터가 일시적으로 저장 및 검색돼야만 하고, 여기서 저장 소자들의 동작 속도 및 용량은 CPU의 전체 성능에 큰 영향을 미친다. 복합 집적 회로에 사용되는 메모리 계층에 따라, 서로 다른 타입의 메모리 소자들이 사용된다. 예를 들어, 레지스터들 및 스태틱 RAM 셀들은 이들의 뛰어난 액세스 타임으로 인해 전형적으로 CPU 코어에 사용되고, 반면 다이나믹 RAM 소자들은, 레지스터들 혹은 스태틱 RAM 셀들과 비교하여 증가된 비트 밀도로 인해, 동작 메모리로서 바람직하게 사용된다. 다른 애플리케이션에서는, 확장된 스태틱 RAM 디바이스들이, 점점 증가하는 다양한 전자 디바이스들에서 종종 사용되는바, 여기서도 또한 낮은 전력 소비 및 높은 정보 저장 밀도에 관한 요구가 이러한 스태틱 RAM 디바이스들에 의해 충족돼야만 한다. 전형적으로, 다이나믹 RAM 셀은 저장 커패시터 및 단일의 트랜지스터를 포함하고, 그러나 여기서 복합 메모리 관리 시스템이 저장 커패시터들에 저장된 전하를 주기적으로 리프레시(refresh)하기 위해 요구되는바, 만약 이렇게 하지 않으며, 저장된 전하는 피할 수 없는 누설 전류로 인해 소실될 것이다. DRAM 디바이스들의 비트 밀도가 매우 높을 지라도, 전하는 주기적 리프레시 펄스들과 결합되어 저장 커패시터로부터 그리고 저장 커패시터로 전달돼야만 하고, 이로 인해, 이러한 디바이스들은 스태틱 RAM 셀들과 비교하는 경우 속도 및 전력 소비 면에서 덜 효율적이다. 반면에, 스태틱 RAM 셀들은 정보 비트를 저장하기 위해서 다수의 트랜지스터 소자들을 필요로 한다.
따라서, 스태틱 RAM 셀들에서의 트랜지스터 소자들의 수를 감소시키기 위해, 종래의 전계 효과 트랜지스터와 비교하여 기능이 증가된 전계 효과 트랜지스터를 사용하는 것이 제안되었는바, 이는 "제2의" 채널 영역이 제공되도록 추가적 도핑 영역을 기반으로 전계 효과 트랜지스터들의 수정된 보디 영역(body region)을 제공함으로써 행해지며, 여기서 제2의 채널 영역은 이러한 소위 더블 채널 전계 효과 트랜지스터(double channel field effect transistor)들에 서로 다른 트랜지스터 특성을 제공할 수 있다. 즉, 평면 전계 효과 트랜지스터의 보디에 추가적인 제2의 채널 영역을 제공함으로써, 트랜지스터의 상호컨덕턴스(trans-conductance)가 수정될 수 있어, 드레인 소스 전류의 국부 최대치(local maximum)가 발생될 수 있고, 그럼으로써 3-상태 전달 슬로프(three-state transfer slope)가 획득될 수 있고, 이것은 기능이 증가된 기본 트랜지스터 회로들을 제공하는데 사용될 수 있다. 예를 들어, 종래 트랜지스터 아키텍처에서, 트랜지스터들의 수가 감소된 RAM 셀이 제공될 수 있다.
도 1a는 3-상태 트랜지스터 전달 슬로프를 이용함으로써, 종래 방식과 비교하여 기능이 증진된 혹은 회로 소자들의 수가 감소된 RAM 셀과 같은 전자 회로를 형성할 때 사용될 있는 종래의 트랜지스터 소자(100)의 단면도를 도식적으로 나타낸 것이다. 트랜지스터 소자(100)는 기판(101)을 포함하는바, 이 기판은 임의의 적절한 기판, 예를 들어 벌크 반도체 기판, 절연 기판일 수 있으며, 그 위에는 결정성 반도체 층 등이 형성된다. 현재 및 가까운 장래에 대다수의 복합 집적 회로들이 실리콘 기반으로 제조되거나 제조될 것이기 때문에, 예를 들어, 기판(101)은 벌크 실리콘 기판 혹은 SOI(Silicon On Insulator) 기판을 나타낼 수 있다. 실질적으로 결정성의 반도체 영역(102)이 기판(101) 상에 형성되고, 아울러 이 영역(102)의 원하는 전도도 타입을 제공하기 위해 특정 도펀트 물질을 포함한다. 도 1a에 제시된 예에서, 반도체 영역(102)은 p-타입 전도도를 제공하도록 도핑된다. 더욱이, 드레인 및 소스 영역들(104)이 영역(102)에 인접하여 형성되고, 아울러 반도체 영역(102)의 전도도 타입과 반대인 전도도 타입을 드레인 및 소스 영역들(104)에 제공하는 도펀트 물질을 포함한다. 제시된 예에서, 드레인 및 소스 영역들(104)은 고밀도로 도핑되어, 대응하는 pn 접합이 드레인 및 소스 영역들(104)과 반도체 영역(102) 사이의 계면을 따라 형성된다. 더욱이, 채널 영역(103)이, 전형적인 평면 트랜지스터 구성에 따라, 드레인 및 소스 영역들(104) 사이에 위치하고, 아울러 드레인 및 소스 영역들(104)에 대해 반대로 도핑된 제1의 채널 서브 영역(103a)을 포함한다. 예를 들어, 제1의 채널 서브 영역(103a)은 종래 인핸스먼트 트랜지스터(enhancement transistor)의 "종래" 채널 영역으로 고려될 수 있다. 더욱이, 채널 영역(103)은, 제1의 채널 서브 영역(103a)에 대해 반대로 도핑된 (따라서 "공핍(depletion)" 채널로 고려될 수 있는) 제2의 채널 서브 영역(103b)을 포함한다. 제시된 예에서, 도 1a의 평면 전계 효과 트랜지스터(100)는 n-타입 트랜지스터를 나타내고, 따라서 제1의 채널 서브 영역(103a)은 p-도핑된 영역이고, 제2의 채널 서브 영역(103b)은 n-도핑된 영역이다. 트랜지스터 소자(100)는 또한 채널 영역(103) 위에, 즉 제1의 채널 서브 영역(103a) 및 제2의 채널 서브 영역(103b) 위에 위치하는 게이트 전극(105)을 더 포함하고, 이로 인해 게이트 전극(105)의 채널 영역(103)으로의 용량성 커플링(capacitive coupling)이 가능하다. 더욱이, 제시된 예에서, 게이트 전극(105)은 기본 반도체 층(여기에 드레인 및 소스 영역들(104)과 채널 영역(103)이 제공됨)의 상부 표면 상에 형성되는 게이트 절연 층(106)에 의해 채널 영역(103)으로부터 분리된다. 게이트 절연 층(106)은, 잘 확립된 트랜지스터 아키텍처에 따라, 실리콘 다이옥사이드 및/또는 실리콘 나이트라이드 및/또는 실리콘 옥시나이트라이드 및/또는 하이-k 유전체 물질로 이루어질 수 있다. 트랜지스터 소자(100)(이것은 그 채널 영역(103)의 구성 때문에 더블 채널 트랜지스터로 언급될 수도 있음)는, 잘 확립된 트랜지스터 구성에 따라, 게이트 전극(105)의 측벽들 상에 형성된 측벽 스페이서들(107)을 더 포함한다. 더욱이, 드레인 및 소스 영역들(104)과 게이트 전극(105)에는, 전체 전도도가 증진되도록 아울러 이에 따른 트랜지스터 성능이 증진되도록, 금속 실리사이드 영역들과 같은 다른 컴포넌트들이 제공될 수 있다. 설명의 편의를 위해, 임의의 이러한 성능 증진 컴포넌트들은 도시되지 않았다. 더블 채널 트랜지스터를 형성하는 일부 종래 방법에서, 반도체 영역(102)의 일부에 연결되는 콘택 구역(108)이 제공되는바, 이 반도체 영역(102)은 채널 영역(103)과 결합되어 트랜지스터(100)의 보디 영역으로 언급될 수도 있다. 따라서, 콘택 구역(108)은 보디 영역에 전기적으로 연결되고, 동시에 드레인 혹은 소스 영역(104)으로부터 대응하는 pn 접합들에 의해 전기적으로 분리되어 있다. 콘택 구역(108)에 의해, 트랜지스터(100)의 보디 영역은 적절한 기준 전압에 연결될 수 있고, 이것은 트랜지스터(100)의 제어도를 증진시킬 수 있다.
트랜지스터(100)는, 복수의 트랜지스터들(예를 들어, 트랜지스터(100)와 같은 것)을 위한 각각의 활성 구역들을 정의하기 위해 적절한 분리 구조들(미도시)의 제조를 포함하는 잘 확립된 종래 트랜지스터 제조 프로세스 흐름에 기반하여 형성될 수 있다. 다음으로, 트랜지스터의 보디 영역의 기본적 도핑이 잘 확립된 주입 기술에 의해 확립될 수 있고, 이후 보디 영역 내에 제2의 채널 영역(103b)을 정의하기 위해 반대 도펀트 종의 통합이 행해진다. 다음으로, 게이트 절연 층(106)과 결합된 게이트 전극(105)이, 예를 들어, 게이트 유전체 물질을 산화 및/또는 증착에 의해 형성하고 이후 폴리실리콘 등과 같은 적절한 게이트 전극 물질의 증착을 행함으로써 형성될 수 있으며, 후속적으로 이 게이트 전극 물질은 정교한 리소그래피 기술에 근거하여 패터닝될 수 있다. 이후, 필요한 경우, 오프셋 스페이서(미도시)가 형성될 수 있고, 그리고 드레인 및 소스 영역들(104)의 제 1 부분을 정의하기 위해 주입 시퀀스가 수행될 수 있고, 이것은 또한 대응하는 할로 주입 프로세스를 포함할 수 있다. 즉, 할로 주입 동안, 예를 들어 경사 주입 프로세스에 근거하여 임의의 전도도 타입이 획득될 수 있고, 이 전도도 타입은 드레인 및 소스 영역들에 대한 도펀트 종에 의해 획득된 것과 비교하여 반대 전도도 타입이다. 결과적으로, pn 접합에서의 도펀트 그래디언트(dopant gradient)를 조정하는 것에 추가하여, 또한 제2의 채널 영역(103b)이, 할로 주입에 의해 획득된 반대 도핑으로 인해 드레인 및 소스 영역들로부터 "분리"될 수 있고, 이것은 결과적으로 제2의 채널 영역(103b)과 드레인 및 소스 영역들(104) 사이의 구역들에서 더 높은 도펀트 농도가 생성되게 할 수 있어, 잔존 보디 영역의 전도도 타입에 대응하는 이러한 구역들에 전체 전도도를 제공할 수 있다. 이후, 스페이서 구조(107)가 잘 확립된 스페이서 기술에 따라 형성될 수 있다. 드레인 및 소스 영역들(104)은 각각의 이온 주입 프로세스, 그 다음에 도펀트 종을 활성화시키기 위한 적절하게 설계된 어닐링 싸이클, 그리고 주입으로 유발된 손상을 재결정화시켜, 최종 도펀트 프로파일을 조정함으로써, 완성될 수 있다.
도 1b는 더블 채널 트랜지스터(100)의 기능적 동작을 도식적으로 나타낸 것이다. 도 1b에서, 트랜지스터(100)의 전도도, 즉 채널 영역(103)의 전도도가 임의의 단위로 수직축을 따라 도시되었고, 그리고 게이트 전극(105)에 인가된 제어 전압 VG가 수평축을 따라 도시되었다. 트랜지스터(100)의 전도도가 다소 두드러진 국부 최대치를 갖는다는 점에서, 종래 단일 채널 평면 전계 효과 트랜지스터들과 비교하여 제2의 채널 영역의 존재로 인한 크게 수정된 상호인덕턴스를 나타내고 있다. 예시된 바와 같이, 제어 전압 VG가 제 1 임계 전압 VT1을 초과하는 경우, 종래 평면 인핸스먼트 트랜지스터들의 경우와 같이 전도도의 전형적인 증가가 획득될 수 있다. 그러나, 제 2 임계 전압 VT2에서, 제어 전압 VG의 증가에 따라 전도도의 큰 강하가 관측될 수 있고, 이는 결과적으로 제 3 임계 전압 VT3에서의 국부 최소치에 도달하게 되고, 여기서 제어 전압 VG가 증가함에 따라 전도도의 후속적 증가가 관측될 수 있다. 결과적으로, 전압 VT2 및 VT3에서의 국부 최대치 혹은 국부 최소치는 각각, 트랜지스터(100)의 전달 슬로프에서 중간의 안정 상태를 제공할 수 있고, 이것은 종래 설계에서와 동일한 수의 회로 소자들에 있어 기능이 증가된 기본 전자 회로들을 확립하기 위해 유리하게 사용될 수 있으며, 다른 경우에, 하나 이상의 종래의 평면 전계 효과 트랜지스터들을 트랜지스터(100)와 같은 평면 더블 채널 트랜지스터로 교체함으로써, 감소된 수의 회로 소자들에 근거하여, 원하는 기능이 달성될 수 있다.
그러나, 정교한 반도체 디바이스들에서의 정보 밀도 혹은 전반적인 패킹 밀도의 증가를 고려하는 경우, 대응하는 트랜지스터 디바이스들의 면적 소비는 원하는 전기적 성능의 획득을 위해 필요한 회로 소자들의 수보다 더 중요하다. 즉, 도 1a 및 도 1b를 참조하여 설명된 바와 같이, 둘 이상의 트랜지스터들을 더블 채널 트랜지스터들로 교체함으로써 예를 들어 스태틱 RAM 셀들에서 회로 소자들의 수가 감소될 수 있지만, 이러한 더블 채널 트랜지스터들을 제공하기 필요한 반도체 면적이, 예를 들어 여섯 개의 트랜지스터들이 전형적인 스태틱 RAM 셀을 위해 사용될 수 있는 종래 레이아웃과 비교하여 반드시 더 작아질 수 있는 것은 아니다. 면적 소비에서의 이러한 차이는 도 1a의 콘택(108)과 같은 보디 콘택들의 요건에 의해 발생될 수 있는바, 이러한 보디 콘택들은 도 1c를 참조하여 더 상세히 설명되는 바와 같이, 각각의 활성 영역의 귀중한 면적을 소비할 수 있는 T자 형상 혹은 H자 형상의 게이트 전극 구조들에 의해 종래 방식에서 구현될 수 있다.
도 1c는 더블 채널 트랜지스터(예를 들어, 도 1a에 도시된 바와 같은 더블 채널 트랜지스터)의 상면도를 도식적으로 나타낸 것이다. 이러한 구성에서, 트랜지스터(100)는 활성 영역(110)을 포함할 수 있는바, 이 활성 영역은 얕은 트렌치 분리(111) 등과 같은 분리 구조에 의해 둘러싸인 연속적인 반도체 영역으로 이해돼야만 한다. 따라서, 이에 따른 활성 영역(110)은 임의의 중간 분리 구조들이 없는 단일 반도체 영역을 나타낼 수 있고, 여기에는 적절한 도펀트 프로파일이 확립될 수 있으며, 이것은 전체적으로 필요한 구성에 따라, 각각의 pn 접합 등을 형성하기 위해 요구된 바와 같이 서로 다른 도펀트 종들을 기반으로 하여 달성될 수 있다. 더욱이, 게이트 전극 구조(105)가 활성 영역(110)의 일부 위에 형성되고, 그럼으로써 드레인 영역(104d) 및 소스 영역(104s)이 정의되는바, 이것은 앞서 설명된 바와 같이 적절한 도펀트 농도를 가질 수 있다. 도 1a를 참조하여 앞서 설명된 바와 같이, 게이트 전극 구조(105) 아래에는 두 개의 "채널들"을 포함하는 대응하는 채널 영역이 제공될 수 있음을 또한 이해해야만 한다. 더욱이, 게이트 전극 구조(105)는 각각의 부분(105a)을 포함할 수 있는데, 이 부분은 게이트 전극(105)의 콘택 구역으로서 동작할 수 있고 아울러, 그 아래에는 반도체 영역이 존재할 수 있으며, 이것은 트랜지스터(100)의 보디 영역에 연결될 수 있다. 더욱이, 활성 영역(110)의 일부는 보디 콘택(108)의 일부로서 동작할 수 있고, 이것은 게이트 전극(105)의 콘택 구역(105a) 아래에 배치되는 구역에 연결될 수 있다. 더욱이, 각각의 콘택 소자들(128, 129 및 130)이 제공되어, 트랜지스터(100) 위에 제공될 금속화 시스템으로의 각각의 전기적 연결이 확립될 수 있다. 예를 들어, 콘택 소자(128)는 보디 콘택(108)에 연결될 수 있고, 그리고 또한 제 1 금속화 층의 금속 라인(미도시)에 연결될 수 있는바, 이것은 또한, 만약 게이트 전극(105)과 소스 영역(104s)과, 그리고 보디 콘택(108) 간의 직접적인 전기적 연결이 필요한 경우, 콘택 소자(130)에 연결될 수도 있다. 반면에, 소스 영역(104s)은 "직사각형" 콘택 소자(130)를 통해 게이트 전극(105)에 직접 연결될 수 있다. 유사하게, 콘택 소자(129)는 드레인 영역(104d) 및 금속화 시스템의 대응하는 금속 라인으로의 연결을 위해 제공될 수 있다.
전형적으로, 도 1a를 참조하여 또한 설명된 바와 같은 제조 기술에 따라, 트랜지스터(100)가 형성될 수 있고, 여기서 기본적인 트랜지스터 구성의 완료된 이후, 대응하는 콘택 소자들(128, 129 및 130)이 잘 확립된 패터닝 방식에 기반하여 층간 유전체 물질에 형성될 수 있는바, 여기서 이러한 콘택 소자들은 공통 프로세스 시퀀스로 형성될 수 있다. 이후, 하나 이상의 각각의 금속화 레벨들이 디바이스 요건에 따라 금속화 시스템을 제공하기 위해 형성될 수 있다. 따라서, 도 1c로부터 명백해지는 바와 같이, 보디 콘택(108)을 포함하는 트랜지스터(100)를 형성하기 위해 상당량의 다이 면적이 요구될 수 있어, 둘 이상의 더블 채널 트랜지스터들을 포함할 수 있는 스태틱 RAM 셀에 있어서, 필요한 실리콘 면적은 여섯 개의 종래 단일 채널 트랜지스터들을 포함하는 종래 스태틱 RAM 셀과 비교하여 대등하거나 혹은 훨씬 더 클 수 있다.
앞서 설명된 상황을 고려하여, 본 개시 내용은, 더블 채널 트랜지스터들이 공간 효율적인 방식으로 연결될 수 있어, 스태틱 RAM 셀들과 같은 반도체 디바이스들의 패킹 밀도 및 정보 밀도를 증가시킬 수 있고, 그럼으로써 앞서 확인된 문제들 중 하나 이상의 문제를 없애거나 혹은 적어도 줄일 수 있는, 디바이스 및 방법에 관한 것이다.
일반적으로, 본 개시 내용은, 보디 콘택들을 포함하는 더블 채널 트랜지스터들을 기반으로 하는 반도체 디바이스들 및 그 형성을 위한 적절한 레이아웃들을 제공하는바, 이것은 매우 높은 공간 효율적 방식으로 달성될 수 있다. 이러한 목적을 달성하기 위해, 적절한 보디 콘택 구조가 두 개의 인접하는 더블 채널 트랜지스터들 사이에 배치될 수 있어, 이 보디 콘택은 양쪽 보디 영역들에 연결될 수 있으며, 또한 소스 영역들, 게이트 전극들, 및 보디 영역들 간의 전기적 연결을 제공하고, 이에 따라 보디 영역들은 적절하게 낮은 저항으로 연결될 수 있다. 이러한 목적을 달성하기 위해, 본 명세서에서 개시되는 일부 예시적 실시형태들에 따르면, 더블 채널 트랜지스터들의 소스 영역들과 게이트 전극 구조들에 동시에 연결됨과 아울러, 동시에, 보디 콘택에 연결되도록 단일 콘택 소자가 제공될 수 있다. 대응하는 구성이 일부 예시적 실시예들에서 스태틱 RAM 셀(두 개의 더블 채널 트랜지스터들 및 추가적 선택 트랜지스터로 구성될 수 있음)에 효과적으로 적용될 수 있어, 종래의 스태틱 RAM 셀들과 비교하여 면적이 크게 감소될 수 있다. 따라서, 전체 프로세스 복잡도를 크게 증가시키지 않으면서 스태틱 RAM 디바이스들의 정보 밀도는 크게 증가될 수 있다.
본 명세서에서 개시되는 하나의 예시적 메모리 셀은, 활성 영역(active region) 위에 형성된 제 1 게이트 전극을 포함하는 p-타입 더블 채널 트랜지스터(double channel transistor)를 포함한다. 이 메모리 셀은, 상기 활성 영역 위에 형성된 제 2 게이트 전극을 포함하는 n-타입 더블 채널 트랜지스터를 더 포함한다. 더욱이, 더미 게이트 전극(dummy gate electrode)이 상기 활성 영역 위에 형성되고 아울러 상기 제 1 게이트 전극 구조와 상기 제 2 게이트 전극 구조 사이에 측면으로 배치된다. 추가적으로, 층간 유전체 물질(interlayer dielectric material)이 상기 p-타입 더블 채널 트랜지스터 및 상기 n-타입 더블 채널 트랜지스터 위에 형성되고, 그리고 콘택 소자(contact element)가 상기 층간 유전체 물질에 형성되며, 여기서 상기 콘택 소자는 적어도 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 그리고 상기 더미 게이트 전극에 연결된다.
본 명세서에서 개시되는 하나의 예시적 반도체 디바이스는, 제 1 게이트 전극 및 제 1 보디 영역(body region)을 포함하는 제 1 더블 채널 트랜지스터를 포함한다. 상기 반도체 디바이스는 제 2 게이트 전극 및 제 2 보디 영역을 포함하는 제 2 더블 채널 트랜지스터를 더 포함한다. 더욱이, 보디 콘택이 상기 제 1 더블 채널 트랜지스터와 상기 제 2 더블 채널 트랜지스터 사이에 측면으로 배치되고, 여기서 상기 보디 콘택은 상기 제 1 보디 영역 및 상기 제 2 보디 영역에 연결된다. 마지막으로, 상기 반도체 디바이스는 층간 유전체 물질에 형성되는 단일 콘택 소자를 포함하고, 여기서, 상기 콘택 소자는, 상기 보디 콘택, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극, 그리고 상기 제 1 더블 채널 트랜지스터 및 상기 제 2 더블 채널 트랜지스터의 소스 영역들에 연결된다.
본 명세서에서 개시되는 하나의 예시적 방법은, 활성 영역 위에 그리고 제 1 더블 채널 트랜지스터와 제 2 더블 채널 트랜지스터 사이에 측면으로 보디 콘택을 형성하는 것을 포함한다. 더욱이, 층간 유전체 물질이 상기 보디 콘택과 그리고 상기 제 1 더블 채널 트랜지스터 및 상기 제 2 더블 채널 트랜지스터 위에 형성된다. 마지막으로, 상기 방법은, 상기 제 1 더블 채널 트랜지스터의 제 1 게이트 전극 및 소스 영역과, 상기 제 2 더블 채널 트랜지스터의 제 2 게이트 전극 및 소스 영역과, 그리고 상기 보디 콘택에 연결되도록 상기 층간 유전체 물질에 콘택 소자를 형성하는 것을 포함한다.
본 개시 내용의 추가적 실시예들은 첨부되는 특허청구범위에서 정의되며, 첨부되는 도면을 참조하여 제시되는 다음의 상세한 설명을 통해 보다 명백하게 될 것이다.
도 1a는 종래 기술에 따른, 보디에 제2의 채널 영역을 포함하는 더블 채널 전계 효과 트랜지스터의 단면도를 도식적으로 나타낸 것이다.
도 1b는, 트랜지스터 소자들의 수가 감소된 메모리 셀들과 같은 회로들을 형성할 때 사용될 수 있는, 더블 채널 전계 효과 트랜지스터의 3-상태 동작을 도식적으로 나타낸 것이다.
도 1c는 종래 기술을 기반으로 하여 형성된 보디 콘택을 포함하는 더블 채널 트랜지스터의 상면도를 도식적으로 나타낸 것이다.
도 2a는 본 발명의 예시적 실시예들에 따른, "단일" 채널 트랜지스터의 형태로 제공될 수 있는, 두 개의 더블 채널 트랜지스터들 및 선택 트랜지스터를 포함하는 스태틱 RAM 셀의 회로도를 도식적으로 나타낸 것이다.
도 2b는 본 발명의 예시적 실시예들에 따른, 반도체 디바이스 혹은 그 레이아웃의 상면도를 도식적으로 나타낸 것으로, 여기에 도 2a의 전기 회로가 구현되어, 공간 효율적인 레이아웃 혹은 구성에 기반하는 스태틱 RAM 셀이 형성된다.
도 2c 내지 도 2g는 본 발명의 또 다른 예시적 실시예들에 따른, 다양한 제조 방식에서 도 2b에 제시된 바와 같은 반도체 디바이스의 일부의 단면도를 도식적으로 나타낸 것이다.
본 개시 내용이 다음의 상세한 설명 및 도면에서 예시되는 바와 같은 실시예들을 참조하여 설명되지만, 다음의 상세한 설명 및 도면은 본 명세서에서 개시되는 특정적인 예시적 실시예들로만 본 발명의 개시 내용을 한정시키려는 의도로 제공되는 것이 아님을 이해해야만 하며, 오히려 본 명세서에 설명되고 있는 예시적 실시예들은 단지 본 개시 내용의 다양한 실시형태의 예를 제시하고자 하는 것이며, 본 발명의 범위는 첨부되는 특허청구범위에 의해 정의된다.
일반적으로, 본 명세서에서 개시되는 주된 내용은, 더블 채널 트랜지스터들의 보디 영역이 단일의 콘택 소자를 기반으로 더블 채널 트랜지스터들의 소스 영역들 및 게이트 전극들에 효율적으로 연결되어 보디 콘택을 형성하기 위한 종래 기술과 비교하여 공간 소비를 감소시킬 수 있는, 반도체 디바이스들 및 대응하는 레이아웃과 방법에 관한 것이다. 일부 예시적 실시예들에서, 둘 이상의 더블 채널 트랜지스터들의 보디 콘택들을 위한 공간 효율적인 콘택 방식이 스태틱 RAM 셀에 적용될 수 있는바(이 경우 일부 예시적 실시예에서 스태틱 RAM 셀은 선택 트랜지스터와 결합된 두 개의 더블 채널 트랜지스터들로 구성될 수 있음), 동일한 기술 노드를 기반으로 형성된 종래의 스태틱 RAM 셀들과 비교하여 대략 50 퍼센트의 면적 소비 감소가 달성될 수 있다. 결과적으로, 보디 콘택들을 포함하는 더블 채널 트랜지스터들의 기능 증가로 인해, 트랜지스터 소자들의 수는 감소될 수 있고, 또한 이러한 트랜지스터들의 면적 소비도 소스 영역들 및 게이트 적극 구조들과 같은 트랜지스터 구역들과 보디들 간의 공간 효율적인 전기적 연결로 인해 보다 낮은 수준으로 유지될 수 있다.
본 명세서에서 개시되는 원리가 스태틱 RAM 메모리 셀들에 유리하게 적용될 수 있음을 이해해야 하는데, 왜냐하면 이들의 공간 효율적인 구성이 종래 기술과 비교하여 증진된 정보 밀도를 제공하여, 정보 밀도가 증가된 메모리 디바이스의 제조를 가능하게 하고 아울러 이러한 용량이 증가된 저장소의 CPU 등과 같은 복합 회로로의 통합을 가능하게 하기 때문이다. 반면에, 본 개시 내용은 또한, 회로의 전체 기능을 증가시시킴과 아울러, 동시에, 증가된 패킹 밀도를 제공하기 위해, 종래의 단일 채널 트랜지스터들을 대체하기 위한 둘 이상의 더블 채널 트랜지스터들이 사용돼야 하는 다른 회로 구성에도 적용될 수 있다. 따라서, 본 개시 내용은, 본 명세서 및 첨부되는 특허청구범위에서 그 한정적 내용이 명확히 제시되는 경우가 아닌 한, 특정 전자 회로로만 한정되는 것으로 고려돼서는 안 된다.
도 2a 내지 도 2g를 참조하여, 다른 예시적 실시예들이 보다 상세히 이제 설명될 것이며, 이 경우 필요한 경우 도 1a 내지 도 1c도 참조될 것이다.
도 2a는 일 비트의 정보를 저장하기 위한 메모리 셀을 나타내는 전자 회로(250)의 회로도를 도식적으로 나타낸 것이다. 메모리 셀(250)은, 전형적으로 여섯 개의 트랜지스터들을 포함할 수 있는 종래의 스태틱 RAM 셀들과 비교하여 감소된 수의 트랜지스터들에 기반을 두고 있다. 도시된 실시예에서, 메모리 셀(250)은 n-타입 트랜지스터 형태의 제1의 더블 채널 트랜지스터(200n)를 포함할 수 있는바, 즉, 도 1a의 더블 채널 트랜지스터(100)를 참조하여 앞서에서 또한 설명된 바와 같이, 그 드레인 영역(204d) 및 소스 영역(204s)은 n-타입 도펀트 종으로 도핑될 수 있다. 더욱이, 제2의 더블 채널 트랜지스터(200p)가 p-타입 트랜지스터 형태로 제공될 수 있는바, 즉, 대응하는 드레인 영역(204d) 및 소스 영역(204s)이 p-타입 도펀트 종으로 도핑될 수 있다. 더욱이, 트랜지스터들(20On, 20Op)은 선택에 따라서는 서로 연결되고, 이에 따라 각각의 게이트 전극(205)이 대응하는 소스 영역(204s)에 연결되는바, 이 경우 양쪽 소스 영역들(204s)은 트랜지스터들(20On, 20Op) 각각의 대응하는 보디 영역들(208)에 연결된다. 더욱이, 예시된 바와 같이, 게이트 전극들(205) 간에는 높은 전도성 연결이 확립될 수 있다. 더욱이, 이에 따라, 노드(208a)가 양쪽 트랜지스터들(20On, 20Op)의 보디 영역들(208), 소스 영역들(204s) 및 게이트 전극 구조들(205)에 연결되어, 노드(208a)는 두 개의 더블 채널 트랜지스터들(20On, 20Op)에 의해 형성된 정보 저장 소자의 입력 및 출력으로서 동작할 수 있다. 즉, n-타입 트랜지스터(20On)의 드레인(204d) 및 p-타입 트랜지스터(20Op)의 드레인(204d)을 통한 적절한 동작 전압 VDD, VSS 인가시, 노드(208a)에서의 적절한 입력 전압의 인가는 결과적으로 트랜지스터들(20On, 20Op)의 안정 상태를 만들 수 있으며, 그 다음에 이것은 종래 기술에서 공지된 바와 같이, 적절한 감지 회로를 기반으로 하여, 노드(208a)에서 "판독"될 수 있다. 더욱이, 메모리 셀(250)은 선택 트랜지스터(200s)를 포함할 수 있고, 게이트(205)가 선택 라인에 연결되며, 트랜지스터(200s)의 드레인/소스 경로는 노드(208a)를 비트 라인에 제어가능하게 연결시키기 위한 검색가능한 전도성 경로를 나타낼 수 있다. 공간 효율에 있어서, 선택 트랜지스터(200s)는 더블 채널 트랜지스터들(20On, 20Op)의 콘택들(208)과 같은 특정 보디 콘택을 요구함이 없이 "단일" 채널 트랜지스터의 형태로 제공될 수 있다.
앞서 설명된 바와 같이, 실제 레이아웃 혹은 반도체 디바이스로서 도 2a의 회로를 구현하기 위해 종래의 보디 콘택 기술을 사용하는 경우, 도 1c를 참조하여 앞서 설명된 바와 같이, 상당량의 실리콘 소비가 더블 채널 트랜지스터들(20On, 20Op)의 실제 구성과 관련될 수 있다. 그러나, 본 명세서에서 개시되는 원리에 따르면, 트랜지스터들(20On, 20Op)을 위한 상호연결 구조는 공간 효율적인 보디 콘택 구조에 기반을 두고 있어, 스태틱 메모리 셀(250)의 전체 면적 소비는 감소되고, 이것은 종래의 단일 채널 트랜지스터 혹은 더블 채널 트랜지스터 구성과 비교하여 훨씬 더 크게 감소될 수 있다.
도 2b는 실제 구현시 스태틱 메모리 셀(250)의 상면도를 도식적으로 나타낸 것이고, 혹은 도 2b는 메모리 셀(250)의 레이아웃으로서 고려될 수 있다. 레이아웃은 실제 반도체 칩에 메모리 셀(250)을 구현하기 위해 필요한 다양한 디바이스 레벨들의 기하학적 구성으로서 이해돼야 하는바, 여기서 기하학적 구성은, 실제 반도체 디바이스들을 설계할 때 전형적으로 사용될 수 있는, 컴퓨터 프로그램, 하드 카피 등과 같은 임의의 적절한 수단의 형태로 제공될 수 있다. 예시된 바와 같이, 스태틱 메모리 셀(250)에 대응하는 레이아웃 혹은 실제 반도체 디바이스는 두 개의 더블 채널 트랜지스터들(20On, 20Op)을 포함할 수 있고, 이것은 예시적 일 실시예에서 단일의 활성 영역(210)에 형성될 수 있다. 즉, 실리콘 기반의 반도체 물질과 같은 대응하는 반도체 구역을 나타낼 수 있는, 활성 영역(210)은, 이 활성 영역(210)을 개별적인 서브 영역들로 서로 분리되도록 분할할 수 있는 임의의 내부 분리 구조 없이, 분리 구조(도 2b에서는 미도시)에 의해 둘러싸일 수 있다. 본 실시예에서, n-타입 채널 트랜지스터(20On)는 활성 영역(210) 내에 형성되는 드레인 영역(204d) 및 소스 영역(204s)을 포함할 수 있고, 여기서 소스 영역(204s)은 보디 콘택(208) 아래 활성 영역(210) 내에 제공되는 "보디" 영역에 연결될 수 있고, 보디 콘택(208)은 활성 영역(210) 위에 형성될 수 있으며, 예시적 일 실시예에서는, 트랜지스터들(20On, 20Op)의 대응하는 게이트 전극들(205)과 유사한 구성을 가질 수 있다. 즉, 게이트 전극들(205) 및 보디 콘택(208)은 일정 제조 단계까지 공통 제조 시퀀스를 기반으로 하여 형성될 수 있어, 이후 보다 상세히 설명되는 바와 같이, 매우 높은 호환성과 효율을 제공할 수 있다. 더욱이, 보디 콘택(208)은, 이후 보다 상세히 설명되는 바와 같이, 활성 영역(210)으로 연장하는 전도성 경로(미도시)를 정의할 수 있어, 그 안에 형성된 반도체 영역에 연결될 수 있으며, 이것은 또한 트랜지스터들(20On, 20Op)의 보디 영역들에 연결될 수 있다. 마찬가지로, p-타입 더블 채널 트랜지스터(200p)는, 동일한 활성 영역(210)에 형성되는, 하지만 더블 채널 트랜지스터(200n)의 드레인 및 소스 영역들과 비교하여 반대의 전도도 타입을 제공하는 도펀트 종을 기반으로 확립되는 드레인 영역(204d) 및 소스 영역(204s)을 포함할 수 있다. 더욱이, 콘택 소자(229n)는 트랜지스터(20On)의 드레인 영역(204d)을 금속화 층과 연결시킬 수 있고 아울러 최종적으로 공급 전압 VDD에 연결되는 금속 라인과 연결시킬 수 있다. 유사하게, 도 2a에 도시된 회로 구성에 따라, 콘택 소자(229p)는 트랜지스터(20Op)의 드레인 영역(204d)을 금속화 시스템과 연결시킬 수 있고 이에 따라 최종적으로 공급 전압 VSS와 연결시킬 수 있다. 더욱이, 직사각형 콘택의 형태로 제공되는 콘택 소자(230)는 트랜지스터들(20On, 20Op)의 게이트 전극들(205)을 대응하는 소스 영역(204s)과 연결시킬 수 있고 아울러 또한 보디 콘택(208)과 연결시킬 수 있다. 따라서, 트랜지스터들(20On, 20Op), 즉 그 대응하는 게이트 전극들(205) 사이에 측면으로 배치되는 보디 콘택(208) 및 콘택 소자(230)에 의해, 도 2a에 제시된 바와 같은 전기적 구성을 획득하기 위하여, 공간 효율이 높은 상호연결 방식이 제공될 수 있다.
더욱이, 메모리 셀(250), 즉 그 레이아웃 혹은 반도체 디바이스 형태로 반도체 물질로의 실제 구현은 선택 트랜지스터(200s)를 포함할 수 있는바, 이 선택 트랜지스터(200s)는 활성 영역(210)에 대해 배치될 수 있는 개별 활성 영역(210s) 내에 그리고 위에 형성될 수 있어, 공간 효율적인 전체 구성이 제공될 수 있으며 아울러 또한 트랜지스터들(20On, 20Op) 및 다른 메모리 셀들(미도시)로의, 그 대응하는 선택 라인(S)과 비트 라인(B) 각각을 통한 효율적인 전기적 연결이 가능하게 된다. 예시적 일 실시예에서, 선택 트랜지스터(200s)는 보디 콘택(208)에 실질적으로 정렬(align)된 게이트 전극들(205)을 갖는 단일 채널 트랜지스터의 형태로 제공될 수 있어, 공간 효율적인 전체 구성이 제공될 수 있다. 그러나, 선택 트랜지스터(200s)는 보디 콘택(208) 및 트랜지스터들(20On, 20Op)에 대해 다른 공간 관계에 따라 배치될 수 있음(이것은 복수의 메모리 셀들(250)을 포함하는 반도체 디바이스의 전체 기하학적 구성에 따라 달라짐)을 이해해야 한다. 선택 트랜지스터(200s)를 연결시키기 위해, 대응하는 콘택 소자들(231, 232 및 233)이 제공될 수 있는바, 여기서 콘택 소자들(232, 233)은 게이트 전극들 및 드레인 혹은 소스 영역 중 하나를 선택 라인 및 비트 라인과 각각 연결할 수 있다. 유사하게, 콘택 소자(231)는 금속화 시스템으로의 연결을 제공할 수 있고, 이것은 또한, 전체적 구성에 따라 달라질 수 있는, 라인 CL로 표시된 바와 같이, 콘택 소자(230) 혹은 게이트 전극들(205) 중 하나에 연결될 수 있다.
도 2c는 기본적 트랜지스터 구성이 실질적으로 완성될 있는 특정 제조 단계에서의 도 2b의 섹션 llc를 따라 절단된 단면을 도식적으로 나타낸 것이다. 선택 트랜지스터(200s)(도 2b 참조)가 또한 그 대응하는 제조 단계에서 존재할 수도 있음을 이해해야 한다. 예시된 바와 같이, 반도체 디바이스(250)는 기판(201)을 포함할 수 있고, 이 기판은 그 위에 반도체 층(202)을 형성하기 위한 임의의 적절한 캐리어 물질을 나타낼 수 있다. 예를 들어, 기판(201)은 반도체 기판, 절연 물질 등을 나타낼 수 있으며, 여기서 또한 필요한 경우, 매립된 절연 물질(미도시)이 기판(201) 내에 적어도 국부적으로 SOI(Silicon On Insulator) 구성을 정의하기 위해 형성될 수 있다. 더욱이, 분리 구조(211)가 반도체 층(202)에 측면으로 둘러싸도록 형성될 수 있어, 활성 영역(210)이 정의될 수 있는바, 이 활성 영역(210)은 도시된 실시예에서 임의의 중간 분리 구조들이 없는 연속적인 반도체 영역을 나타낼 수 있다. 그러나, 다른 경우에, 폭이 좁은 분리 구조가, 만약 필요하다면, 예를 들어, 보디 콘택(208) 아래에 (전도성 경로가 활성 영역(210)의 대응하는 서브 구역에 대해 확립될 수 있는 한) 제공될 수 있음을 이해해야 한다. 더욱이, 도시된 제조 단계에서, 트랜지스터들(20On, 20Op)은 게이트 전극들(205)을 포함할 수 있고, 이 게이트 전극들(205)은, 디바이스(250)를 형성하는데 사용되는 전반적 기술 표준에 따라, 적절한 두께 및 물질 성분을 갖는 대응하는 게이트 절연 층들(206) 상에 형성될 수 있다. 더욱이, 측벽 스페이서 구조들(207)이 게이트 전극들(205)의 측벽들 상에 형성될 수 있다. 이러한 목적을 달성하기 위해, 실리콘 나이트라이드 물질이, 가능하게는 적절한 에칭 정지 라이너(etch stop liner)(미도시)와 결합되어 사용될 수 있다. 활성 영역(210) 내에서의 도펀트 프로파일의 복잡도에 따라, 스페이서 구조들(207)이 둘 이상의 개별 스페이서 소자들을 포함할 수 있음을 또한 이해해야 한다. 도시된 실시예에서, 보디 콘택(208)은 게이트 전극들(205)과 유사한 구성을 가질 수 있거나 혹은 실질적으로 동일한 구성을 가질 수 있다. 즉, 보디 콘택(208)은 게이트 전극(205a)을 포함할 수 있고, 이 게이트 전극(205a)은 또한 더미 게이트 전극(dummy gate electrode)으로서 언급될 수도 있는데, 왜냐하면 전극 구조(205a)는 대응하는 전도성 채널을 제어하기 위해 사용되지 않고 이후 제조 단계에서 보디 콘택으로서 동작하도록 활성 영역(210)으로의 전도성 경로를 확립하기 위해 사용될 수 있기 때문이다. 더욱이, "게이트 절연 층"(206a)이 제공될 수 있어, 전극들(205a)이 본 제조 단계에서 활성 영역(210)으로부터 분리될 수 있다. 유사하게, 스페이서 구조(207a)가 전극(205a)의 측벽들 상에 형성될 수 있다. 일부 예시적 실시예들에서, 205l로 표시된 바와 같이, 게이트 전극들(205)의 대응하는 길이 및 전극(205a)의 대응하는 길이는 동일한 설계 목표 값에 근거할 수 있고, 이는 고려되는 기술 표준에 따라 달라질 수 있다. 다른 경우에, 보디 콘택(208), 즉 그 전극들(205a)은, 필요한 경우, 예를 들어 보디 콘택(208) 아래에 분리 영역 등을 제공하여 전체 전기적 성능을 조정함에 있어, 증가된 길이를 가질 수 있다. 매운 높은 공간 효율적 구성을 고려해 볼 때, 동일한 기하학적 파라미터들에 기반하여 게이트 전극들(205)과 전극들(205a)을 제공하는 것이 유리할 수 있다. 더욱이, 예시된 바와 같이, 각각의 드레인 영역(204d) 및 소스 영역(204s)이 활성 영역(210) 내에 확립될 수 있고, 이는 트랜지스터들(20On, 20Op)의 대응하는 전도도 타입이 정의되도록 서로 다른 도펀트 종을 기반으로 할 수 있다. 더욱이, 각각의 보디 영역들(202p, 202n)은 또한 원하는 트랜지스터 특성을 제공하기 위해 대응하는 베이스 도핑(base doping)을 가질 수 있다. 더욱이, 트랜지스터들(20On, 20Op)은, 도 1a의 트랜지스터(100)를 참조하여 또한 설명된 바와 같이, 제1의 채널(203a)과, 그리고 제1의 채널 영역(203a)과 비교하여 반대로 도핑된 제2의 채널(203b)을 구비한 "더블 채널(double channel)" 영역(203)을 포함할 수 있다. p-채널 트랜지스터(200p)의 채널 영역(203)의 도펀트가 n-채널 트랜지스터(200n)의 채널 영역(203)의 도핑과 반대일 수 있음을 이해해야 한다. 본 명세서에 있어서, 더블 채널 트랜지스터는, 제1의 채널 영역(203a)이 그 대응하는 게이트 절연 층(예를 들어, 층(206))에 인접하여 형성된 채널 영역을 포함하는 전계 효과 트랜지스터로서 고려돼야만 함을 이해해야 하며, 여기서 제1의 채널 영역(203a)은 트랜지스터(200n)에 대한 영역(202n) 및 트랜지스터(20Op)에 대한 영역과 같은 대응하는 보디 영역과 동일한 전도도 타입을 가질 수 있고, 반면, 제1의 채널 영역과 비교하여 반대의 전도도 타입을 갖는 제2의 채널 영역(203b)이 또한 제1의 채널 영역 아래에 제공된다.
도 2c에 도시된 바와 같은 반도체 디바이스(250)는, 예를 들어 도 1a를 참조하여 또한 설명된 바와 같이, 잘 확립된 프로세스 기술에 기반하여 도 2b를 참조하여 또한 설명된 레이아웃 개념을 기반으로 형성될 수 있는바, 여기서, 그러나, 트랜지스터들(20On, 20Op)의 베이스 도핑이 활성 영역(210) 내에 부가될 수 있는바, 이는 게이트 전극 구조들(205)을 형성하기 전에 적절한 마스킹 방식들에 의해 달성될 수 있다. 이후에, 게이트 전극들(205) 및 더미 게이트 전극들(205)이 앞서 설명된 바와 같은, 프로세스 기술들에 따라 형성될 수 있고, 여기서 만약 필요한 경우, 구조(205a)가 게이트 전극(205)과 동일한 임계 치수에 기반하여 형성될 수 있다. 따라서, 더미 게이트 전극(205a)을 제공함으로써, 202b로 표시된 바와 같은 활성 영역(210)의 적어도 일부는 트랜지스터들(20On, 20Op)에 대한 드레인 영역(204d) 및 소스 영역(204s)을 확립하기 위한 임의의 후속 주입 프로세스 동안 차단될 수 있다. "보디 영역"(202b)이 서로 다른 기본 도핑 영역들을 포함할 수 있음을 이해해야하는바, 이것은 서로 다른 전도도 타입의 트랜지스터들(20On, 20Op)에 대해 기본 도펀트 농도 및 채널 도핑을 제공하기 위한 이전의 주입 프로세스 동안 생성될 수 있다.
스페이서 구조(207)를 기반으로, 대응하는 드레인 영역(204d) 및 소스 영역(204s)에 대한 적절한 도펀트 프로파일이 확립될 수 있고, 이후에 각각의 어닐링 프로세스가 전체 프로세스 및 디바이스 요건에 따라 수행될 수 있다.
도 2d는 더 진행된 제조 단계에서의 반도체 디바이스(250)를 도식적으로 나타낸 것으로, 여기서 예를 들어 레지스트 마스크의 형태로 에칭 마스크(212)가 제공될 수 있는바, 이는 트랜지스터들(20On, 20Op)을 덮을 수 있고, 반면 보디 콘택(208)을 노출시킬 수 있다. 에칭 마스크(212)가, 확립된 포토리소그래피 기술에 따라, 대응하여 설계된 포토마스크(photomask)를 기반으로 하여 형성될 수 있다. 이후, 디바이스(250)가 보디 콘택(208)의 스페이서 구조(207a)를 제거하도록 설계된 에칭 환경(203)에 노출될 수 있다. 이러한 목적을 달성하기 위해, 잘 확립된 플라즈마 기반 에칭 방식 및/또는 습식 화학적 에칭 방식이 이용가능하다. 예를 들어, 플라즈마 보조 에칭 방식을 기반으로 하여, 그리고 또한 고온 인산을 사용하는 습식 화학적 기술에 의해, 실리콘 나이트라이드 물질이 효과적으로, 실리콘 다이옥사이드, 실리콘 등에 대해 선택적으로 제거될 수 있다. 필요한 경우, 실리콘 다이옥사이드 물질과 같은, 대응하는 에칭 정지 라이너가 또한, 제공되는 경우 제거될 수 있다. 대응하는 에칭 프로세스 동안, "게이트 절연 층"(206a)의 어느 정도의 언더에칭(under-etching)이 일어날 수 있고, 이것은 또한 후속 제조 단계에서 보디 영역(202b)에 대한 전도성 경로를 확립하는데 유리할 수도 있다.
도 2e 더 진행된 제조 단계에서의 반도체 디바이스(250)를 도식적으로 나타낸 것으로, 여기서 금속 실리사이드 영역들이, 노출된 실리콘 구역들 위에 형성된다. 즉, 금속 실리사이드 영역들(214)이 더블 채널 트랜지스터들(20On, 20Op)의 드레인 영역(204d) 및 소스 영역(204s) 내에 그리고 위에 형성될 수 있고, 그리고 또한 게이트 전극들(205) 내에 그리고 위에 형성될 수 있다. 더미 게이트 전극들(205a)의 측벽들의 이전의 노출로 인해, 대응하는 금속 실리사이드(214a)가 또한 전극(205a) 위에 그리고 대응하는 노출된 측벽 부분들(205s) 위에 형성될 수 있고, 여기서 또한 금속 실리사이드 물질이 보디 영역(202b)으로 연장할 수 있는바, 이는 트랜지스터들(20On, 20Op)의 인접하는 소스 영역들(204s)의 표면 구역들의 실리사이드화에 의해 일어난 것이며, 그리고 또한 표면들(204s)의 노출에 의해 일어난 것이다. 이러한 효과는, 도 2d를 참조하여 이전에 또한 설명된 바와 같이, 유전체 층(206a)의 어느 정도의 언더 에칭을 제공함으로써, 증진될 수도 있다. 결과적으로, 고전도성 경로가 전극(205a)으로부터 보디 영역(202b)으로 생성된다. 비록, 앞서 설명된 바와 같이, 활성 영역(210)에 기본 트랜지스터 특성을 정의할 때, 서로 다르게 도핑된 구역들 간의 두드러진 전이 구역이, 예를 들어 초기 단계에서, 보디 영역(202b)에 생성될 수 있을지라도, 그럼에도 불구하고 전도성 경로는 서로 다른 도핑의 대응하는 구역들 각각으로 생성될 수 있어, 전극(205a)은 보디 영역들(202n, 202p) 각각에 전기적으로 연결될 수 있음을 이해해야 한다.
금속 실리사이드 영역들(214, 214a)은 잘 확립된 프로세스 기술에 근거하여 형성될 수 있는바, 이러한 프로세스 기술은 내화 금속(예를 들어, 니켈(nickel), 플래티늄(platinum), 코발트(cobalt), 티타늄(titanium) 등과 같은 것)의 증착 및 실리콘 물질과의 대응하는 화학적 반응을 개시시키기 위한 후속 열 처리를 포함할 수 있다. 이후, 임의의 반응하지 않은 금속은 잘 확립된 선택적 에칭 방식을 기반으로 제거될 수 있고, 이후, 만약 필요하다면, 후속 열처리가 수행될 수 있어 금속 실리사이드 물질을 안정화시킬 수 있고 그리고/또는 원하는 전기적 특성을 제공할 수 있다.
도 2f는 더 진행된 제조 단계에서의 디바이스(250)를 도식적으로 나타낸다. 예시된 바와 같이, 콘택 레벨(220)이 트랜지스터들(20On, 20Op) 및 보디 콘택(208) 위에 제공될 수 있다. 콘택 레벨(220)은, 반도체 층(202), 즉, 활성 영역(210) 내에 그리고 위에 형성되는 회로 소자들에 연결될 수 있는, 아울러 콘택 레벨(220) 위에 또한 형성될 금속화 시스템에 연결될 수 있는 콘택 소자들을 제공하기 위한, 적절한 콘택 구조를 나타낼 수 있다. 예시된 바와 같이, 콘택 레벨(220)은 에칭 정지 물질(221)과, 그 다음에 실리콘 다이옥사이드 등과 같은 층간 유전체 물질(222)을 포함할 수 있는바, 이 에칭 정지 물질(221)은 전체 프로세스 및 디바이스 요건에 따라, 실리콘 나이트라이드, 질소 함유 실리콘 카바이드 등의 형태로 제공될 수 있다. 콘택 레벨(220)의 특정 구성은 고려 중인 전반적 기술 표준에 따라 달라질 수 있고, 따라서 물질 및 치수에 관해 달라질 수 있음을 이해해야 한다. 물질들(221 및 222)은 잘 확립된 프로세스 기술을 기반으로 형성될 수 있는바, 이러한 프로세스 기술로는, 예를 들어 플라즈마 강화 CVD 프로세스를 사용하여 실리콘 나이트라이드 물질 혹은 임의의 다른 적절한 에칭 정지 물질을 증착시키는 것, 그 다음에 층간 유전체 물질(222)을 증착시키는 것(이것을 위해 또한 잘 확립된 기술, 예를 들어, 플라즈마 강화 CVD, 감압 CVD(sub atmospheric CVD) 등이 사용될 수 있음)과 같은 것이 있다. 만약 필요하다면, 결과적인 표면 토폴로지는, 파선에 의해 표시된 바와 같이, 콘택 소자들(229n, 229p 및 230)과 같은 각각의 콘택 소자들이 형성되도록 콘택 레벨(220)을 패터닝하기 전에 실질적으로 평탄한 표면을 제공하기 위해 CMP(Chemical Mechanical Polishing) 프로세스를 수행함으로써 평탄화될 수 있다. 따라서, 콘택(230)을 제공함으로써, 트랜지스터들(20On, 20Op)의 게이트 전극들(205)과 소스 영역들(204s)과 그리고 보디 영역(202b) 간의 고전도성 연결이 확립될 수 있다. 따라서, 콘택 레벨(220)의 패터닝 동안, 적절한 에칭 마스크가 제공될 수 있어, 콘택 소자들(229n, 229p 및 230)을 위한 대응하는 개구의 위치 및 측면 사이즈가 정의될 수 있고, 물론, 다른 콘택 소자들(예를 들어, 선택 트랜지스터(200s)에 연결되는 콘택 소자들(도 2b 참조))에 대해서도 정의될 수 있다. 이후에, 예를 들어, 층간 유전체 물질(222)이 층(221)을 에칭 정지로 사용하여 패터닝될 수 있으며, 이것은 후속적으로, 원하는 개구들이 획득되도록 후속 에칭 단계에 의해 개방될 수 있다. 다음으로, 가능하게는 적절한 장벽 물질과 결합되어 적절한 전도성 물질(예를 들어, 텅스텐 등)이 대응하는 개구들에 충전될 수 있고, 임의의 과다 물질은 예를 들어 CMP 등을 기반으로 제거될 수 있다.
도 2g는 앞서 설명된 프로세스 시퀀스 이후의 디바이스(250)를 도식적으로 나타낸 것이다. 따라서, 앞서 설명된 바와 같이, 콘택 소자들(229n, 229p)은 트랜지스터들(20On, 20Op)의 대응하는 드레인 영역들(204d)에 각각 연결되고, 반면 단일의 연속적인 콘택 소자 형태인 콘택 소자(230)는 보디 콘택(208)을 게이트 전극 구조들(205) 및 대응하는 소스 영역들(204s)과 연결시킨다. 도 2g에 도시된 바와 같은 구성에 근거하여, 후속 프로세싱은, 잘 확립된 제조 기술에 근거하여 하나 이상의 금속화 층들을 제공함으로써, 계속될 수 있다. 따라서, 도 2b를 참조하여 설명된 바와 같이, 금속화 시스템의 형성 동안, 대응하는 금속 라인들이 확립될 수 있다(예를 들어, 공급 전압 VDD, VSS(도 2b 참조)로의 연결을 위한 금속 라인들, 그리고 또한 예를 들어, 콘택 소자(231)을 기반으로 하여 콘택 소자(230)로부터 선택 트랜지스터(200s)(도 2b 참조)로의 전기적 연결을 확립하기 위한 금속 라인들). 유사하게, 선택 라인(S) 및 비트 라인(B)이, 대응하는 금속화 시스템의 형성 동안, 도 2b를 참조하여 또한 설명된 바와 같이, 대응하는 콘택 소자들(232, 233)을 기반으로 하여 확립될 수 있다. 설명의 편의를 위해, 임의의 이러한 금속화 구조들은 도 2g에서 도시되지 않았다.
따라서, 고효율의 전체 제조 흐름을 기반으로 하여, 도 2a에 제시된 바와 같은 회로 레이아웃에 따라 요구된 전기적 연결들이, 전체 복잡도를 과도하게 증가시킴 없이 그럼에도 불구하고 예를 들어 더미 게이트 전극(205a) 형태인 보디 콘택(208)과 그리고 "직사각형" 콘택 소자(230)를 기반으로 하여 매우 공간 효율적인 회로 구성을 제공하면서, 확립될 수 있다. 따라서, 디바이스(250)는, 도 2b에 제시된 레이아웃 혹은 구성에 따라 매우 공간 효율적인 스태틱 RAM 셀의 형태로 제공될 수 있고, 이 경우, 전극(205a)과 보디 영역(202b) 간의 고전도성 경로를 확립하기 위한 스페이서 구조(207a)(도 2d 참조)의 선택적 제거를 제외하고는, 종래의 제조 기술과의 호환성이 매우 높게 유지될 수 있다.
대응하는 보디 영역들(202n, 202p)로 연결되는 보디 콘택(208)에 대한 전도성 경로가, 충분한 전도도를 제공할 수 있음을 이해해야 하는데, 왜냐하면, 대응하는 게이트 전극(205) 아래에 위치하는 실리콘 보디와 보디들(200p, 200n) 자체 사이에 존재할 것으로 예측될 수 있는 공핍 영역이 방지될 수 있기 때문이고, 이는 도 2a에 제시된 회로도에 따라, 트랜지스터들(200n, 20Op)의 소스 전극들과 보디 콘택(208)이 서로 연결되어 있어 동일한 전기적 레벨에서 유지되기 때문으로, 이에 따라 소스 영역들 아래의 공핍 영역을 피할 수 있고, 보디 콘택(208)이 효과적인 전도성 경로를 제공하기 때문이다.
결과적으로, 본 개시 내용은 반도체 디바이스들 및 방법을 제공하는바, 여기서 더블 채널 트랜지스터들이, 이들 사이에 측면으로 배치되는 보디 콘택을 제공함으로써, 공간 효율적인 방식으로 형성될 수 있고, 아울러 또한, 단일의 콘택 소자가 소스 영역들, 게이트 전극들, 및 보디 콘택을 동시에 전기적으로 연결시킬 수 있다. 따라서, 예시적 일 실시예에서, 스태틱 RAM 셀은, 예를 들어, 단일 채널 트랜지스터 형태인 선택 트랜지스터와 결합된, p-타입 더블 채널 트랜지스터 및 n-타입 더블 채널 트랜지스터를 기반으로 제공될 수 있으며, 여기서 전체 면적 소비는 종래 스태틱 RAM 셀들과 비교하여 훨씬 크게 감소될 수 있다.
본 개시 내용의 또 다른 수정 및 변형은 본 발명의 상세한 설명을 고려하는 경우 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게는 명백하게 될 것이다. 따라서, 본 발명의 상세한 설명은 단지 예시적인 것으로 이해돼야 하며, 아울러, 본 명세서에서 개시되는 원리를 수행하는 일반적인 방식을 본 발명의 기술분야에서 숙련된 자들에게 가르칠 목적으로 제공되는 것이다. 본 명세서에서 제시되고 설명되는 형태들이 현재 바람직한 실시예들로서 고려되고 있음을 이해해야 한다.

Claims (25)

  1. 메모리 셀로서,
    활성 영역 위에 형성된 제 1 게이트 전극을 포함하는 p-타입 더블 채널 트랜지스터와;
    상기 활성 영역 위에 형성된 제 2 게이트 전극을 포함하는 n-타입 더블 채널 트랜지스터와;
    상기 활성 영역 위에 형성되고 상기 제 1 게이트 전극 구조와 상기 제 2 게이트 전극 구조 사이에 측면으로 배치되는 더미 게이트 전극(dummy gate electrode)과;
    상기 p-타입 더블 채널 트랜지스터 및 상기 n-타입 더블 채널 트랜지스터 위에 형성되는 층간 유전체 물질과; 그리고
    상기 층간 유전체 물질에 형성되는 콘택 소자를 포함하여 구성되며,
    여기서, 상기 콘택 소자는 적어도 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 그리고 상기 더미 게이트 전극에 연결되는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서,
    상기 더미 게이트 전극과 상기 더미 게이트 전극 아래에 배치된 상기 활성 영역의 일부 사이에 전도성 경로를 더 포함하는 것을 특징으로 하는 메모리 셀.
  3. 제2항에 있어서,
    상기 전도성 경로는 금속 실리사이드 물질을 포함하는 것을 특징으로 하는 메모리 셀.
  4. 제2항에 있어서,
    상기 콘택 소자는 상기 n-타입 더블 채널 트랜지스터의 소스 영역에 그리고 상기 p-타입 더블 채널 트랜지스터의 소스 영역에 연결되는 것을 특징으로 하는 메모리 셀.
  5. 제4항에 있어서,
    상기 콘택 소자는 상기 전도성 경로를 통해 상기 n-타입 더블 채널 트랜지스터 및 상기 p-타입 더블 채널 트랜지스터의 보디 영역들에 연결되는 것을 특징으로 하는 메모리 셀.
  6. 제1항에 있어서,
    상기 p-타입 더블 채널 트랜지스터 및 상기 n-타입 더블 채널 트랜지스터의 소스 영역들을 비트 라인에 연결하도록 되어 있는 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 메모리 셀.
  7. 제6항에 있어서,
    상기 선택 트랜지스터는 단일 채널 트랜지스터인 것을 특징으로 하는 메모리 셀.
  8. 제6항에 있어서,
    상기 선택 트랜지스터, 상기 p-타입 더블 채널 트랜지스터, 및 상기 n-타입 더블 채널 트랜지스터는 단일의 트랜지스터 소자들인 것을 특징으로 하는 메모리 셀.
  9. 제2항에 있어서,
    상기 제 1 게이트 전극의 측벽들 상에 형성되는 제 1 스페이서 구조와, 상기 제 2 게이트 전극의 측벽들 상에 형성되는 제 2 스페이서 구조를 더 포함하며, 상기 전도성 경로는 상기 더미 게이트 전극의 측벽들을 따라 형성되는 것을 특징으로 하는 메모리 셀.
  10. 제1항에 있어서,
    p-타입 더블 채널 트랜지스터는, 상기 제 1 게이트 전극 아래에 형성되는 n-타입 채널 영역과, 그리고 상기 n-타입 채널 영역 아래에 형성되는 p-타입 채널 영역을 포함하는 것을 특징으로 하는 메모리 셀.
  11. 제1항에 있어서,
    n-타입 더블 채널 트랜지스터는, 상기 제 2 게이트 전극 아래에 형성되는 p-타입 채널 영역과, 그리고 상기 p-타입 채널 영역 아래에 형성되는 n-타입 채널 영역을 포함하는 것을 특징으로 하는 메모리 셀.
  12. 반도체 디바이스로서,
    제 1 게이트 전극 및 제 1 보디 영역을 포함하는 제 1 더블 채널 트랜지스터와;
    제 2 게이트 전극 및 제 2 보디 영역을 포함하는 제 2 더블 채널 트랜지스터와;
    상기 제 1 더블 채널 트랜지스터와 상기 제 2 더블 채널 트랜지스터 사이에 측면으로 배치되어 상기 제 1 보디 영역 및 상기 제 2 보디 영역에 연결되는 보디 콘택과; 그리고
    층간 유전체 물질에 형성되는 단일 콘택 소자를 포함하여 구성되며,
    여기서, 상기 콘택 소자는, 상기 보디 콘택, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극, 그리고 상기 제 1 더블 채널 트랜지스터 및 상기 제 2 더블 채널 트랜지스터의 소스 영역들에 연결되는 것을 특징으로 하는 반도체 디바이스.
  13. 제12항에 있어서,
    상기 제 1 더블 채널 트랜지스터 및 상기 제 2 더블 채널 트랜지스터는 공통 활성 영역에 형성되는 것을 특징으로 하는 반도체 디바이스.
  14. 제12항에 있어서,
    상기 제 1 더블 채널 트랜지스터 및 상기 제 2 더블 채널 트랜지스터는 서로 다른 타입의 전도도 타입을 갖는 것을 특징으로 하는 반도체 디바이스.
  15. 제12항에 있어서,
    상기 보디 콘택은 더미 게이트 전극 구조로서 제공되는 것을 특징으로 하는 반도체 디바이스.
  16. 제15항에 있어서,
    상기 더미 게이트 전극 구조가 적어도 상기 더미 게이트 전극 구조의 측벽들 상에 형성되는 금속 함유 물질을 갖는 것을 특징으로 하는 반도체 디바이스.
  17. 제12항에 있어서,
    상기 반도체 디바이스는 메모리 셀을 나타내고, 그리고 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  18. 제17항에 있어서,
    상기 선택 트랜지스터의 게이트 전극은 상기 보디 콘택에 실질적으로 정렬(align)되는 것을 특징으로 하는 반도체 디바이스.
  19. 제17항에 있어서,
    상기 제 1 더블 채널 트랜지스터 및 상기 제 2 더블 채널 트랜지스터 그리고 상기 선택 트랜지스터는 상기 메모리 셀의 단일의 트랜지스터 소자들인 것을 특징으로 하는 반도체 디바이스.
  20. 활성 영역 위에 그리고 제 1 더블 채널 트랜지스터와 제 2 더블 채널 트랜지스터 사이에 측면으로 보디 콘택을 형성하는 단계와;
    상기 보디 콘택과 그리고 상기 제 1 더블 채널 트랜지스터 및 상기 제 2 더블 채널 트랜지스터 위에 층간 유전체 물질을 형성하는 단계와; 그리고
    상기 제 1 더블 채널 트랜지스터의 제 1 게이트 전극 및 소스 영역과, 상기 제 2 더블 채널 트랜지스터의 제 2 게이트 전극 및 소스 영역과, 그리고 상기 보디 콘택에 연결되도록 상기 층간 유전체 물질에 콘택 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서,
    상기 보디 콘택과 그리고 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 공통 제조 시퀀스로 형성되는 것을 특징으로 하는 방법.
  22. 제20항에 있어서,
    상기 보디 콘택을 형성하는 단계는, 상기 보디 콘택의 전극 구조의 측벽 부분들을 노출시키는 것과, 그리고 상기 노출된 측벽들 상에 금속 실리사이드를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  23. 제20항에 있어서,
    상기 제 1 더블 채널 트랜지스터 및 상기 제 2 더블 채널 트랜지스터가 상기 활성 영역 내에 그리고 위에 형성되는 것을 특징으로 하는 방법.
  24. 제20항에 있어서,
    제 2 활성 영역 내에 그리고 위에 선택 트랜지스터를 형성하는 단계를 더 포함하고, 상기 제 1 더블 채널 트랜지스터 및 상기 제 2 더블 채널 트랜지스터와 그리고 상기 선택 트랜지스터가 스태틱 RAM 셀(static RAM cell)이 형성되도록 연결되는 것을 특징으로 하는 방법.
  25. 제24항에 있어서,
    상기 선택 트랜지스터의 게이트 전극의 폭 방향이 상기 보디 콘택의 폭 방향에 정렬(align)되는 것을 특징으로 하는 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101492695B1 (ko) * 2012-02-08 2015-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 반도체 장치를 형성하는 방법
KR20170128124A (ko) * 2016-05-13 2017-11-22 인피니언 테크놀로지스 아메리카스 코퍼레이션 캐비티를 가진 반도체 장치 및 그 제조 방법

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8969928B2 (en) * 2010-08-31 2015-03-03 Micron Technology, Inc. Transistors having a control gate and one or more conductive structures
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US20120086054A1 (en) * 2010-10-12 2012-04-12 Tzyy-Ming Cheng Semiconductor structure and method for making the same
CN102456723A (zh) * 2010-10-26 2012-05-16 联华电子股份有限公司 半导体结构及其制造方法
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
CN102820228A (zh) * 2011-06-10 2012-12-12 中国科学院微电子研究所 半导体器件的制备方法
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
KR101923120B1 (ko) * 2012-03-21 2018-11-28 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8796748B2 (en) * 2012-08-08 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacture thereof, and image sensor circuits
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9318476B2 (en) * 2014-03-03 2016-04-19 Qualcomm Incorporated High performance standard cell with continuous oxide definition and characterized leakage current
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US20200144330A1 (en) * 2017-09-19 2020-05-07 Intel Corporation Multi-channel vertical transistor for embedded non-volatile memory

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4145233A (en) * 1978-05-26 1979-03-20 Ncr Corporation Method for making narrow channel FET by masking and ion-implantation
EP0272051B1 (en) * 1986-12-17 1992-09-16 Advanced Micro Devices, Inc. Reduced area butting contact structure
US6624459B1 (en) * 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
US6724655B2 (en) * 2000-06-22 2004-04-20 Progressant Technologies, Inc. Memory cell using negative differential resistance field effect transistors
JP2002208643A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp 半導体装置の構造およびその製造方法
US6868000B2 (en) * 2003-05-12 2005-03-15 International Business Machines Corp. Coupled body contacts for SOI differential circuits
KR100568858B1 (ko) * 2003-07-24 2006-04-10 삼성전자주식회사 수직 이중 채널을 갖는 ｓｏｉ 트랜지스터의 제조 방법 및그에 따른 구조
TWI251342B (en) * 2003-07-24 2006-03-11 Samsung Electronics Co Ltd Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same
JP3722225B2 (ja) * 2003-09-01 2005-11-30 セイコーエプソン株式会社 半導体装置及びそれを用いた半導体記憶装置
CN1860615A (zh) * 2003-09-30 2006-11-08 皇家飞利浦电子股份有限公司 混合双极－mos沟槽栅极半导体器件
DE102004037087A1 (de) * 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren
GB2431774B (en) * 2004-07-30 2009-04-01 Advanced Micro Devices Inc Self-biasing transistor structure and SRAM cell
DE102006004409A1 (de) * 2006-01-31 2007-08-09 Advanced Micro Devices, Inc., Sunnyvale SRAM-Zelle mit selbststabilisierenden Transistorstrukturen
US20090073746A1 (en) 2006-04-24 2009-03-19 Nxp B.V. Static random access memory cell
JP2008187007A (ja) * 2007-01-30 2008-08-14 Renesas Technology Corp 半導体記憶装置
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
DE102008030864B4 (de) * 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
DE102008030853B4 (de) * 2008-06-30 2014-04-30 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101492695B1 (ko) * 2012-02-08 2015-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 반도체 장치를 형성하는 방법
KR20170128124A (ko) * 2016-05-13 2017-11-22 인피니언 테크놀로지스 아메리카스 코퍼레이션 캐비티를 가진 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
EP2319077B1 (en) 2014-12-03
WO2010022974A1 (en) 2010-03-04
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DE102008045037A1 (de) 2010-03-04
US8264020B2 (en) 2012-09-11
US20120193724A1 (en) 2012-08-02
US20100052069A1 (en) 2010-03-04
JP2012501080A (ja) 2012-01-12
JP5499034B2 (ja) 2014-05-21

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