CN102138211A - 用于包括双沟道晶体管的sram单元的本体触点 - Google Patents

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Abstract

静态RAM单元(250)可基于两个双沟道晶体管(200N、200P)和一个选择晶体管(200S)形成，其中，本体触点(body contact)可以伪栅极电极结构(205A)的形式横向置于该两双沟道晶体管之间，并且另一矩形接触(230)可连接栅极电极、源极区以及该本体触点，以建立通向该些晶体管的衬底区衬底区的导电路径。因此，与传统的本体触点相比，本发明可建立有效节省空间的组态，以显著增加静态RAM单元中的位密度。

Description

用于包括双沟道晶体管的SRAM单元的本体触点
技术领域
本发明涉及集成电路的制造，尤其涉及能够扩展晶体管器件的功能的晶体管架构，从而以节省空间的方式提供形成静态RAM单元等的潜力。
背景技术
目前，在例如微处理器、储存设备等集成电路中，在有限的芯片面积上设置并运行有大量的电路元件，尤其是晶体管。尽管近几十年来已在增加电路元件的性能以及缩小其特征尺寸方面取得了极大的进步，但增强电子器件功能性的持续需求迫使半导体厂商不断缩小电路元件的尺寸并提高电路元件的运行速度。不过，特征尺寸的持续缩小要求在重新设计制程技术、开发新的制程策略及工具方面做出巨大努力，以符合新的设计规则。一般而言，在包括复杂逻辑部分的复杂电路中，考虑设备性能和/或功耗和/或成本效益，MOS技术是目前优选的制程技术。在使用MOS技术制造的包括逻辑部分的集成电路中设有大量场效应晶体管(field effect transistor；FET)，其通常以开关模式工作，亦即，该些器件表现为高导通状态(开状态；on-state)和高阻抗状态(关状态；off-state)。该场效应晶体管的状态由栅极电极控制，在向该栅极电极施加适当的控制电压后，该栅极电极可影响形成于漏极端和源极端之间的沟道区的导电性。
基于场效应晶体管可创建更复杂的电路元件。例如，寄存器、静态RAM(随机存取存储器；random access memory)以及动态RAM单元等形式的储存元件是复杂逻辑电路的重要组成部分。例如，在复杂CPU内核运行期间需要临时储存并检索大量数据，其中，储存元件的运行速度和容量显著影响该CPU的总体性能。依据复杂集成电路中使用的存储器阶层架构使用不同类型的存储元件。例如，寄存器和静态RAM单元由于其优越的访问时间而通常用于CPU内核中，而与寄存器或静态RAM单元相比，由于动态RAM元件增加了位密度(bit density)，因而将其优先用作工作存储器。在其他应用中，经常将扩展静态RAM器件用于各种的电子设备中，其中，该些静态RAM元件还要满足低功耗和高信息储存密度等要求。通常，动态RAM单元包括储存电容和单个晶体管，不过，其中需要复杂存储器管理系统以定期刷新该储存电容中储存的电荷，否则其会由于不可避免的漏电流而丢失。尽管DRAM器件的位密度可能很高，但必须结合周期性的刷新脉冲向储存电容充放电荷，因而导致该些器件在速度和功耗方面的效率低于静态RAM单元。另一方面，静态RAM单元需要复数晶体管元件以便能够储存信息位。
为了减少静态RAM单元中晶体管元件的数量，业界提议使用与传统场效应晶体管相比具有增加功能性的场效应晶体管，其基于另外的掺杂区为场效应晶体管提供改进衬底区，以提供“第二”沟道区，该“第二”沟道区可赋予该些所谓的双沟道场效应晶体管不同的晶体管特性。亦即，在平面场效应晶体管的衬底中提供另外的第二沟道区可改进该晶体管的跨导，以生成局部最大的源漏电流，从而获得三态传输斜线(three-state transfer slope)，其可增加基本晶体管电路的功能性。例如，在传统的晶体管架构中，可提供晶体管数量减少的RAM单元。
图1a显示传统晶体管元件100的剖视图，该晶体管元件100籍由三态晶体管传输斜线而可用于形成具有增强功能性或电路元件数量减少的RAM单元等电子电路。晶体管元件100包括基板101，其可为任意适当的基板，例如块状半导体基板、上面形成有结晶半导体层的绝缘基板等。由于在目前以及不久的将来，大多数复杂集成电路仍将基于硅制造，因此，基板101可例如为块状硅基板或SOI(silicon on insulator；含硅绝缘体)基板。在基板101上形成大体结晶的半导体区102，其包括特定的掺杂材料，以为区域102提供期望的导电类型。在图1a所示的例子中，半导体区102经掺杂而提供p型导电性。而且，源极和漏极区104邻近区域102形成，且源极和漏极区104包含具有与半导体区102的导电类型相反导电类型的掺染材料。本例中，对源极和漏极区104进行重掺杂以沿源极和漏极区104与半导体区102之间的介面形成相应的pn结。另外，依据典型的平面晶体管组态，沟道区103位于源极和漏极区104之间并包括第一沟道子区103a，其掺杂类型与源极和漏极区104相反。例如，第一沟道子区103a可被视为传统增强晶体管的“传统”沟道区。另外，沟道区103包括第二沟道子区103b，其掺杂类型与第一沟道子区103a相反，因此被视为“耗尽”沟道。本例中，图1a的平面场效应晶体管100代表n型晶体管，因此第一沟道子区103a为p掺杂，第二沟道子区103b为n掺杂。晶体管元件100还包括栅极电极105，其位于沟道区103上方，亦即位于第一和第二沟道子区103a、103b上方，从而使栅极电极105能够与沟道区103电容耦合。而且，本例中，栅极电极105籍由形成于该基础半导体层的顶面上的栅极绝缘层106而与沟道区103隔离，源极和漏极区104和沟道区103设于该基础半导体层中。依据成熟的晶体管架构，栅极绝缘层106可由二氧化硅和/或氮化硅和/或氮氧化硅和/或高k介电材料等构成。由于沟道区103的组态还包括依据成熟晶体管组态形成于栅极电极105的侧壁上的侧间隙壁(sidewall spacer)107，因而晶体管元件100亦被称为双沟道晶体管。而且，可在源极和漏极区104和栅极电极105中提供例如金属硅化物区等其他元件，以增强总体导电性和晶体管性能。出于方便，略去对于任意此类用于增强性能的元件的描述。在形成双沟道晶体管的一些传统方法中提供接触区108，其连接半导体区102的其中部分，该半导体区102与沟道区103一起被称作晶体管100的衬底区。因此，接触区108电性连接该衬底区并同时籍由pn结与相应的源极和漏极区104隔离。晶体管100的衬底区可籍由接触区108与适当的参考电压连接，从而增强晶体管100的可控性。
晶体管100可使用成熟的传统晶体管制造流程为基础形成，所述流程包括适当隔离结构的制造步骤(未图示)，以定义例如晶体管100等复数晶体管各自的主动区。接着，可使用成熟的注入技术进行该晶体管的衬底区的基本掺杂，随后纳入相反的掺杂物以在该衬底区内定义第二沟道区103b。接着形成栅极电极105以及栅极绝缘层104，例如籍由氧化和/或沉积方式形成栅极介电材料，随后沉积例如多晶硅等适当的栅极电极材料，然后可基于复杂光刻技术将其图案化。接着，如必要的话，可形成偏移间隙壁(offset spacer)(未图示)，并可执行注入程序以定义源极和漏极区104的第一部分，该程序还可包括相应的大角度(halo)注入制程。亦即，在该halo注入期间可使用例如基于倾斜注入制程引入与该源极和漏极区的掺杂物相反的导电类型。因此，除调节pn结处的掺杂梯度外，籍由该halo注入所获得的反向掺杂(counter doping)可将该第二沟道区103b与该源极和漏极区隔离，其可导致第二沟道区103b与该源极和漏极区之间的区域具有较高的掺杂浓度，以对应其余衬底区的导电类型的该些区域获得总体导电性。随后，可依据成熟的间隙壁技术形成间隙壁结构107。源极和漏极区104可籍由各自的离子注入制程实现，随后执行适当设计的退火循环以激活掺杂物并重结晶由注入所引起的损伤，从而调整最终的掺杂分布(dopant profile)。
图1b显示双沟道晶体管100的功能行为。图1b中，沿纵轴绘制任意单位的轴晶体管100的导电性，亦即沟道区103的导电性，横轴显示施加于栅极电极105的控制电压VG。该第二沟道区的存在使晶体管100与传统单沟道平面场效应晶体管相比具有显著改进的跨导(transconductance)，其表现为晶体管100的导电性具有较明显的局部最大化。如图所示，当控制电压VG超过第一阈值电压VT1时，与传统的平面增强晶体管同样，晶体管的导电性明显增加。不过，当控制电压VG在第二阈值电压VT2时，可觀察到随着控制电压VG的增加，导电性明显下降，从而在第三阈值电压VT3处达到局部最小，并在第三阈值电压VT3时，随着控制电压VG的增加，导电性进一步增加。因此，在电压VT2和VT3时的局部最大化或最小化可在晶体管100的传输斜线中提供中间稳定状态，其有利于在与传统设计中的电路元件数量相同的情况下构建功能性增加的基本电子电路，而在其他情况下，可用一个平面双沟道晶体管例如晶体管100替代一个或多个传统平面场效应晶体管，从而在电子元件数量减少的基础上实现期望的功能。
不过，针对复杂半导体器件中信息密度或总体封装密度的增加，相应晶体管器件的面积消耗比获得期望电性功能所需的电路元件的数量更为重要。亦即，尽管可以图1a和1b所述的双沟道晶体管取代两个或更多晶体管从而降低静态RAM单元中晶体管元件的数量，但是提供该些双沟道晶体管所需的半导体面积并不一定小于例如典型静态RAM单元所使用的六个晶体管的传统电路布局。面积消耗的差异可因本体触点(body contacts)的需要而产生，例如图1a的触点108，其可在传统技术中籍由T型或H型栅极电极结构实现，此类栅极电极结构可消耗各主动区的珍贵面积，下面将参照图1c进行详细描述。
图1c显示例如图1a所示的双沟道晶体管100的顶视图。在该组态中，晶体管100可包括主动区110，可将该主动区110理解为被例如浅沟道隔离区111等隔离结构所隔绝的连续半导体区。因此，主动区110可为不具有任何中间隔离结构的单个半导体区，其中，可使用不同的掺杂物建立适当的掺杂分布，从而依据总体必要组态形成各pn结等。而且，栅极电极结构105形成于主动区110的其中部分的上方，从而定义漏极区104d和源极区104s。如前所述，该源极和漏极区可具有适当的掺杂浓度。还应当了解，在栅极电极结构105下方可提供包括两“沟道”的相应沟道区，如前面参照图1a所述。而且，栅极电极结构105可包括各自的部分105a，其可充当栅极电极105的接触区并在其下方可存在半导体区，该半导体区可连接晶体管100的衬底区。另外，主动区110的其中一部分可充当本体触点108，其可连接位于栅极电极105的接触区105a下方的区域。而且，可提供接触元件128、129和130以分别建立与设于晶体管100上方的金属化系统的电性连接。例如，接触元件128可连接本体触点108以及第一金属化层的金属导线(未图示)。如需要在栅极电极105、源极区104s和本体触点108之间建立直接的电性连接，该接触元件128还可与接触元件130连接。另一方面，源极区104s可籍由“矩形”接触元件130直接连接栅极电极105。同样地，可提供接触元件129以连接漏极区104d以及所述金属化系统的相应金属导线。
晶体管100通常可依据参照图1a所述的制造技术形成，其中，在完成基本晶体管组态后，可基于成熟的图案化技术在层间介电材料中形成接触元件128、129和130，其中，该些接触元件可在共同的处理程序中形成。随后，可形成一个或多个金属化层以依据器件要求提供金属化系统。因此，如图1c所示，形成包括本体触点108的晶体管100需要可观的芯片面积，因而对于包括两个或多个双沟道晶体管的静态RAM单元，所需的硅面积相当于甚至高于包括六个传统单沟道晶体管的传统静态RAM单元。
针对上述情况，本发明涉及器件和方法，其中，可以节省空间的方式连接双沟道晶体管以增加半导体器件例如静态RAM单元的封装密度和信息密度，从而避免或至少减少上述的一个或多个问题。
发明内容
本发明基于包括本体触点的双沟道晶体管提供半导体器件以及形成该半导体器件的适当布局，其以高度节省空间的方式实现。为达此目的，将适当的本体触点结构横向置于两相邻双沟道晶体管之间，以使该本体触点连接两衬底区，并提供源极区、栅极电极以及该衬底区之间的电性连接，从而以适当的低电阻连接该衬底区。最后，依据这里所揭露的一些实施方式，可提供单个接触元件以同时连接该双沟道晶体管的栅极电极结构和源极区，并同时连接该本体触点。在某些实施例中，可将相应的布局有效应用于静态RAM单元，该静态RAM单元可由两个双沟道晶体管和一个选择晶体管构成，因此，与传统静态RAM单元相比，该静态RAM单元的面积显著缩小。因此，本发明可显著增加静态RAM器件的信息密度而不会明显影响总体制程复杂性。
这里所揭露的一种存储单元包括p型双沟道晶体管，其包括形成于主动区上方的第一栅极电极。该存储单元还包括n型双沟道晶体管，其包括形成于该主动区上方的第二栅极电极。另外，伪栅极电极形成于该主动区上方并横向置于该第一栅极电极结构与该第二栅极电极结构之间。此外，在该p型和n型双沟道晶体管上方形成层间介电材料，以及在该层间介电材料中形成接触元件，其中，该接触元件至少连接该第一和第二栅极电极以及该伪栅极电极。
这里所揭露的一种半导体器件包括第一双沟道晶体管，其包括第一栅极电极和第一衬底区。该半导体器件还包括第二双沟道晶体管，其包括第二栅极电极和第二衬底区。而且，该半导体器件包括横向置于该第一和第二双沟道晶体管之间的本体触点，其中，该本体触点连接该第一和第二衬底区。最后，该半导体器件包括形成于层间介电材料中的单个接触元件，其中，该接触元件连接该本体触点、该第一和第二双沟道晶体管的该第一和第二栅极电极以及源极区。
这里所揭露的一种方法包括形成位于主动区上方并横向置于第一双沟道晶体管与第二双沟道晶体管之间的本体触点。而且，在该本体触点和该第一和第二双沟道晶体管的上方形成层间介电材料。最后，该方法包括在该层间介电材料中形成接触元件，以连接该第一双沟道晶体管的第一栅极电极和源极区、该第二双沟道晶体管的第二栅极电极和源极区以及该本体触点。
附图说明
权利要求书进一步定义本发明的实施例，并且下面参照附图所作的详细说明将使本发明的实施例变得更加清楚。
图1a显示传统技术中包括第二沟道区的双沟道场效应晶体管的剖视图。
图1b显示双沟道场效应晶体管的三态行为，该晶体管可用于形成例如存储单元等电路，以降低其中的晶体管元件数量。
图1c显示基于传统技术形成的包括本体触点的双沟道晶体管的顶视图。
图2a显示依据本发明实施例所完成的包括两个双沟道晶体管和一个选择晶体管的静态RAM单元的电路示意图，其中该选择晶体管可为“单”通道晶体管。
图2b显示依据本发明实施例实现图2a所示的电路的半导体器件或其布局的顶视图，从而基于节省空间的布局或组态形成静态RAM单元。
图2c至2g显示依据本发明另一些实施例在不同制造阶段中图2c所示的半导体器件的部分剖视图。
具体实施方式
详细说明
尽管下面的详细说明以及附图中的实施例对本发明作了详细描述，但应当理解，下面的详细说明以及附图并非意图将本发明限制于特定的实施例。所述实施例仅示例本发明的各种实施方式，本发明的范围由所附权利要求书定义。
一般而言，本发明的主题涉及半导体器件以及相应布局和方法，其中，多个双沟道晶体管的衬底区可基于单个接触元件而与该些双沟道晶体管的栅极电极和源极区有效连接，因而与形成本体触点的传统技术相比节省空间。在一些实施例中，该针对两个或更多双沟道晶体管的本体触点所形成的节省空间的接触方案可应用于静态RAM单元。其中，在一实施例中，该静态RAM单元包括两个双沟道晶体管以及一个选择晶体管，其中，与基于相同技术结点形成的传统静态RAM单元相比，该静态RAM单元节省约50％的面积。因此，由于包括本体触点的双沟道晶体管的功能性的增加，因而可降低晶体管元件的数量，同时由于以节省空间的方式实现了衬底与例如源极区和栅极电极结构等晶体管区之间的电性连接，因此可将该些晶体管的面积消耗保持在较低程度。
应当了解，这里所揭露的原理有利于应用于静态RAM存储单元，因为与传统技术相比，本发明节省空间的组态可增强信息密度，从而允许生产信息密度增加的存储器器件并增加例如CPU等复杂电路的储存量。另一方面，本发明还可应用于其他电路组态，其中，两个或更多双沟道晶体管可用于替代传统单沟道晶体管，以增加电路的总体功能并同时增加封装密度。因此，本发明并不限于特定的电子电路，除非这样的限制在本说明书中或在权利要求书中被特别指出。
图2a至2g进一步详细描述本发明的实施例，其中还可适当参照图1a至1c。
图2a显示电子电路250的电路图，该电子电路250代表用以存储一位信息的存储单元。与通常包括六个晶体管的传统静态RAM单元相比，存储单元250的晶体管元件数目减少。在所示实施例中，存储单元250可包括第一双沟道晶体管200n，其为n型晶体管，亦即，其源极区和漏极区204s、204d由n型掺杂物掺杂，如前面参照图1a的双沟道晶体管100所述。另外，提供第二双沟道晶体管200p，其为p型晶体管，亦即，其源极区和漏极区204s、204d由p型掺杂物掺杂。另外，可选择将晶体管200n、200p彼此连接，以使各栅极电极205连接相应的源极区204s，其中，两源极区204s分别连接各晶体管200n、200p的相应衬底区208。而且，如图所示，可在栅极电极205之间建立高度导电连接。另外，结点208a连接两晶体管200n、200p的衬底区208、源极区204s以及栅极电极结构205，因此，结点208a可充当由该两个双沟道晶体管200n、200p所形成的信息储存元件的输入和输出。亦即，经由n型晶体管200n的漏极204d和p型晶体管200p的漏极204d施加适当的操作电压VDD、VSS时，在结点208a处施加适当的输入电压可使晶体管200n、200p达到一稳定状态，接着可基于适当的感应电路在该结点208a处将其“读出”，这种技术为现有技术。而且，存储单元250可包括选择晶体管200s，其栅极205连接选择线(select line)，并且晶体管200s的源/漏路径代表可搜索导电路径，以可控地将结点208a与位线(bit line)连接。为节省空间，选择晶体管200s可为“单”沟道晶体管形式而无需特定的本体触点，例如双沟道晶体管200n、200p的接触208。
如前所述，使用传统的本体触点技术将图2a的电路实施为实际的布局或半导体器件时，显著的硅消耗与双沟道晶体管200n、200p的实际组态相关联，如前面参照图1c所述。不过，依据这里所揭露的原理，晶体管200n、200p的互联结构可基于节省空间的本体触点结构，以降低静态存储单元250的总体面积消耗。其总体面积消耗可显著低于传统的单沟道晶体管或双沟道晶体管组态。
图2b显示实际实施的静态存储单元250的顶视图，或者可将图2b视为存储单元250的布局。应当将布局理解为实际半导体芯片中实现存储单元250所需的不同器件层的几何组态，其中。该几何组态可以任何适当的方式提供，例如设计实际半导体器件中通常使用的计算机程序、硬拷贝(hard copy)等。如图所示，与静态存储单元250对应的该布局或实际半导体器件可包括两个双沟道晶体管200n和200p，其在一实施例中可形成于单个主动区210中。亦即，主动区210，代表例如基于硅的半导体材料形成的相应半导体区，由隔离结构(图2b未图示)封闭而无任何内部隔离结构将该主动区210分为彼此隔离的子区。本实施例中，n型沟道晶体管200n可包括形成于主动区210内的漏极区204d和源极区204s，其中，源极区204s可连接设于本体触点208下方的该主动区210内的“衬底”区。该本体触点208可形成于该主动区210上方并且在一实施例中可具有与晶体管200n、200p的相应栅极电极205类似的组态。亦即，栅极电极205和本体触点208可基于共同的制造程序以至特定的制造阶段形成，以提供高度兼容性和高效率，后面会作详细描述。另外，本体触点208可定义延伸至主动区210内以连接形成于其中的半导体区的导电路径(未图示)，该半导体区可相应连接晶体管200n、200p的衬底区，后面将作详细描述。类似地，p型双沟道晶体管200p可包括漏极区204d和源极区204s，其形成于相同的主动区210中但掺杂物的导电类型与双沟道晶体管200n的源极和漏极区的导电类型相反。另外，接触元件229n可将晶体管200n的漏极区204d与金属化层连接，并最终与连接供应电压VDD的金属导线连接。类似地，依据如图2a所示的电路组态，接触元件229p可将晶体管200p的漏极区204d与该金属化层连接，并最终与供应电压VSS连接。另外，呈矩形接触形式的接触元件230可将晶体管200n、200p的栅极电极205与相应的源极区204s以及横向置于该晶体管200n、200p之间的本体触点208连接。因此，籍由接触元件230以及横向置于晶体管200n、200p之间亦即横向置于其相应栅极电极205之间的本体触点208，可提供高度节省空间的互连方案，从而获得如图2a所示的电性组态。
另外，存储单元250，亦即其布局或以半导体器件形式在半导体材料中的实际实施，可包括选择晶体管200s，其可形成于独立的主动区210s中以及该主动区210s上方，可相对主动区210设置以提供节省空间的总体组态，并能够分别经由选择线和位线S、B与晶体管200n、200p以及与其他存储单元(未图示)进行有效的电性连接。在一实施例中，选择晶体管200s可为单沟道晶体管，其栅极电极205大体与本体触点208对齐，以提供节省空间的总体组态。不过，应当了解，选择晶体管200s可依据其与本体触点208和晶体管200n、200p的其他空间关系而设置，取决于包括复数存储单元250的半导体器件的总体几何组态。为连接选择晶体管200s，可提供相应的接触元件231、232和233，其中，接触元件232、233可将选择晶体管200s的栅极电极205和源极区或漏极区分别与该选择线和该位线连接。类似地，接触元件231可提供与金属化系统的连接，取决于总体组态该金属化系统可相应连接至栅极电极205或接触元件230，如线CL所示。
图2c显示在大体完成基本晶体管组态的特定制造阶段中沿图2b的剖面Iic绘制的剖视图。应当了解，选择晶体管200s(参照图2b)也处于相应的制造阶段中。如图所示，半导体器件250可包括基板201，其可为任意适当载体材料以供其上形成半导体层202。例如，基板201可为半导体基板、绝缘材料等，其中，如必要，可形成绝缘埋层(未图示)以定义SOI(合硅绝缘体)组态，其至少局部位于基板201内。另外，可在半导体层202中形成隔离结构211，以横向封闭从而定义主动区210。在该所示实施例中主动区210可为连续半导体区而无任何中间隔离结构。不过，应当了解，在其他情况下，如需要，可例如在本体触点208下方设置窄隔离结构，只要建立通向主动区210的相应子区域的导电路径即可。另外，在该制造阶段中，晶体管200n、200p可包括栅极电极205，其可形成于相应栅极绝缘层206上。该栅极绝缘层206具有适当的厚度和材料组分，其取决于形成器件250所使用的总体技术标准。另外，侧间隙壁结构207可形成于栅极电极205的侧壁上。为此目的，可使用氮化硅材料结合适当的蚀刻停止衬里(etch stop liner)(未图示)实现。应当了解，取决于主动区210内的掺杂分布的复杂度，间隙壁结构207可包括两个或更多个别间隙壁元件。该实施例中，本体触点208可与栅极电极205具有类似的组态或大体一致的组态。亦即，本体触点208可包括栅极电极205a，由于该电极结构205a不能用于控制相应的导电沟道，而是用于建立通向主动区210内的导电路径以充当后续制造阶段中的本体触点，因此也将该栅极电极205a称作伪栅极电极。另外，可提供“栅极绝缘层”206a，以在本制造阶段中隔离电极205a与主动区210。类似地，间隙壁结构207a可形成于电极205a的侧壁上。在一些实施例中，栅极电极205和电极205a的相应长度，如205I所示，可采用同样的设计目标值，其取决于所考虑使用的技术标准。在其他情况下，若必要，例如考虑在本体触点208下方提供隔离区以调整总体电性性能，则可增加本体触点208，亦即电极205a的长度。为形成有效节省空间的组态，最好基于同样的几何参数提供栅极电极205和电极205a。而且，如图所示，可在主动区210内分别建立源极和漏极区204s、204d，其基于不同的掺杂物而定义晶体管200n、200p的相应导电类型。另外，各衬底区202p、202n还可具有相应的基本掺杂，以提供需要的晶体管特性。而且，晶体管200n、 200p可包括“双沟道”区203，其具有第一沟道203a以及与该第一沟道203a的掺杂相反的第二沟道203b，如前面参照图1a的晶体管100所述。应当了解，p沟道晶体管200p的沟道区203的掺杂与n沟道晶体管200n的沟道区203的掺杂相反。应当了解，在本应用中，可将双沟道晶体管视为场效应晶体管，其沟道区包括形成于邻近相应栅极绝缘层例如层206的第一沟道203a，该沟道与相应的衬底区，例如晶体管200n的衬底区202n和晶体管200p的衬底区202p的导电类型相同，并且在该第一沟道区下方提供第二沟道区203b，其导电类型与该第一沟道区相反。
如图2c所示的半导体器件250可根据例如参照图1a所述的成熟制程技术且基于参照图2b所述的布局概念形成，不过，其中，可在主动区210内添加晶体管200n、200p的基本掺杂，其可在形成栅极电极结构205之前籍由适当的掩膜方案实现。接着，依据前述制程技术形成栅极电极205和伪栅极电极205a，其中，若必要，结构205a与栅极电极205可基于相同的关键尺寸形成。这样，在用以形成晶体管200n、200p的源极和漏极区204s、204d的任意后续注入制程期间，伪栅极电极205a可阻挡主动区210的其中至少一部分，如202b所示。应当了解，“衬底区”202b可包括不同的基本掺杂区，其可在前述用以为不同导电类型的晶体管200n、200p提供基本掺杂浓度和沟道掺杂的注入制程中形成。
根据间隙壁结构207的设置，可在其相应的源极和漏极区204d、204s形成适当的掺杂分布，随后依据总体制程和器件的需求分别执行退火制程。
图2d显示在后续制造阶段中的半导体器件250，其中，提供例如抗蚀剂掩膜的蚀刻掩膜212以覆盖晶体管200p、200n并暴露本体触点208。可基于相应设计的光掩膜，依据成熟的光刻技术形成蚀刻掩膜212。接着，将半导体器件250暴露于蚀刻环境213中以移除本体触点208的间隙壁结构207a。为达此目的，可使用成熟的等离子(plasma-based)和/或湿式化学蚀刻配方来实现。例如，可使用等离子辅助蚀刻配方並藉由使用热磷酸的湿化学技术，其相对二氧化硅和硅等材料具有选择性而可有效移除氮化硅材料。如必要，可移除所设置的相应蚀刻停止衬里，例如二氧化硅材料。在相应的蚀刻制程中，“栅极绝缘层”206a可能发生一定程度的蚀刻不足(under-etching)，其甚至有利于在后续制造阶段中形成通向衬底区202b的导电路径。
图2e显示在后续制造阶段中的半导体器件250，其中，在暴露的硅区域上形成金属硅化物区。亦即，金属硅化物区214形成于双沟道晶体管200n、200p的源极和漏极区204d、204s内和源极和漏极区204d、204s上以及栅极电极205上。由于前面制程中伪栅极电极205a的侧壁暴露，因此，还在电极205a上和暴露的侧壁部分205s上形成相应的金属硅化物214a，其中，晶体管200n、200p的相邻源极区204s的表面区域的硅化以及表面204s的暴露导致金属硅化物材料延伸至衬底区202b内。如前面参照图2d所述的介电层206a的一定程度的蚀刻不足甚至会加强上述效果，从而形成从电极205a到衬底区202b的高导电路径。应当了解，即使在如前所述，在主动区210中定义基本晶体管特性的初始阶段中，已在衬底区202b中的不同掺杂区之间形成明显的过渡区，仍可形成通向各相应不同掺杂区的导电路径，从而使电极205a电性连接各该衬底区202n、202p。
金属硅化物区214、214a可利用成熟的制程技术形成，该技术可包括沉积例如镍、铂、钴、钛等难熔金属(refractory material)，并随后执行热处理以使其与硅材料发生相应的化学反应。接着，可根据成熟的选择蚀刻配方移除不反应的金属，随后，如必要，可进一步执行热处理以稳定该金属硅化物材料和/或提供期望的电性特性。
图2f显示后续制造阶段中的器件250。如图所示，可在晶体管200n、200p和本体触点208的上方设置接触层220。接触层220可具有适当的接触结构，以提供接触元件与形成于半导体层202(亦即主动区210)中和半导体层202上方的电路元件以及形成于接触层220上方的金属化系统连接。如图所示，接触层220可包括蚀刻停止材料221，其为氮化硅、含氮碳化硅等形式，取决于总体制程和器件的要求；以及层间介电材料222，例如二氧化硅等。应当了解，接触层220的特定组态取决于考虑使用的总体技术标准，因此可在材料和尺寸方面有所不同。材料221和222可使用成熟的制程技术形成，例如利用等离子增强CVD(化学气相沉积)制程沉积氮化硅材料或任何其他适当的蚀刻停止材料，接着利用例如等离子增强CVD、负压CVD等成熟技术沉积层间介电材料222。如必要，可执行CMP(chemical mechanical polishing；化学机械抛光)制程对表面进行平坦化，从而在图案化接触层220以形成各接触元件例如如虚线所示的接触元件229n、229p、230之前获得大体平坦的表面。这样，籍由提供接触元件230，可在衬底区202b、晶体管200n、200p的源极区204s和栅极电极205之间建立高导电连接。因此，在图案化接触层220之前，可提供适当的蚀刻掩膜，以定义接触元件229n、229p、330以及其他接触元件例如连接选择晶体管200s(参照图2b)的接触元件的相应开孔的横向尺寸和位置。随后，可例如将层221作为蚀刻停止层而图案化层间介电材料222，之后可籍由进一步的蚀刻步骤对层221进行开口以获得期望的开孔。接着，可在相应的开孔中填充例如钨等适当的导电材料以及适当阻隔材料，并可例如基于CMP或类似技术移除多余的材料。
图2g显示经过上述制造程序之后的器件250。因此，接触元件229n、229p分别连接晶体管200n、200p的相应漏极区204d，并且呈单个连续接触元件的接触元件230连接衬底区208和栅极电极结构205以及相应的源极区204s，如前所述。根据图2g所示的组态，可使用成熟的制造技术提供一个或多个金属化层从而继续制程。这样，在形成该金属化系统期间，可形成相应的金属导线，例如连接供应电压VDD、VSS(参照图2b)的金属导线，以及例如基于接触元件231(参照图2b)在接触元件230与选择晶体管200s(参照图2b)之间建立电性连接。类似地，在形成该相应的金属化系统期间，可基于参照图2b所述的相应接触元件232、233形成选择线和位线S、B。为便于说明，图2g未绘示任何此类金属化结构。
因此，依据高效的总体制造流程，可建立如图2a所示的电路布局所需的电路连接而不显著增加总体制程复杂性，并且基于例如伪栅极电极205a的本体触点208和“矩形”接触元件230可提供节省空间的电路组态。因此，依据图2b所示的布局或组态，器件250可为节省空间的静态RAM单元，其中，除选择性移除间隙壁结构207a(参照图2d)以建立电极205a和衬底区202b之间的高导电路径外，其他制造技术可与传统制造技术保持高度兼容性。
应当了解，依据图2a所示的电路图，由于本体触点208与晶体管200n、200p的源极连接并保持在相同的电性水平，因此可避免在该源极区下方形成耗尽区，因此，本体触点208至相应衬底区202n、202p的导电路径可提供充足的导电性。
因此，本发明提供方法和半导体器件，其中，可将本体触点横向设置于双沟道晶体管之间，并可提供单个接触元件同时电性连接源极区、栅极电极以及该本体触点，从而以节省空间的方式形成双沟道晶体管。因此，在一实施例中，可基于p型和n型双沟道晶体管以及例如单沟道晶体管形式的选择晶体管设置静态RAM单元，其与传统静态RAM单元相比明显降低了总体面积消耗。
在阅读说明书后，本领域的技术人员可容易地对本发明作进一步的修改和变更。因此，说明书仅为说明性质，目的在于教导本领域的技术人员实现本发明所揭露的原理的一般方式。应当理解，所示方式应当被视作当前的优选实施例。

Claims (25)

1.一种存储单元，包括：
p型双沟道晶体管，包括形成于主动区上方的第一栅极电极；
n型双沟道晶体管，包括形成于该主动区上方的第二栅极电极；
伪栅极电极，形成于该主动区上方并横向置于该第一栅极电极结构与该第二栅极电极结构之间；
层间介电材料，形成于该p型和n型双沟道晶体管的上方；以及
接触元件，形成于该层间介电材料中，该接触元件至少连接该第一栅极电极、该第二栅极电极以及该伪栅极电极。
2.如权利要求1所述的存储单元，还包括导电路径，位于该伪栅极电极与该伪栅极电极下方的该主动区的其中部分之间。
3.如权利要求2所述的存储单元，其中，该导电路径包括金属硅化物材料。
4.如权利要求2所述的存储单元，其中，该接触元件连接该n型双沟道晶体管的源极区以及该p型双沟道晶体管的源极区。
5.如权利要求4所述的存储单元，其中，该接触元件经由该导电路径连接该n型和p型双沟道晶体管的衬底区。
6.如权利要求1所述的存储单元，还包括选择晶体管，其经组态以将该p型和n型双沟道晶体管的源极区连接至位线。
7.如权利要求6所述的存储单元，其中，该选择晶体管为单沟道晶体管。
8.如权利要求6所述的存储单元，其中，该选择晶体管、该p型双沟道晶体管和该n型双沟道晶体管是仅有的晶体管元件。
9.如权利要求2所述的存储单元，还包括形成于该第一栅极电极的侧壁上的第一间隙壁结构，形成于该第二栅极电极的侧壁上的第二间隙壁结构，以及其中，沿该伪栅极电极的侧壁形成该导电路径。
10.如权利要求1所述的存储单元，其中，p型双沟道晶体管包括形成于该第一栅极电极下方的n型沟道区以及形成于该n型沟道区下方的p型沟道区。
11.如权利要求1所述的存储单元，其中，n型双沟道晶体管包括形成于该第二栅极电极下方的p型沟道区以及形成于该p型沟道区下方的n型沟道区。
12.一种半导体器件，包括：
第一双沟道晶体管，包括第一栅极电极和第一衬底区；
第二双沟道晶体管，包括第二栅极电极和第二衬底区；
本体触点，横向置于该第一与第二双沟道晶体管之间，该本体触点连接该第一和第二衬底区；以及
单个接触元件，形成于层间介电材料中，该接触元件连接该本体触点、该第一和第二双沟道晶体管的该第一和第二栅极电极以及源极区。
13.如权利要求12所述的半导体器件，其中，该第一和第二双沟道晶体管形成于共同的主动区中。
14.如权利要求12所述的半导体器件，其中，该第一和第二双沟道晶体管具有不同的导电类型。
15.如权利要求12所述的半导体器件，其中，该本体触点为伪栅极电极结构。
16.如权利要求15所述的半导体器件，其中，该伪栅极电极结构具有至少形成于其侧壁上的含金属材料。
17.如权利要求12所述的半导体器件，代表存储单元并进一步包括选择晶体管。
18.如权利要求17所述的半导体器件，其中，该选择晶体管的栅极电极大体与该本体触点对齐。
19.如权利要求17所述的半导体器件，其中，该第一和第二双沟道晶体管以及该选择晶体管是该存储单元仅有的晶体管元件。
20.一种方法，包括：
形成位于主动区上方并横向置于第一双沟道晶体管与第二双沟道晶体管之间的本体触点；
在该本体触点以及该第一和第二双沟道晶体管的上方形成层间介电材料；以及
在该层间介电材料中形成接触元件，以连接该第一双沟道晶体管的第一栅极电极和源极区、第二双沟道晶体管的第二栅极电极和源极区以及该本体触点。
21.如权利要求20所述的方法，其中，该本体触点与该第一和第二栅极电极形成于共同的制造程序中。
22.如权利要求20所述的方法，其中，形成该本体触点的步骤包括：暴露该本体触点的电极结构的侧壁部分，以及在该暴露侧壁上形成金属硅化物。
23.如权利要求20所述的方法，其中，该第一和第二双沟道晶体管形成于该主动区中以及该主动区上。
24.如权利要求20所述的方法，还包括在第二主动区中以及该第二主动区上形成选择晶体管，其中，该第一和第二双沟道晶体管与该选择晶体管连接以形成静态RAM单元。
25.如权利要求24所述的方法，其中，该选择晶体管的栅极电极沿其宽度方向与该本体触点的宽度方向对齐。
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