CN102142441A - 泄露功率和可变性减小的灵活cmos库体系结构 - Google Patents

泄露功率和可变性减小的灵活cmos库体系结构 Download PDF

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Abstract

各种示例实施例涉及集成电路的CMOS晶体管阵列的改进制造。使用门隔离体系结构的标准单元中增加的规则性可以允许特征尺寸的进一步减小。MOSFET可以按照大致相等的间距间隔开，并且具有增加的沟道长度以便减小泄露电流。可以将逻辑门设计成为了速度而具有额定沟道长度，并且为了减小泄露电流而具有增加的沟道长度。进一步减小泄露电流可以包括针对隔离MOSFET的专用沟道长度。因此，门隔离技术与按照实质上相同间距均匀间隔开的具有长度延长的沟道的MOSFET的组合，可以产生用于先进CMOS技术节点的改进标准单元设计的灵活库体系结构。

Description

泄露功率和可变性减小的灵活CMOS库体系结构
技术领域
这里公开的各种典型实施例一般涉及集成电路的制造。
背景技术
集成电路中半导体器件物理尺寸和工作电压的持续减小已经显著地增大了工艺变化对于半导体器件性能和工作鲁棒性的影响。同时，由于电源电压和阈值电压的减小，晶体管泄露电流已经显著增加。泄露电流的这种增加可能是高成本的，产生了对于集成电路(IC)及其全部系统两者进行冷却的新需求。
在稳定的数字电路中，金属氧化物半导体场效应晶体管(MOSFET)可以只在两个状态下工作。在导通状态下，所述晶体管表现为在其源极和漏极之间的导电连接。在截止状态下，所述晶体管表现为其源极和漏极之间的阻性连接。将在这种截止状态下流过所述晶体管的电流称作亚阈值泄露电流(subthreshold leakage current)。这种泄流电流按照指数关系与晶体管的阈值电压(Vt)很强地相关。在体(bulk)互补金属氧化物半导体(CMOS)技术中，Vt中增加100mV可以导致亚阈值泄露以因子18减小。
将芯片上所有截止晶体管消耗的总功率称作泄露功率。在许多应用中，这种泄露功率消耗已经达到不可承受的较高水平。这种泄露功率消耗变成集成电路(IC)消耗的总功率的显著部分。例如，在电池工作移动设备的待机模式中，几乎所有晶体管都处于截止状态，因此它们的组合泄露电流限制了待机时间的持续时间。
泄露电流在截止状态期间可能按照至少三种方式发生。
第一，当栅极电压下降到Vt以下时，可能在MOS晶体管的源极和漏极之间出现较弱的反转电流。这种较弱的反转电流可以与Vt、热电压、栅极氧化物电容、零偏置迁移率、最大耗尽层宽度、栅极氧化物厚度以及耗尽层的电容成比例。IC的功率耗散可能加热晶体管，从而由于其温度依赖性而加剧了这种电流。
第二，由于在MOS晶体管的漏极结中的较高的场效应，可能出现栅极感应漏极泄露(gate-induced drain leakage)。非常高和突变的漏极掺杂可以用于最小化栅极感应漏极泄露。然而，这种修改可能增加IC的制造成本。
第三，当耗尽区从漏极衬底和源极衬底延伸到沟道中时，可能出现穿通(punchthrough)。可以使用附加的注入来控制穿通。例如，可以添加在等于结耗尽区底部的深度处的更高掺杂的层。可选地，可以在漏极和源极结的前边沿处形成晕轮注入(halo implant)。然而，这些技术都倾向于增加IC成本。
存在多种已知的泄露减小技术。
首先，可以将高Vt晶体管用在特定的路径上。这种晶体管可以产生亚阈值泄露电流的一个和两个数量级之间的幅度减小。然而，由于它们在驱动电流方面能力减小，高Vt晶体管增加了逻辑门的延迟。因此，具有至少两个阈值的CMOS设计可能只能在针对非时间关键逻辑路径中的逻辑门中使用高Vt。相反，时间关键路径将使用低Vt晶体管。
可选地，可以在内核(core)中使用低Vt晶体管。在这种情况下，可以在内核和电源之间插入大的高Vt晶体管，从而作为功率开关。在导通状态下，内核可以高速运行，因为其由低Vt晶体管构成。在截止状态下，整个内核将具有较低的泄露，因为泄露将受到功率开关的限制。
用于90nm CMOS技术节点的CMOS库单元倾向于具有相当不规则的布局形状。历史上，领先的半导体公司在2002年或者2003年实现了这种水平的CMOS技术。到2009年，这种CMOS库单元已经成为前沿芯片产品的过时之选。
尽管稍微有点不规则，用于65nm CMOS技术的CMOS库单元按照更加有序的方式排列。Intel、AMD、IBM、UMC、Chartered和TSMC在2007年9月之前全都生产65nm的IC。由于与从90nm减小到65nm相关联的光刻要求，这种CMOS库单元的制造不再像对于90nmCMOS技术节点那样不规则。例如，形成所述晶体管门的多晶硅迹线(polysilicontrack)可能需要是单向的。结果，与用于90nm CMOS技术节点的CMOS库单元相比较，这种CMOS库单元表现出增加了库规则性。不过，这种CMOS库单元还不足够规则，以允许对用于显著小于65nm CMOS技术模式的CMOS技术节点的这些单元的高效光刻。
因此，期望减小来自MOSFET阵列的泄露电流。具体地，期望减小所制造的IC上的泄露电流和特征尺寸两者。此外，这也有益于按照更加理想的图案提供逻辑门，以促进IC更加高效的制造。
发明内容
根据对于改进IC制造的当前需要，提出了各种典型实施例的简要总结。在以下总结中可以进行某些简化和省略，以便强调和介绍各种典型实施例的一些方面，而不会限制本发明的范围。在接下来的后续部分中，是足以允许本领域普通技术人员实现和使用本发明概念的优选典型实施例的详细描述。
各种典型实施例涉及互补金属氧化物半导体(CMOS)单元库，包括：第一逻辑门，包括具有第一沟道长度的MOSFET；第二逻辑门，包括具有第二沟道长度的MOSFET，其中所述第二沟道长度实质上是所述第一沟道长度的1.5倍，并且相对于由第一逻辑门产生的泄露电流，所述第二沟道长度在第二逻辑门中产生减小的泄露电流；以及隔离MOSFET对，设置在所述第一逻辑门和所述第二逻辑门的左右两侧，其中所有MOSFET的中心线按照实质上相等的间距均匀地间隔开。
各种典型实施例涉及集成电路(IC)器件，包括：衬底；地线；至少一个电源；以及第一逻辑门，包括具有第一沟道长度的MOSFET；第二逻辑门，包括具有第二沟道长度的MOSFET，其中所述第二沟道长度可以在所述第一沟道长度的1.1倍至2倍之间，并且相对于由第一逻辑门产生的泄露电流在第二逻辑门中产生减小的泄露电流；以及隔离MOSFET对，设置在所述第一逻辑门和所述第二逻辑门的左右两侧，其中所有MOSFET的中心线按照实质上相等的间距均匀地间隔开。
各种典型实施例涉及一种利用互补金属氧化物半导体(CMOS)技术制造集成电路(IC)的方法，使得泄露电流最小化，所述方法包括：在衬底上制造地和至少一个电源；制造第一逻辑门，第一逻辑门包括具有第一沟道长度的MOSFET；制造第二逻辑门，第二逻辑门包括具有第二沟道长度的MOSFET，其中所述第二沟道长度可以在所述第一沟道长度的1.1倍至2倍之间，并且相对于由第一逻辑门产生的泄露电流在第二逻辑门中产生减小的泄露电流；以及制造隔离MOSFET对，隔离MOSFET对设置在所述第一逻辑门和所述第二逻辑门的左右两侧，其中所有MOSFET的中心线按照实质上相等的间距均匀地间隔开。
在各种典型实施例中，所述第二沟道长度实质上可以是所述第一沟道长度的1.5倍。所述CMOS单元库或者IC器件可以用于45nm、32nm或22nm的CMOS技术节点。所述隔离MOSFET对可以具有第二沟道长度。可选地，所述隔离MOSFET对可以具有大于所述第二沟道长度的第三沟道长度。
显然，按照这种方式，各种典型实施例使得能够减小泄露电流并且实现更小的特征尺寸。具体地，各种典型实施例可以通过使用长沟道晶体管和门隔离技术制造MOSFET来提供这些益处。另外，一些典型实施例提供了逻辑门之间最小化的泄露电流和增加的规则性。
附图说明
为了更好的理解各种典型实施例，参考附图，其中：
图1示出了三个MOSFET的示例布置。
图2示出了包括四个逻辑门的CMOS库的第一示例体系结构。
图3示出了包括四个逻辑门的CMOS库的第二示例体系结构。
图4示出了泄露电流和良好偏置的电压(well-bias voltage)之间的示例关系。
具体实施方式
现在参考附图，其中相似的参考数字指的是相似的部件或步骤，这里公开了各种典型实施例的主要方面。
图1示出了三个MOSFET 120、130和140的示例布置100。
图1提供了三个MOSFET 120、130和140的示例模型，在整个发明公开中说明在其他地方使用的术语间距、长度和宽度的适用性。在制造IC期间，首先限定扩散区110。扩散区110的宽度限定了在扩散区110内创建的所有晶体管的最终宽度。
接下来可以将“多晶硅”线沉积到扩散区110上，以创建MOSFET。对于本领域普通技术人员清楚明白的是，所述“多晶硅”线也可以由金属制成。在这种更加新近的CMOS技术节点中，可以将诸如氧化铪(HfO2)之类的材料用于形成晶体管门隔离(transistor gate isolation)。
“多晶硅”线与扩散区110的每一个交叉限定了MOSFET，而与“多晶硅”线实际上是否由金属、导电层的堆叠或一些其他物质形成无关。两条“多晶硅”线的中心线之间的距离限定了称作间距的术语。这里，MOSFET120和130之间的间距实质上与MOSFET 130和140之间的间距相同。
“多晶硅”线的宽度限定了每一个MOSFET的沟道长度。这里，称作Lplus晶体管的MOSFET 120和140的长度明显大于称作Lnominal晶体管的MOSFET 130的长度。通常，MOSFET 130具有更大的泄露电流和速度，而MOSFET 120和140具有减小的泄露电流和速度。这样，在选择MOSFET长度时在速度和泄露之间存在设计权衡。
Lplus和Lnominal之间的相对长度比率可以依赖于期望的泄流电流、速度和其他参数而变化。通常，所述比率可以在1.1和2.0之间变化。例如，比率1.5可能对于45nm节点的CMOS技术是最优的。更大的比率对于32nm CMOS技术节点和后续的CMOS技术节点的进一步减小泄流电流而言是必要的。
图2示出了包括四个逻辑门的CMOS库200的第一示例体系结构。
CMOS单元库200可以用于要求显著增加库规则性的半导体制造工艺。例如，CMOS单元库200可以用于45nmCMOS技术节点。备选地，通过适当的缩放，CMOS单元库200可以用于32nm CMOS技术节点和后续的CMOS技术节点，例如如下所述的22、16甚至11nm的技术节点。
为了在45nmCMOS技术节点中使用CMOS单元库200，增加标准单元的规则性，这可以产生改进的特性。门隔离体系结构可以包括将截止的MOSFET规则地间隔开，以隔离各个单独的逻辑门。这种体系结构可以显著地小于传统浅沟隔离(Shallow Trench Isolation，STI)和硅的本地氧化(LOCal Oxidation of Silicon，LOCOS)体系结构。
这种门隔离技术可能不能高效地用于传统高Vt晶体管。高Vt掩模图案可能要求在高Vt晶体管两侧都需要相对较大的重叠。因此，可能显著地增加了晶体管间距和总的硅面积。
示例的CMOS单元库200也可以用于32nm CMOS技术节点。可能需要新的光刻成像方案。紧凑的门间距的制造可以使用分裂双重图案化(split double patterning)。备选地，单次曝光可能要求更高指标(higher-index)的浸没液体和透镜材料。球壳状碳分子基(Carbon fullerene-based)抗蚀剂材料可以用于允许将MOSFET小型化至32nm及进一步的CMOS技术节点。
示例的CMOS单元库200可以用于22nmCMOS技术节点。在该节点，水浸没(water-immersion)192nm扫描仪和双重图案化可能变成过时之选。因此，可能要将更多的镜添加到成像透镜。也可以使用多电子束光刻(multiple-e-beam lithography)。铜镶嵌工艺(copper damascene process)可以优化对于22nm CMOS技术节点的贯穿硅通孔(through-silicon via，TSV)的制造。
示例的CMOS单元库200可以用于16nm CMOS技术节点。可以将诸如锗化锶(strontium germanide，SrGe)之类的新材料用于这一节点。SrGe层可以用作硅芯片中的层间层(interlayer)，将当前的处理能力提升到标准半导体水平之上。也可以进行门堆叠工艺，包括向PMOS FET施加氧化铝(AlOx)帽层(cap)以及向NMOS FET施加氧化镧(LaOx)帽层。
示例的CMOS单元库200可以用于11nm CMOS技术节点中。可能需要新的电子设计自动化工具和特殊的图案化来克服CMOS技术和传统光刻的物理限制。诸如基于HfO2的材料之类的高-k电介质可以代替传统的二氧化硅(SiO2)栅极电介质。用高-k材料代替二氧化硅栅极电介质可以允许更厚的氧化物层，以支持足够的驱动电流，从而允许MOSFET以与更薄SiO2层相同的速度运行。除了Si之外的诸如铟镓砷(InGaAs)或铟铝砷(InAlAs)之类的材料也可以用于允许将性能缩放至11nm CMOS技术节点。
无论CMOS技术节点为何，示例的CMOS单元库200可以包括多对隔离MOSFET 210。在每一对隔离MOSFET 210中，如图的上半部分所示的PMOS FET 213可以与电源线Vdd 220耦接，而如图的下半部分所示的NMOS FET 216可以与地线GND 230耦接。因为PMOS FET 213与Vdd220耦接以及NMOS FET 216与地GND 230耦接，所以这些MOSFET 210不会作为逻辑门操作。而是，隔离MOSFET对210可以设置在所有逻辑门的任一侧，从而用作门隔离器。隔离MOSFET对210可以按照实质上与在任意两对隔离MOSFET 210之间出现的逻辑门相同的间距而被间隔开。
隔离MOSFET 210可以具有Lplus沟道。因为在逻辑门中没有使用隔离MOSFET 210，所以当工作速度不是影响因素时，最好最小化隔离MOSFET 210的泄露电流。在一些实施例中，隔离MOSFET 210可以具有大于Lplus的沟道长度。这些实施例将具有三个沟道长度：Lnominal、Lplus和用于隔离MOSFET的第三沟道长度，因为基于速度的权衡将不再是制造隔离MOSFET 210中的影响因素，所以这将提供最小的泄露电流。
在示例的图案中，CMOS单元库200可以包括第一对逻辑门240和第二对逻辑门270。所述第一对逻辑门240可以包括具有Lplus沟道的与非门250和具有Lnominal沟道的与非门260。第二对逻辑门270可以包括具有Lnominal沟道的或非门280和具有Lplus沟道的与非门290。
尽管示例的CMOS单元库200可以包括四个逻辑门，对于本领域普通技术人员而言清楚明白的是也可以出现其他个数的逻辑门。此外，CMOS单元库200可以包括除了与非和或非门之外的其他逻辑门，例如与门、或门、非门(反相器)、异或门、同门(XNOR gate)和触发器。许多变化也是可能的。例如，复杂的库可以包括高达1500个不同的CMOS库单元。
示例的与非门250和示例的与非门260都可以具有第一逻辑输入A和第二逻辑输入B。输出Z可以出现在金属线上，所述金属线与“多晶硅”线分离，所述多晶硅线与扩散区交叉以限定MOSFET。对于本领域普通技术人员而言清楚明白的是，所述金属线可以由诸如铝(Al)或铜(Cu)之类的导电金属制成。
在利用示例与非门250和示例与非门260的母片(master slice)中，MOSFET的中心线之间的距离限定了间距。与是否使用Lnominal或者Lplus MOSFET无关，所述间距可以保持实质上相同。因此，这种体系结构可以允许Lnominal标准单元和Lplus标准单元的均匀映射。
Lplus沟道长度可以在Lnominal沟道长度的1.1至2.0倍之间。通常，当强调泄露电流减小时增加沟道长度，当更大的MOSFET速度变得必要时减小沟道长度。这样，Lplus和Lnominal之间的比率可以变化。在示例实施例中，Lplus沟道长度可以大约是Lnominal沟道长度的1.5倍。
与非门250可以包括具有Lplus沟道长度的MOSFET，而与非门260可以具有Lnominal沟道长度。因此，可以针对减小泄露电流来优化与非门250，而可以针对更快的操作来优化与非门260。因为隔离MOSFET对210绝不会执行逻辑操作，所以它们也可以具有Lplus沟道长度，从而减小隔离MOSFET对210的亚阈值泄露电流。备选地，隔离MOSFET 210可以具有大于Lplus的第三沟道长度。
如上所述，第二对逻辑门270可以包括具有Lnominal沟道长度的或非门280和具有Lplus沟道长度的与非门290。或非门280和与非门290中每一个均可以包括第一输入端子A、第二输入端子B和输出端子Z。然而如对于本领域普通技术人员而言清楚明白的是，可以将这些教导扩展到其他类型的逻辑门以及接收多于两个输入信号的逻辑门。
和与非门260类似，或非门280可以具有Lnominal沟道长度。与非门290可以类似于与非门250，因为与非门250和与非门290都具有Lplus沟道长度。所有这些逻辑门以规则的间距均匀地间隔开，而与它们是否是逻辑门中的MOSFET还是MOSFET隔离对110中的MOSFET无关。
通常，Lplus MOSFET可以提供比传统高Vt晶体管明显的优势。与高Vt晶体管不同，Lplus MOSFET不要求在晶体管两侧有相对较大的重叠。因此，Lplus MOSFET可以显著地减小晶体管间距和硅面积。
尽管Lplus MOSFET可以具有比传统晶体管大50％的沟道长度，它们只产生增加了10％的晶体管间距。这种影响对于内核级上的MOSFET而言甚至更小，因为Lplus晶体管可以提高门利用率。
这种体系结构可以用于多种应用。只要MOSFET的总数不增加，可以产生快速的设计派生。因此，可以不需要全新的设计和平面布图。
图3示出了包括四个逻辑门的CMOS库300的第二示例体系结构。
如针对CMOS单元库200如上所述，典型的CMOS单元库300可以使用各种CMOS技术节点，例如45nm、32nm、22nm、16nm和11nm。无论可应用的CMOS技术节点为何，CMOS单元库300可以包括多对隔离MOSFET 310。在每一对隔离MOSFET 310中，在上半部分中所示的PMOS FET 313可以与电源线Vdd 320耦接，而在下半部分中所示的NMOS FET 316可以与地线GND 330耦接。因为PMOS FET 313与Vdd320耦接，而NMOS FET 316与地330耦接，所以这些MOSFET 310不会作为逻辑门操作。而是，可以将隔离MOSFET对310设置在所有逻辑门的任一侧，从而用作门隔离器。隔离MOSFET对310可以按照与在任意两对隔离MOSFET 310之间出现的逻辑门实质上相同的间距而间隔开。
在示例的图案中，CMOS单元库300可以包括第一对逻辑门340和第二对逻辑门370。所述第一对逻辑门340可以包括具有Lplus沟道的与非门350和具有Lnominal沟道的与非门360。第二对逻辑门370可以包括具有Lnominal沟道的三输入或非门380和具有Lplus沟道的与非门390。
因此，CMOS单元库300与CMOS单元库200的不同之处在于使用三输入或非门380。该额外输入的插入不会破坏MOSFET的规则性。如前所述，CMOS单元库300中无论在隔离MOSFET对310中还是在逻辑门中使用的所有MOSFET都按照实质上规则的间隔而均匀地间隔开。
图4示出了泄露电流和良好偏置的电压之间的示例关系。
如图4所示，泄露电流(Idoff)和良好偏置的电压(Vsb)对于NMOSFET和PMOS FET而发生变化。这种变化与沟道长度(L)的不同值成比例。对于Lplus晶体管，从40nm到60nm的沟道长度的增加可能导致在零良好偏置电压下泄露电流减小5到10。这种增加对于45nm CMOS工艺而言是示例性的。
泄露电流的这种减小可以与由使用高Vt晶体管的传统技术实现的预期的减小是可相比的。然而，Lplus晶体管可以允许使用比高Vt晶体管更小的面积。此外，Lplus晶体管可以显示出对于工艺参数扩展的减小的敏感度。因此，利用Lplus晶体管构建的电路和系统可以更加易于大规模生产。另外，Lplus晶体管更加便宜，这是因为高Vt晶体管的制造可能要求昂贵的附加掩模步骤。
尽管已经参考本发明的示例方面详细描述了本发明的各种实施例，应该理解的是本发明能够是其他实施例，并且其细节能够按照各种不同的方式修改。如本领域普通技术人员易于理解的，在保持落在本发明的精神和范围内的同时可以进行各种变化和修改。因此，上述公开、描述和附图只是为了说明的目的，并且无论如何都不会限制仅由所附权利要求限定的本发明。

Claims (20)

1.一种互补金属氧化物半导体CMOS单元库，包括：
第一逻辑门，包括具有第一沟道长度的MOSFET；
第二逻辑门，包括具有第二沟道长度的MOSFET，其中所述第二沟道长度在所述第一沟道长度的1.1倍至2倍之间，并且相对于由第一逻辑门产生的泄露电流在第二逻辑门中产生减小的泄露电流；以及
隔离MOSFET对，设置在所述第一逻辑门和所述第二逻辑门的左右两侧，其中所有MOSFET的中心线按照实质上相等的间距均匀地间隔开。
2.根据权利要求1所述的CMOS单元库，其中所述第二沟道长度实质上是所述第一沟道长度的1.5倍。
3.根据权利要求1所述的CMOS单元库，其中所述CMOS单元库用于45nm CMOS技术节点。
4.根据权利要求3所述的CMOS单元库，其中所述CMOS单元库用于32nm CMOS技术节点。
5.根据权利要求4所述的CMOS单元库，其中所述CMOS单元库用于22nm CMOS技术节点。
6.根据权利要求1所述的CMOS单元库，其中所述隔离MOSFET对具有第二沟道长度。
7.根据权利要求1所述的CMOS单元库，其中所述隔离MOSFET对具有第三沟道长度，并且所述第三沟道长度大于所述第二沟道长度。
8.一种集成电路IC器件，包括：
衬底；
地线；
至少一个电源；以及
第一逻辑门，包括具有第一沟道长度的MOSFET；
第二逻辑门，包括具有第二沟道长度的MOSFET，其中所述第二沟道长度在所述第一沟道长度的1.1倍至2倍之间，并且相对于由第一逻辑门产生的泄露电流在第二逻辑门中产生减小的泄露电流；以及
隔离MOSFET对，设置在所述第一逻辑门和所述第二逻辑门的左右两侧，其中所有MOSFET的中心线按照实质上相等的间距均匀地间隔开。
9.根据权利要求8所述的IC器件，其中所述第二沟道长度实质上是所述第一沟道长度的1.5倍。
10.根据权利要求8所述的IC器件，其中所述IC器件用于45nm CMOS技术节点。
11.根据权利要求10所述的IC器件，其中所述IC器件用于32nm CMOS技术节点。
12.根据权利要求11所述的IC器件，其中所述IC器件用于22nm CMOS技术节点。
13.根据权利要求8所述的IC器件，其中所述隔离MOSFET对具有第二沟道长度。
14.根据权利要求8所述的IC器件，其中所述隔离MOSFET对具有第三沟道长度，并且所述第三沟道长度大于所述第二沟道长度。
15.一种利用互补金属氧化物半导体CMOS技术制造CMOS单元库的方法，使得泄露电流最小化，所述方法包括：
在衬底上制造地和至少一个电源；
制造第一逻辑门，第一逻辑门包括具有第一沟道长度的MOSFET；
制造第二逻辑门，第二逻辑门包括具有第二沟道长度的MOSFET，其中所述第二沟道长度在所述第一沟道长度的1.1倍至2倍之间，并且相对于由第一逻辑门产生的泄露电流在第二逻辑门中产生减小的泄露电流；以及
制造隔离MOSFET对，隔离MOSFET对设置在所述第一逻辑门和所述第二逻辑门的左右两侧，其中所有MOSFET的中心线按照实质上相等的间距均匀地间隔开。
16.根据权利要求15所述的方法，其中所述CMOS单元库用于45nm CMOS技术节点。
17.根据权利要求16所述的方法，其中所述CMOS单元库用于32nm CMOS技术节点。
18.根据权利要求17所述的方法，其中所述CMOS单元库用于22nm CMOS技术节点。
19.根据权利要求15所述的方法，其中所述隔离MOSFET对具有第二沟道长度。
20.根据权利要求15所述的方法，其中所述隔离MOSFET对具有第三沟道长度，并且所述第三沟道长度大于所述第二沟道长度。
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