JPH09321146A

JPH09321146A - 半導体集積回路の設計方法及びこの設計方法により得られる半導体集積回路

Info

Publication number: JPH09321146A
Application number: JP8138535A
Authority: JP
Inventors: Hiroshi Mizuno; 洋水野; Yasuhiro Tanaka; 康弘田中; Yoichiro Mae; 洋一郎前; Shinichi Kumashiro; 慎一熊代
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】ＣＭＯＳ論理とパストランジスタ論理との両
レイアウトセルが混在しても、速度、面積又は消費電力
に優れた半導体集積回路を設計する。【解決手段】パストランジスタ論理のレイアウトセル
ライブラリ１０２には、ＣＭＯＳ論理で構成した場合と
比較して、面積、遅延、消費電力の少なくとも一項目以
上が小さく構成される、排他的論理和回路、全加算器、
セレクター等のレイアウトセルが予め記憶される。ＣＭ
ＯＳ論理のレイアウトセルライブラリ１０３には、ＮＡ
ＮＤ回路等の基本論理のレイアウトセルが予め記憶され
る。ネットリスト１０１が与えられたとき、パストラン
ジスタ論理のレイアウトセルライブラリ１０２及びＣＭ
ＯＳ論理のレイアウトセルライブラリ１０３から各々最
適なレイアウトセルを選択し、それ等のレイアウトセル
を混在させ、自動配置配線１１０を行なって、ブロック
レイアウト１０４を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パストランジスタ
論理を用いた半導体集積回路、及びそのレイアウト設計
方法の改良に関し、特に、パストランジスタ論理を用い
た回路とＣＭＯＳ論理を用いた回路とが混在した半導体
集積回路、そのような半導体集積回路のセルベースの自
動配置配線を利用したレイアウト設計方法、及び低電圧
化に最適な半導体集積回路を提供するものである。

【０００２】

【従来の技術】近年、演算を行なう論理としてパストラ
ンジスタ論理が用いられている。このパストランジスタ
論理は、完全なＣＭＯＳ論理ではなく、入力信号をトラ
ンジスタのゲート端子のみならずドレイン端子にも与え
て、論理演算を行なうものであって、完全なＣＭＯＳ論
理と比較して、省面積、低消費電力、高速化等の優位性
が得られる場合がある。

【０００３】このパストランジスタ論理に関しては、米
国特許第４５４１０６７号及びK.Yano, 他、"A 2.8-ns
CMOS 16 ×16-b Multiplier Using ComplementaryPass-
Transistor Logic"(IEEE Journal of Solid-State Circ
uits, Vol. 25,No.2, pp.388-395, April 1990) （文献
１）、及びA.Parameswar, 他、"AHigh Speed, Low Powe
r, Swing Restored Pass-Transistor Logic BasedMulti
ply and Accumulate Circuit for MultimediaApplicati
ons"(Proceeding of IEEE 1994 Custom Integrated Cir
cuitsConference, pp.278-281) （文献２）等に開示さ
れている。

【０００４】また、パストランジスタ論理を用いた半導
体集積回路のレイアウト設計をセルベースのレイアウト
設計手法により行なう手法が、K.Yano, 他、"LeanInteg
ration: Achieving a Quantum Leap in Performance an
d Cost of LogicLSIs"(Proceeding of IEEE 1994 Custo
m Integrated Circuits Conference,pp.603-606) （文
献３）、特開平７−１３０８５６号公報（公報１）、Y.
Sasaki, 他、"Pass Transistor Based Gate Array Arch
itecture" (1995Symposium on VLSI Circuits Digest o
f Technical Papers, pp.123-124)（文献４）等に開示
されている。

【０００５】前記文献３及び公報１で提案されている方
法は、３種類のパストランジスタ論理のセルを準備し、
その入力ピンの割り当てを変えることにより、多くの論
理回路中の論理をこれ等のセルに割り当て、このセルを
従来のスタンダードセル自動配置配線ツールで配置配線
を行ない、ブロックレイアウトを得るものである。

【０００６】また、前記文献４で提案されている手法
は、ゲートアレー手法を用いたものであって、従来のゲ
ートアレーでは、ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタの対を敷き詰めていたのに対
し、平均的なパストランジスタ論理とその出力部のアン
プ、及びメモリセルで必要とされるＮチャネルＭＯＳト
ランジスタ数及びＰチャネルＭＯＳトランジスタ数を基
に、ＮチャネルＭＯＳトランジスタ数をＰチャネルＭＯ
Ｓトランジスタ数より多く備えた下地セルを用いてい
る。

【０００７】

【発明が解決しようとする課題】しかしながら、前記文
献１及び文献２に示される従来のパストランジスタ論理
を用いた半導体集積回路では、加算器や乗算器等の特定
の演算器に適用されて、人手による設計（カスタム設
計）によりレイアウトを行なうものであり、ランダム論
理を一般の論理合成等を用いて自動設計するのは困難で
ある。

【０００８】一方、前記文献３、公報１及び文献４に示
されるレイアウト設計手法では、ランダム論理を自動設
計できるものの、これ等の従来のレイアウト設計手法を
用いて全ての回路をパストランジスタ論理で設計する場
合には、次の欠点が生じる。即ち、パストランジスタ論
理は、トランジスタのドレイン- ソース間で信号を伝搬
させるために、トランジスタのしきい値電圧分の電圧降
下が発生し、この関係上、電圧降下した信号を元の電圧
にまで増幅する信号増幅用アンプが必要となる。このア
ンプは少ない数のトランジスタで構成することが望まし
い。一方、ＡＮＤ回路やＯＲ回路等の基本論理を設け
て、論理の自由度を高める場合に、これ等の基本論理の
セルをパストランジスタ論理を用いた回路で作成しよう
とすると、基本論理毎に前記信号増幅用アンプを付加し
て一セルとするため、一セルを構成するトランジスタの
数が増えて面積が拡大し、ＣＭＯＳ論理のセルに対する
面積優位性が無くなる欠点が生じる。逆に、ＡＮＤ回路
やＯＲ回路等を複数組み合わせた複合論理を一セルと
し、一つの信号増幅用アンプに対するパストランジスタ
論理のトランジスタ数を多くし、前記信号増幅用アンプ
のオーバーヘッドを低減しようとする場合には、論理の
自由度が低下し、その結果、予め多くの種類のセルを準
備しなければ、所望の半導体集積回路が得られない欠点
が生じる。

【０００９】本発明は、かかる点に鑑みてなされたもの
であり、その目的は、特定の演算器のみならず、ランダ
ム論理を用いた回路等に対しても、パストランジスタ論
理を用いた回路構成により、速度、面積、消費電力の優
位性を確保し、論理合成や自動レイアウト等と組み合わ
せた自動設計が可能な自動レイアウト設計手法を提供す
ることにある。

【００１０】また、本発明は、パストランジスタ論理の
みを用いて回路を構成すれば、面積、遅延、消費電力の
優位性が出ない回路に対しては、ＣＭＯＳ論理とパスト
ランジスタ論理とを混在させて設計可能な方法を提供す
ることをも目的とする。

【００１１】更に、本発明は、パストランジスタ論理を
用いて構成される回路において、この回路を伝搬する信
号の劣化を小さく抑制することをも目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、請求項１記載の発明の半導体集積回路の設計方法
は、ＣＭＯＳ論理で構成した場合と比較し、面積、遅
延、消費電力の少なくとも一項目以上が小さい構成され
るパストランジスタ論理レイアウトセルを予め記憶する
と共に、パストランジスタ論理で構成した場合と比較
し、面積、遅延、消費電力の少なくとも一項目以上が小
さい構成されるＣＭＯＳ論理レイアウトセルを予め記憶
しておき、半導体集積回路の設計に際し、外部からネッ
トリストを入力し、前記入力したネットリストに基い
て、前記パストランジスタ論理レイアウトセル及び前記
ＣＭＯＳ論理レイアウトセルを混在させて配置配線する
ことを特徴とする。

【００１３】請求項２記載の発明は、前記請求項１記載
の半導体集積回路の設計方法において、予め記憶するパ
ストランジスタ論理レイアウトセルは、ＣＭＯＳ論理で
構成される場合よりも、少ない数のトランジスタで構成
されることを特徴とする。

【００１４】請求項３記載の発明は、前記請求項１記載
の半導体集積回路の設計方法において、予め記憶するパ
ストランジスタ論理レイアウトセルは、ＣＭＯＳ論理で
構成される場合よりも、セル中の全てのトランジスタの
チャネル幅の合計値が小さいことを特徴とする。

【００１５】請求項４記載の発明は、前記請求項１記載
の半導体集積回路の設計方法において、予め記憶するパ
ストランジスタ論理レイアウトセルは、ＣＭＯＳ論理で
構成される場合よりも、セル中の最大の直列に接続され
たトランジスタの段数が小さいことを特徴とする。

【００１６】請求項５記載の発明は、前記請求項１記載
の半導体集積回路の設計方法において、予め記憶するパ
ストランジスタ論理レイアウトセルは、排他的論理和回
路であることを特徴とする。

【００１７】請求項６記載の発明は、前記請求項１記載
の半導体集積回路の設計方法において、予め記憶するパ
ストランジスタ論理レイアウトセルは、半加算器である
ことを特徴とする。

【００１８】請求項７記載の発明は、前記請求項１記載
の半導体集積回路の設計方法において、予め記憶するパ
ストランジスタ論理レイアウトセルは、全加算器である
ことを特徴とする。

【００１９】請求項８記載の発明は、前記請求項１記載
の半導体集積回路の設計方法において、予め記憶するパ
ストランジスタ論理レイアウトセルは、セレクターであ
ることを特徴とする。

【００２０】請求項９記載の発明は、前記請求項１記載
の半導体集積回路の設計方法において、予め記憶するパ
ストランジスタ論理レイアウトセル及びＣＭＯＳ論理レ
イアウトセルは、各々、電源端子及び接地端子を有し、
前記パストランジスタ論理レイアウトセルの電源端子と
接地端子との間隔を、前記ＣＭＯＳ論理レイアウトセル
の電源端子と接地端子との間隔に等しく設定しておくこ
とを特徴とする。

【００２１】請求項１０記載の発明は、前記請求項９記
載の半導体集積回路の設計方法において、配置配線を行
う際に、パストランジスタ論理レイアウトセルとＣＭＯ
Ｓ論理レイアウトセルとを同一行中に混在させて配置す
ることを特徴とする。

【００２２】請求項１１記載の発明の半導体集積回路
は、パストランジスタ論理を用いて構成された回路と、
ＣＭＯＳ論理を用いて構成された回路とが混在する半導
体集積回路であって、前記パストランジスタ論理を用い
て構成された回路は、ＣＭＯＳ論理で構成される場合よ
りも少ない数のトランジスタで構成され、前記ＣＭＯＳ
論理を用いて構成された回路は、パストランジスタ論理
で構成される場合よりも少ない数のトランジスタで構成
されることを特徴とする。

【００２３】請求項１２記載の発明は、前記請求項１１
記載の半導体集積回路において、予め記憶するパストラ
ンジスタ論理レイアウトセルは、ＣＭＯＳ論理で構成さ
れる場合よりも、少ない数のトランジスタで構成される
ことを特徴とする。

【００２４】請求項１３記載の発明は、前記請求項１１
記載の半導体集積回路において、予め記憶するパストラ
ンジスタ論理レイアウトセルは、ＣＭＯＳ論理で構成さ
れる場合よりも、セル中の全てのトランジスタのチャネ
ル幅の合計値が小さいことを特徴とする。

【００２５】請求項１４記載の発明は、前記請求項１１
記載の半導体集積回路において、予め記憶するパストラ
ンジスタ論理レイアウトセルは、ＣＭＯＳ論理で構成さ
れる場合よりも、セル中の最大の直列に接続されたトラ
ンジスタの段数が小さいことを特徴とする。

【００２６】請求項１５記載の発明は、前記請求項１１
記載の半導体集積回路において、予め記憶するパストラ
ンジスタ論理レイアウトセルは、排他的論理和回路であ
ることを特徴とする。

【００２７】請求項１６記載の発明は、前記請求項１１
記載の半導体集積回路において、予め記憶するパストラ
ンジスタ論理レイアウトセルは、半加算器であることを
特徴とする。

【００２８】請求項１７記載の発明は、前記請求項１１
記載の半導体集積回路において、予め記憶するパストラ
ンジスタ論理レイアウトセルは、全加算器であることを
特徴とする。

【００２９】請求項１８記載の発明は、前記請求項１１
記載の半導体集積回路において、予め記憶するパストラ
ンジスタ論理レイアウトセルは、セレクターであること
を特徴とする。

【００３０】請求項１９記載の発明は、前記請求項１１
記載の半導体集積回路において、パストランジスタ論理
を用いて構成された回路は、この回路を構成するトラン
ジスタを挟んで相互に並行に伸びる電源線及び接地線を
有すると共に、ＣＭＯＳ論理を用いて構成された回路
は、この回路を構成するトランジスタを挟んで相互に並
行に伸びる電源線及び接地線を有し、前記パストランジ
スタ論理を用いて構成された回路の電源線と接地線との
間隔は、前記ＣＭＯＳ論理を用いて構成された回路の電
源線と接地線との間隔に等しく設定されていることを特
徴とする。

【００３１】請求項２０記載の発明は、前記請求項１９
記載の半導体集積回路において、パストランジスタ論理
を用いて構成された回路とＣＭＯＳ論理を用いて構成さ
れた回路とは同一行中に混在して配置されて、１行のレ
イアウトが実現されることを特徴とする。

【００３２】請求項２１記載の発明は、前記請求項２０
記載の半導体集積回路において、１行のレイアウトが、
更に、電源線及び接地線の伸びる方向と直交する方向に
複数行配置されることを特徴とする。

【００３３】請求項２２記載の発明の半導体集積回路の
設計方法は、予め、ソース同士が接続された２個のトラ
ンジスタから成るトランジスタ対を２個備えた基本パス
トランジスタ論理レイアウトセルと、１個以上のトラン
ジスタを含むＣＭＯＳ論理レイアウトセルとを準備して
おき、前記基本パストランジスタ論理レイアウトセルを
２個以上隣接して配置配線して、複合パストランジスタ
論理レイアウトセルを作成し、その後、前記複合パスト
ランジスタ論理レイアウトセルと前記ＣＭＯＳ論理レイ
アウトセルとを混在させて配置配線して、所望のブロッ
クレイアウトを作成することを特徴とする。

【００３４】請求項２３記載の発明は、前記請求項２２
記載の半導体集積回路の設計方法において、予め、必要
となる配線パターンを含む配線パターンレイアウトセル
を準備しておき、複合パストランジスタ論理レイアウト
セルを作成する際、基本パストランジスタ論理レイアウ
トセルを２個以上隣接して配置し、その後、前記隣接配
置した複数個の基本パストランジスタ論理レイアウトセ
ルの上に前記配線パターンレイアウトセルを配置して、
配線することを特徴とする。

【００３５】請求項２４記載の発明の半導体集積回路の
設計方法は、ソース同士が接続された２個のトランジス
タより成るトランジスタ対で表現されるパストランジス
タ論理を用いて構成される回路を含む半導体集積回路の
設計方法であって、前記パストランジスタ論理を用いて
構成される回路のトランジスタレベルのネットリストを
入力し、前記入力したネットリストにおいて、前記パス
トランジスタ論理の各トランジスタ対を頂点として、そ
の頂点間の配線を枝に対応させたグラフを作成し、その
後、前記グラフの頂点のインオーダ順に、前記パストラ
ンジスタ論理の各トランジスタ対を含むレイアウトセル
を１次元方向に並べることを特徴とする。

【００３６】請求項２５記載の発明の半導体集積回路
は、ソース同士が接続された２個のトランジスタより成
るトランジスタ対で表現されるパストランジスタ論理を
用いて構成される回路を含む半導体集積回路であって、
前記パストランジスタ論理を用いて構成される回路のト
ランジスタレベルのネットリストにおいて、前記パスト
ランジスタ論理の各トランジスタ対を頂点として、その
頂点間の配線を枝に対応させたグラフを作成した場合
に、そのグラフの頂点のインオーダ順に、前記パストラ
ンジスタ論理の各トランジスタ対を含むレイアウトセル
が１次元方向に並んでいることを特徴とする。

【００３７】請求項２６記載の発明の半導体集積回路の
設計方法は、ソース同士が接続された２個のトランジス
タより成るトランジスタ対で表現されるパストランジス
タ論理を用いて構成されると共に排他的論理和及びこの
排他的論理和以外の他の論理を含む回路を備えた半導体
集積回路であって、前記パストランジスタ論理のレイア
ウトセルが複数個１次元方向に配置される半導体集積回
路の設計方法において、前記パストランジスタ論理のレ
イアウトセルとして、そのレイアウトセルの中央部に前
記トランジスタ対を構成する２個のトランジスタの共通
ソースを配置し、その中央部の左右両側に前記各トラン
ジスタのゲートを、その更に左右両側に前記各トランジ
スタのドレインを配置したレイアウトセルを準備し、前
記パストランジスタ論理を用いて構成される回路のトラ
ンジスタレベルのネットリストを前記レイアウトセルに
割り当てる際、その回路の排他的論理和に対するレイア
ウトセルでは、ゲート及びソースに入力を、ドレインに
出力を各々割り当て、一方、前記排他的論理和以外の論
理に対するレイアウトセルでは、ゲート及びドレインに
入力を、ソースに出力を各々割り当て、更に、前記排他
的論理和からこの排他的論理和以外の他の論理へ信号が
入力される部分に対しては、前記排他的論理和に対する
レイアウトセルと、この排他的論理和以外の他の論理に
対するレイアウトセルとのドレイン同士を重ねて配置す
ることを特徴とする。

【００３８】請求項２７記載の発明の半導体集積回路
は、パストランジスタ論理を用いて構成される回路及び
ＣＭＯＳ論理を用いて構成される回路を含んだ半導体集
積回路であって、前記パストランジスタ論理を用いて構
成される回路は、前記ＣＭＯＳ論理を用いて構成される
回路を形成するトランジスタのしきい値電圧よりも低い
しきい値電圧のトランジスタを使用して形成されること
を特徴とする。

【００３９】請求項２８記載の発明は、前記請求項２７
記載の半導体集積回路において、パストランジスタ論理
を用いて構成される回路には、前記パストランジスタ論
理を用いて構成される回路を形成するトランジスタのう
ち、外部から入力される信号がドレインに入力されるト
ランジスタの基板の電位を、このトランジスタのドレイ
ンに入力される前記信号の値に応じて変更するように制
御する基板バイアス制御回路が付加されることを特徴と
する。

【００４０】請求項２９記載の発明の半導体集積回路
は、パストランジスタ論理を用いて構成される回路及び
ＣＭＯＳ論理を用いて構成される回路を含んだ半導体集
積回路であって、前記パストランジスタ論理を用いて構
成される回路の出力部には、この出力部の出力信号を増
幅する信号増幅用インバータが付加され、前記信号増幅
用インバータは、前記パストランジスタ論理を用いて構
成される回路を形成するトランジスタの極性と同極性の
トランジスタ、及び逆極性のトランジスタを備え、前記
同極性のトランジスタは、前記パストランジスタ論理を
用いて構成される回路を形成するトランジスタのしきい
値電圧よりも低いしきい値電圧のトランジスタで構成さ
れ、前記逆極性のトランジスタは、前記パストランジス
タ論理を用いて構成される回路を形成するトランジスタ
のしきい値電圧よりも高いしきい値電圧のトランジスタ
で構成されることを特徴とする。

【００４１】請求項３０記載の発明は、前記請求項２９
記載の半導体集積回路において、信号増幅用インバータ
には、低しきい値電圧のトランジスタの基板の電位を、
パストランジスタ論理を用いて構成される回路の出力信
号の値に応じて変更するように制御する基板バイアス制
御回路が付加されることを特徴とする。

【００４２】請求項３１記載の発明は、前記請求項１、
２、３、４、５、６、７、８、１１、１２、１３、１
４、１５、１６、１７、１８、２２、２３、２４、２
５、２６、２７又は２９記載の半導体集積回路の設計方
法又は半導体集積回路において、パストランジスタ論理
を用いて構成される回路は、Ｎチャネル型ＭＯＳトラン
ジスタにより構成されることを特徴とする。

【００４３】以上の構成により、請求項１ないし請求項
２１記載の発明では、与えられたネットリスト中のＣＭ
ＯＳ論理に適したインバータ、ＮＡＮＤ、ＮＯＲ等の基
本論理はＣＭＯＳ論理レイアウトセルに割り当てられ、
ＣＭＯＳ論理で実現するよりもパストランジスタ論理で
実現した方が面積や速度に関して優位性が高い複合ゲー
トや演算器等はパストランジスタ論理レイアウトセルに
割り当てる。従って、ＣＭＯＳ論理とパストランジスタ
論理との各々の優位性を利用したレイアウトの半導体集
積回路を得ることができる。

【００４４】特に、請求項９、請求項１０、請求項１
９、請求項２０及び請求項２１記載の発明では、パスト
ランジスタ論理レイアウトセルとＣＭＯＳ論理レイアウ
トセルとを同一の行の中に混在させて配置し、配線を行
なう場合に、パストランジスタ論理レイアウトセルとＣ
ＭＯＳ論理レイアウトセルとの双方で、電源端子と接地
端子との距離間隔が等しいので、これ等のレイアウトセ
ルを混在させ、隣接させて、スタンダードセル手法によ
り同一ブロックレイアウト中に配置配線を行なうことが
できる。

【００４５】また、請求項２２及び請求項２３記載の発
明では次の作用を奏する。即ち、パストランジスタ論理
は、入力信号の正論理がゲートに与えられるトランジス
タと、負論理がゲートに与えられるトランジスタとを持
ち、この２個のトランジスタのソースが接続されたトラ
ンジスタ対で表現できる。このトランジスタ対を頂点と
し、各頂点間のトランジスタの接続を枝に割り当てる
と、前記トランジスタ対は出力を根とする二分木で表現
できる。更に、出力も正論理と負論理とが必要である関
係上、２個のトランジスタ対を必要とする。これ等の２
個のトランジスタ対を構成する４個のトランジスタが基
本パストランジスタ論理レイアウトセルに形成される。
従って、この基本パストランジスタ論理レイアウトセル
を２個以上隣接して配置し、且つこれ等に配線して、複
合パストランジスタ論理レイアウトセルを構成すれば、
任意の論理に対してパストランジスタ論理のレイアウト
を作成できる。一方、ＣＭＯＳ論理に適したセル、又は
パストランジスタ論理で構成される回路の信号増幅用ア
ンプがＣＭＯＳ論理レイアウトセルで準備され、このＣ
ＭＯＳ論理レイアウトセルと、前記複合パストランジス
タ論理レイアウトセルとを混在させて、セルベースの自
動配置配線を行えば、所望のブロックレイアウトが作成
される。よって、最適なブロックレイアウトが実現され
る。

【００４６】特に、請求項２３記載の発明では、基本パ
ストランジスタ論理レイアウトセルから複合パストラン
ジスタ論理レイアウトセルを作成する際に、隣接して並
べた複数個の基本パストランジスタ論理レイアウトセル
の上に配線パターンレイアウトセルを重ねて配置すれ
ば、配線を完了した複合パストランジスタ論理レイアウ
トセルが作成できるので、高速な配線処理が可能であ
る。また、従来の配線アルゴリズムで生成することが困
難な複雑な形状の配線を付加することもできる。

【００４７】また、請求項２４及び請求項２５記載の発
明では、作成したグラフにおいて、枝はレイアウトセル
間の配線を表し、このグラフ中の頂点を１次元方向に並
べた場合に頂点を横切る枝は、レイアウトセルを１次元
に並べた場合に必要となる配線トラック数を表わす。従
って、頂点をインオーダ順に並べれば、頂点を横切る枝
が最小化され、必要となる配線トラック数が最小化され
て、より一層に高密度なレイアウトの半導体集積回路が
得られる。

【００４８】更に、請求項２６記載の発明では、排他的
論理和回路に対するレイアウトセルと、この排他的論理
和回路の出力を受ける他の論理に対するレイアウトセル
との間で、前者の信号出力部となるトランジスタのドレ
インと、後者の信号入力部となるトランジスタのドレイ
ンとが、重ねて配置されて配線が行われるので、その重
なった分、面積を縮小できる。

【００４９】加えて、請求項２７及び請求項２８記載の
発明では、パストランジスタ論理の回路において、トラ
ンジスタのドレインに入力された信号は、そのトランジ
スタのドレイン- ソース間を通過して、出力部へ伝搬さ
れる。ここで、ドレイン- ソース間で信号が伝搬する場
合、例えばＮチャネルＭＯＳトランジスタでＨｉ電位を
伝搬する場合には、ゲート電圧よりしきい値電圧分だけ
低い電圧までしかＨｉ電位が上がらず、一方、Ｐチャネ
ルＭＯＳトランジスタでＬｏ電位を伝搬する場合には、
ゲート電圧よりしきい値電圧分だけ高い電圧までしかＬ
ｏ電位が下がらない。しかし、前記信号が伝搬するトラ
ンジスタとして、低しきい値電圧のトランジスタを用い
ているので、この影響を小さく抑えることができる。よ
って、より多くの段数のパストランジスタ論理の回路を
実現できると共に、必要となる信号増幅用アンプの数を
少なくでき、より一層に高速で且つ省面積化を図ったパ
ストランジスタ論理の回路を実現することができる。

【００５０】特に、請求項２８記載の発明では次の通り
作用する。即ち、請求項２７記載の発明では、低しきい
値電圧のトランジスタの採用に伴い、このトランジスタ
のドレイン- ソース間のリーク電流が発生する。ここ
で、低しきい値電圧が必要な時期は、ＮチャネルＭＯＳ
トランジスタの場合にはＨｉ電位を伝搬する時、Ｐチャ
ネルＭＯＳトランジスタの場合にはＬｏ電位を伝搬する
時であるので、本発明では、これ等の時期にしきい値電
圧を低く、これら以外の時にしきい値電圧を高く制御す
る。即ち、基板バイアス制御回路は、ＮチャネルＭＯＳ
トランジスタのしきい値電圧を制御する場合には、その
ドレインへの入力信号がＬｏ電位の時にはしきい値電圧
が高くなるように、Ｈｉ電位の時にはしきい値電圧が低
くなるように各々基板バイアスを制御する一方、Ｐチャ
ネルＭＯＳトランジスタのしきい値電圧を制御する場合
には、そのドレインへの入力信号がＨｉ電位の時にはし
きい値電圧が高くなるように、Ｌｏ電位の時にはしきい
値電圧が低くなるように各々基板バイアスを制御する。
従って、リーク電流を抑えつつ、伝搬する信号の電位の
劣化を抑制できる低消費電力な半導体集積回路を実現で
きる。

【００５１】また、請求項２９及び請求項３０記載の発
明では次の通り作用する。即ち、既述の通り、パストラ
ンジスタ論理を用いた回路を伝搬した信号は、その出力
部に配置された信号増幅用インバータにより増幅され
る。ここで、パストランジスタ論理の回路がＮチャネル
型ＭＯＳトランジスタの場合には、そのしきい値電圧の
影響によりＨｉ電位が劣化し、Ｐチャネル型ＭＯＳトラ
ンジスタの場合にはＬｏ電位が劣化している。前記Ｈｉ
電位が劣化した信号は、信号増幅用インバータ中のＮチ
ャネル型トランジスタのゲート入力に与えられて、増幅
される一方、前記Ｌｏ電位が劣化した信号は、信号増幅
用インバータ中のＰチャネル型トランジスタのゲート入
力に与えられて、増幅される。しかし、通常のしきい値
電圧のトランジスタにより信号増幅を行なう場合には、
信号が劣化しているため、トランジスタの動作速度が遅
くなる。これに対し、本発明では、パストランジスタ論
理の回路においてＮチャネル型トランジスタの出力の増
幅には、低しきい値電圧の同極性のＮチャネル型トラン
ジスタを使用し、Ｐチャネル型トランジスタの出力の増
幅には、低しきい値電圧の同極性のＰチャネル型トラン
ジスタを使用するので、劣化した信号でも、より一層高
速に動作する。

【００５２】特に、請求項３０記載の発明では、前記請
求項２８記載の発明と同様に作用する。即ち、パストラ
ンジスタ論理の回路の出力信号が劣化するのは、その回
路がＮチャネル型トランジスタで構成される場合のＨｉ
電位の出力の時、その回路がＰチャネル型トランジスタ
で構成される場合のＬｏ電位の出力の時である。従っ
て、その時にだけしきい値電圧を低くするように基板バ
イアスを制御して、信号増幅の高速動作を確保し、それ
以外の時にはしきい値電圧を高くように基板バイアスを
制御して、リーク電流を抑える。従って、信号増幅動作
が高速で且つ低消費電力な回路を実現できる。

【００５３】

【発明の実施の形態】以下、本発明の実施の形態の半導
体集積回路の設計方法、及びこの設計方法を用いて作成
される半導体集積回路について、図面を参照しながら説
明する。

【００５４】（第１の実施の形態）第１の実施の形態で
は、請求項１〜請求項１８、請求項２１及び請求項３１
記載の発明に関して説明する。

【００５５】図１は本発明の請求項１に係る発明のシス
テムフロー図を示す。同図において、１０１は与えられ
たネットリスト、１０２はパストランジスタ論理を用い
た回路を構成するためのパストランジスタ論理レイアウ
トセルライブラリ、１０３はＣＭＯＳ論理を用いた回路
を構成するためのＣＭＯＳ論理レイアウトセルライブラ
リ、１０４は生成されるブロックレイアウト、１１０は
前記与えられたネットリスト１０１から前記２つのレイ
アウトセルライブラリ１０２及び１０３を用いてブロッ
クレイアウト１０４を生成する自動配置配線処理であ
る。

【００５６】図２は、前記２個のセルライブラリ１０２
及び１０３に格納されるレイアウトセルライブラリの一
具体例を示す。２０１はインバータ、２０２は２入力Ｎ
ＡＮＤゲートである。２０４、２０５は各々前記インバ
ータ２０１及び２入力ＮＡＮＤゲート２０２をＣＭＯＳ
論理を用いて実現したトランジスタレベルの回路であ
る。２０７、２０８は各々前記回路２０５、２０５のＣ
ＭＯＳ論理レイアウトセルである。これ等は、前記ＣＭ
ＯＳ論理レイアウトセルライブラリ１０３に格納され
る。これ等以外にも、パストランジスタ論理で実現する
よりもＣＭＯＳ論理で実現した方が面積、遅延、消費電
力の少なくとも一項目以上が小さく構成される論理ゲー
トはＣＭＯＳ論理で実現され、そのＣＭＯＳ論理レイア
ウトセルが前記ＣＭＯＳ論理レイアウトセルライブラリ
１０３に格納される。

【００５７】一方、２０３は半加算器、２０６は前記半
加算器２０３をパストランジスタ論理を用いて実現した
トランジスタレベルの回路、２０９は前記回路２０６を
パストランジスタ論理を用いて構成したパストランジス
タ論理レイアウトセルである。このレイアウトセル２０
９は、パストランジスタ論理レイアウトセルライブラリ
１０２に格納される。このレイアウトセル２０９以外に
も、ＣＭＯＳ論理で実現するよりもパストランジスタ論
理で実現した方が面積、遅延、消費電力の少なくとも一
項目以上が小さく構成される論理ゲートはパストランジ
スタ論理で実現され、そのパストランジスタ論理レイア
ウトセルが前記パストランジスタ論理レイアウトセルラ
イブラリ１０２に格納される。

【００５８】例えば図２７に前記パストランジスタ論理
レイアウトセルライブラリ１０２に格納されるセルの例
を示す。２７０１は排他的論理和回路をパストランジス
タ論理で実現したトランジスタレベルの回路、２７０２
はセレクターをパストランジスタ論理で実現したトラン
ジスタレベルの回路、２７０３は半加算器をパストラン
ジスタ論理で実現したトランジスタレベルの回路、２７
０４は全加算器をパストランジスタ論理で実現したトラ
ンジスタレベルの回路である。前記パストランジスタ論
理レイアウトセルライブラリ１０２には各々の回路に対
応したレイアウトセルが格納される。

【００５９】一方、図２８は、図２７で示された各回路
をインバータゲート、ＡＮＤゲート、ＮＡＮＤゲート、
ＯＲゲート、ＮＯＲゲート及びこれ等の複合ゲートによ
って実現された回路図を示す。２８０１は排他的論理和
回路、２８０２はセレクター、２８０３は半加算器、２
８０４は全加算器である。これ等をＣＭＯＳ論理のトラ
ンジスタレベルの回路に書き直したものが、図２９であ
る。２９０１は排他的論理和回路２８０１のトランジス
タレベルの回路、２９０２はセレクター２８０２のトラ
ンジスタレベルの回路、２９０３は半加算器２８０３の
トランジスタレベルの回路、２９０４は全加算器２８０
４のトランジスタレベルの回路である。各々ＣＭＯＳ論
理で実現すると、排他的論理和回路は１０個、セレクタ
ーは１４個、半加算器は１４個、全加算器は３０個のト
ランジスタから構成できる。この数字は、図２７に示し
たパストランジスタ論理による回路よりもトランジスタ
数が多いことが判る。また、トランジスタの大きさが全
て同一であるとすると、トランジスタのチャネル幅の合
計値も小さくなる。また、排他的論理和回路で比べる
と、パストランジスタ論理による入力から出力までの回
路の最大の直列に接続されたトランジスタの段数は１段
であるのに対し、ＣＭＯＳ論理で実現すると２段とな
り、入力から出力までの遅延が小さくなることが判る。

【００６０】前記各レイアウトセル２０７、２０８、２
０９において、２１０、２１１は、各々、ＣＭＯＳ論理
レイアウトセル２０７、２０８の電源端子（電源線）、
接地端子（接地線）、２１２、２１３も同様に各々、パ
ストランジスタ論理レイアウトセル２０９の電源端子
（電源線）、接地端子（接地線）である。前記ＣＭＯＳ
論理レイアウトセル２０７、２０８の電源端子２１０と
接地端子２１１との距離間隔と、パストランジスタ論理
レイアウトセル２０９の電源端子２１２と接地端子２１
３との距離間隔とは等しく設定される。これにより、Ｃ
ＭＯＳ論理レイアウトセルライブラリ１０３中のレイア
ウトセルと、パストランジスタ論理レイアウトセルライ
ブラリ１０２中のレイアウトセルとを混在させて同じ行
中に配置して、スタンダードセル方式でレイアウトを行
なうことが可能となる。

【００６１】図３は、本実施の形態の設計方法により作
成される半導体集積回路のレイアウトの一例を示す。ネ
ットリスト１０１に従って、パストランジスタ論理レイ
アウトセルライブラリ１０２中のパストランジスタ論理
レイアウトセルと、ＣＭＯＳ論理レイアウトセルライブ
ラリ１０３中のＣＭＯＳ論理レイアウトセルとを用い
て、自動配置配線処理１１０により、スタンダードセル
方式により作成したブロックレイアウトである。

【００６２】同図において、３０１はＣＭＯＳ論理レイ
アウトセル、３０２はパストランジスタ論理レイアウト
セル、３０３はこれ等のレイアウトセルを同一行中に混
在させて実現された行のレイアウトである。これ等の行
のレイアウト３０３が複数行配置されて、与えられたネ
ットリスト１０１に従って配線され、ブロックレイアウ
トが作成される。

【００６３】ここで、共通の電源線と接地線が各行中に
備えられ、その電源線を接地線の間に、ゲート単位で、
ＣＭＯＳ論理で構成すれば面積、遅延、消費電力の少な
くとも一項目以上が小さく構成される論理ゲートはＣＭ
ＯＳ論理で構成した回路に、また、パストランジスタ論
理で構成すれば面積、遅延、消費電力の少なくとも一項
目以上が小さく構成される論理ゲートはパストランジス
タ論理で構成した回路に、面積優先、速度優先等の目的
に応じて使い分け、混在させて配置し、レイアウトを作
成できるので、要求された面積、速度及び消費電力に従
って、高い設計自由度でＣＭＯＳ論理とパストランジス
タ論理とを選択し、自動配置配線を用いて、所望のブロ
ックレイアウトを作成することが可能である。

【００６４】（第２の実施の形態）第２の実施の形態で
は、請求項２２、請求項２３及び請求項２６に係る発明
に関して図面を参照しながら説明をする。

【００６５】本実施の形態では、Ｎチャネル型ＭＯＳト
ランジスタ４個からなる基本パストランジスタ論理レイ
アウトセルを複数個使用し、これ等に配置配線を行なっ
て複合パストランジスタ論理レイアウトセルを作成する
と共に、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネ
ル型ＭＯＳトランジスタからなるＣＭＯＳ論理レイアウ
トセルを準備し、次いで、前記複合パストランジスタ論
理レイアウトセルとＣＭＯＳ論理レイアウトセルとを用
いて、与えられた論理回路のレイアウトを作成する方法
を提供する。

【００６６】図４は、入力となる論理回路の一例を示
す。同図において、４０１はクロック入力端子、４０２
は信号入力端子、４０３は信号出力端子、４０４はフリ
ップフロップセル、４０５は全加算器セル、４０６は４
入力のオア- アンド- インバータ論理ゲートセルであ
る。

【００６７】前記フリップフロップセル４０４及び論理
ゲートセル４０６をＣＭＯＳ論理レイアウトセルを用い
て実現し、全加算器セル４０５をＮチャネル型ＭＯＳト
ランジスタからなるパストランジスタ論理レイアウトセ
ルを用いて実現する。全加算器セル４０５をパストラン
ジスタ論理で実現した回路図を図５に、論理ゲートセル
４０６をＣＭＯＳ論理で実現した回路図を図９に各々示
す。

【００６８】図５は全加算器セル４０５をＮチャネル型
ＭＯＳトランジスタからなるパストランジスタ論理で実
現した回路図を示す。同図において、５０１は全加算器
における和の演算回路、５０２は全加算器における桁上
げの演算回路である。５０３はＮチャネル型ＭＯＳトラ
ンジスタ、５０４は電源入力部、５０５は接地入力部で
ある。この図５から判るように、Ｎチャネル型ＭＯＳト
ランジスタからなるパストランジスタで全加算器４０５
の論理を作成する場合には、２０個のＮチャネル型ＭＯ
ＳトランジスタＴｒ１〜Ｔｒ２０で実現可能である。し
かし、同じ論理をＣＭＯＳ論理で実現すると、図示しな
いが、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型
ＭＯＳトランジスタとを合わせて、合計４０個のＭＯＳ
トランジスタが必要となる。

【００６９】前記図５に示される回路図に対応するレイ
アウトセルの一例を、その作成方法と共に、図６ないし
図１３を用いて説明する。

【００７０】図６は、請求項２２に記載したソース同士
が接続された２個のＮチャネル型ＭＯＳトランジスタ対
２個から成る４個のＮチャネル型ＭＯＳトランジスタよ
り構成される基本パストランジスタ論理レイアウトセル
６００の一例である。図６において６０１はセルの外
枠、６０２はゲート、６０３はドレイン、６０４は２個
のＮチャネル型ＭＯＳトランジスタで共用するソースで
ある。

【００７１】前記図６に示した基本パストランジスタ論
理レイアウトセル６００を用いて全加算器における桁上
げの演算回路５０２を作成したレイアウトセル（複合パ
ストランジスタ論理レイアウトセル）を図８に示す。ま
た、前記基本パストランジスタ論理レイアウトセル６０
０を用いて全加算器における和の演算回路５０１を作成
したレイアウトセル（複合パストランジスタ論理レイア
ウトセル）を図１０に示す。請求項２３に記載の発明は
図７及び図８を用いて説明し、請求項２６に記載の発明
は図９ないし図１３を用いて説明する。

【００７２】前記図８に示した全加算器における桁上げ
の演算回路５０２に対応するレイアウトセルの作成方法
を説明する。先ず、図６の基本パストランジスタ論理レ
イアウトセル６００を３個横方向に並べ、その後、その
上に、図７に示す予め準備された配線パターンレイアウ
トセル７００を重ねて組合せることにより、図８に示し
た桁上げの演算回路５０２（複合パストランジスタ論理
レイアウトセル）を完成させる。

【００７３】前記図７の配線パターンレイアウトセル７
００において、７０１はセル外枠、７０２はゲート入力
端子、７０３はドレイン入力端子、７０４はソース出力
端子、７０５は第１の配線層、７０６は電源配線層、７
０７は接地配線層、７０８は拡散層から第１の配線層へ
のコンタクト層、７０９は第２の配線層、７１０は第１
の配線層から第２の配線層へのコンタクト層である。

【００７４】図１０は、全加算器における和の演算回路
５０１に対応するレイアウトセル（複合パストランジス
タ論理レイアウトセル）であって、前記図６の基本パス
トランジスタ論理レイアウトセルを２個横に並べて作成
される。この場合、図６の基本パストランジスタ論理レ
イアウトセルでは、図９に示すように、共通ソース６０
４を出力Ｘ、出力Ｙ、出力Ｓ、出力／Ｓに設定し、ドレ
イン６０３を入力ｃ、入力／ｃ、入力Ｘ、入力Ｙに設定
される。

【００７５】図１３は、全加算器における和の演算回路
５０１に対応するレイアウトセル（複合パストランジス
タ論理レイアウトセル）であるが、前記図１０に示しレ
イアウトセルとは異なる配置の他のレイアウトセルを示
す。

【００７６】図１３のレイアウトセルは次のように作成
する。即ち、前記図５に示した全加算器における和の演
算回路５０１の配線を図１１に示すように変換し、この
配線に基いて、図１２（ａ）に示すように図中右側に配
置した基本パストランジスタ論理レイアウトセル（排他
的論理和）６１０に対しては、前記図９と同様に共通ソ
ース６０４を出力Ｓ、／Ｓに設定し、ドレイン６０３を
入力Ｉ、II、III 、IVに設定し、一方、図中左側に配置
した基本パストランジスタ論理レイアウトセル（排他的
論理和以外の他の論理）６１１に対しては、逆に、共通
ソース６０４を入力ｃ、／ｃに設定し、ドレイン６０３
を出力Ｉ、II、III 、IVに設定する。この設定の方法で
は、左側に位置する基本パストランジスタ論理レイアウ
トセルの出力Ｉ、IIと、この出力Ｉ、IIを入力する右側
に位置する基本パストランジスタ論理レイアウトセルの
入力Ｉ、IIとが隣り合うので、左側のレイアウトセルの
ドレイン部と右側のレイアウトセルのドレイン部とを同
図（ｂ）に示すように共用し、この両レイアウトセルに
対して配線を行う。従って、ドレイン部を共用する分、
レイアウトセルの面積の縮小化が可能である。

【００７７】図１４は、図４の４入力のオア- アンド-
インバータ論理ゲートセル４０６をＣＭＯＳ論理で記載
したトランジスタレベルの回路図を示す。同図におい
て、９０１は入力端子、９０２は出力端子、９０３はＰ
チャネル型ＭＯＳトランジスタ、９０４はＮチャネル型
ＭＯＳトランジスタである。この図から判るように、オ
ア- アンド- インバータ論理ゲート４０６をＣＭＯＳ論
理で実現すると、８個のＭＯＳトランジスタで実現でき
る。しかし、同じ論理をＮチャネル型ＭＯＳトランジス
タからなるパストランジスタ論理で実現すると、前記Ｃ
ＭＯＳ論理で実現する場合に比して多数の（２８個）の
トランジスタが必要となる。

【００７８】図１５は、図４の論理回路を、複合パスト
ランジスタ論理レイアウトセルとＣＭＯＳ論理レイアウ
トセルとを用いて実現したレイアウトの一例を示す。

【００７９】同図において、１００１はブロック外枠、
１００２は外部端子、１００３はフリップフロップ４０
４に対応するレイアウトセル、１００４は全加算器４０
５に対応するレイアウトセル、１００５は論理ゲート４
０６に対応するレイアウトセル、１００６は端子間を結
ぶ配線、１００７はクロック信号入力端子、１００８は
電源端子、１００９は接地端子である。フリップフロッ
プレイアウトセル１００３及び論理ゲート４０６に対応
するレイアウトセル１００５はＣＭＯＳ論理レイアウト
セルで作成され、全加算器１００４はＮチャネル型ＭＯ
Ｓトランジスタを用いたパストランジスタ論理レイアウ
トセルで作成されている。

【００８０】以上のように、本実施の形態によれば、各
論理部分をＣＭＯＳ論理レイアウトセル及びパストラン
ジスタ論理レイアウトセルの何れか最適な方を使って実
現し、それ等を組み合わせて使用することにより、より
一層コンパクトなレイアウトを作成することが可能とな
る。また、Ｎチャネル型ＭＯＳトランジスタから成る基
本パストランジスタ論理レイアウトセルに配線パターン
レイアウトセルを重ねて、複合パストランジスタ論理レ
イアウトセルを作成することが可能となる。

【００８１】更に、基本パストランジスタ論理レイアウ
トセルにおいて、出力部を外側に配置して配線を行なう
ことにより、拡散層の共有ができ、より小さな面積のレ
イアウトセルを作成することが可能となる。

【００８２】（第３の実施の形態）第３の実施の形態で
は、図１６のシステムフロー図に従って請求項２４及び
請求項２５に係る発明に関して図面を参照しながら説明
をする。

【００８３】図１６は、Ｎチャネル型ＭＯＳトランジス
タから成る単位パストランジスタ論理レイアウトセルを
用いて所定の論理を実現した完成レイアウトセルを自動
生成する方法の流れを示すシステムフロー図である。

【００８４】同図において、１１０１は入力されるトラ
ンジスタレベルのネットリスト、１１０２は入力された
ネットリストをグラフに変換する処理、１１０３はグラ
フの頂点をインオーダ順に並べる処理、１１０４は頂点
をレイアウトセルに置き換える処理、１１０５は配線を
トラックに割り当てる処理、１１０６は配線を行なう処
理、１１０７は生成されるレイアウトデータである。

【００８５】本実施の形態に係るレイアウトセルの自動
生成方法の詳細な処理の説明を図１６のフローに従っ
て、図１７、図１８及び図１９の例を用いて行なう。

【００８６】図１７は、入力となるＮチャネル型ＭＯＳ
トランジスタからなるパストランジスタ論理の回路図の
一例である。同図において、１２０１はＮチャネル型Ｍ
ＯＳトランジスタ、１２０２は単位レイアウトセルを構
成し且つソース同士が接続された２個のＮチャネルＭＯ
Ｓトランジスタより成るトランジスタ対、１２０３は入
力端子、１２０４は出力端子である。以下、このデータ
を入力例として処理の説明を行なう。

【００８７】処理１１０２では、入力されたネットリス
トの各Ｎチャネル型ＭＯＳトランジスタ対１２０２を１
つの頂点に、それ等の頂点の間の接続関係を枝に対応さ
せて、グラフを作成する。

【００８８】図１８は前記図１７のネットリストに対応
するグラフである。同図において、１３０１は前記ソー
ス同士が接続された２個のＮチャネル型ＭＯＳトランジ
スタより成るトランジスタ対１２０２に対応する頂点、
１３０２は各トランジスタ対１２０２間の接続関係を表
す枝、１３０３は頂点をインオーダ順に並べる時の頂点
の検索順である。この検索順にインオーダで頂点を並べ
ると、頂点はｄ、ｂ、ｅ、ａ、ｆ、ｃ、ｇの順に並ぶ。
この順番は各頂点の子孫が常に左右に分かれることが特
徴となっていて、従って、頂点に対応する各トランジス
タ対の２つのドレイン端子への入力が同じトラックで配
線できることになる。尚、図１８中に示した頂点のアル
ファベットは、図１７のトランジスタ対１２０２中に付
したアルファベットに対応している。

【００８９】処理１２０３では、頂点をインオーダ順に
並べ、その後、処理１２０４で各頂点をセルに置き換
え、続いて、処理１２０５で各配線を配線トラックに割
り当てる。この処理は、レフトエッジアルゴリズムのよ
うな方法であっても、シミュレーテッドアニーリングの
ような非決定論的な方法でも良い。最後に、処理１２０
６で詳細配線を行ない、レイアウトデータ１２０７を作
成する。

【００９０】図１９は前記図１７の回路図に対応するレ
イアウト図を示す。図１９において１４０１は各頂点に
対応するレイアウトセル、１４０２は配線トラック、１
４０３は配線、１４０４は端子である。尚、図１９中の
トランジスタ対に付したアルファベットは、図１７のト
ランジスタ対１２０２中に付したアルファベット、及
び、図１８の頂点１３０１中に付したアルファベットに
対応している。

【００９１】以上のように、本実施の形態によれば、Ｎ
チャネル型ＭＯＳトランジスタから成る単位レイアウト
セルを用いて、パストランジスタ論理の回路を実現する
完成レイアウトセルを自動生成することができ、しか
も、各単位レイアウトセルを一次元配置する場合に、配
線トラックが少なくなるようにできる。

【００９２】尚、以上説明した第１、、第２及び第３の
実施の形態は、図２６に示したようなハードウエア構成
により実現可能である。図２６において、２６０１はデ
ィスプレイ装置、２６０２は入力用キーボード、２６０
３は中央演算処理装置、２６０４は各情報が記憶される
記憶装置である。

【００９３】（第４の実施の形態）第４の実施の形態で
は、請求項２７に係る発明に関して図面を参照しながら
説明する。

【００９４】図２０はＣＭＯＳ論理を用いて構成される
回路とパストランジスタ論理を用いて構成される回路と
を有する半導体集積回路の例を示す。

【００９５】同図において、２００１はパストランジス
タ論理による加算器、２００２はＣＭＯＳ論理のインバ
ータである。パストランジスタ論理の回路２００１は、
低しきい値電圧（例えば０．１ｖ）のＮチャネル型ＭＯ
Ｓトランジスタ２００３により構成される。

【００９６】２００５はＮチャネル型ＭＯＳトランジス
タ２００３よりも高いしきい値電圧（例えば０．７ｖ）
のＮチャネル型ＭＯＳトランジスタ、２００４は前記高
しきい値電圧のＮチャネル型ＭＯＳトランジスタ２００
５のしきい値電圧値とほぼ同等のしきい値電圧のＰチャ
ネル型ＭＯＳトランジスタである。２００６は信号値Ｈ
ｉの所定電圧（例えば３．３ｖ）の定電圧源、２００７
は信号値Ｌｏの基準電圧源であって、前記高しきい値電
圧のＮチャネル型ＭＯＳトランジスタ２００４、２００
５と共にＣＭＯＳインバータ回路２００２を構成してい
る。

【００９７】パストランジスタ論理の回路２００１の入
力は、ＣＭＯＳインバータ回路２００２の出力であり、
信号値Ｌｏの電位から信号値Ｈｉの電位まで変化する。
パストランジスタ論理の回路２００１は、Ｎチャネル型
ＭＯＳトランジスタを使用しているので、その出力電位
は、信号値Ｌｏを出力する場合には信号値Ｌｏと同電位
になるが、信号値Ｈｉを出力する場合にはそのＮチャネ
ル型ＭＯＳトランジスタのしきい値電圧分だけ減少し、
従って、信号値Ｈｉが劣化する。この出力信号の劣化が
大きい場合には、パストランジスタ論理の回路の次段の
回路が、信号値Ｈｉを認識できなくなる。

【００９８】本実施の形態では、パストランジスタ論理
の回路に低しきい値電圧のＮチャネル型ＭＯＳトランジ
スタを使用するので、信号値Ｈｉを出力する場合でも、
その信号の劣化を抑制できる。従って、パストランジス
タ論理の回路と、その次段の回路との間の信号増幅用の
回路を省略したり、又は長いパストランジスタ論理にお
けるパストランジスタの段数を増加させることができ、
信号増幅用回路を減らすことができる。

【００９９】尚、パストランジスタ論理の回路にＰチャ
ネル型ＭＯＳトランジスタを使用した場合、その出力電
位は、信号値Ｈｉを出力するときは信号値Ｈｉの電位と
なるが、信号値Ｌｏを出力するときは、そのＰチャネル
型ＭＯＳトランジスタの特性より、そのＰチャネル型Ｍ
ＯＳトランジスタのしきい値電圧だけ増加し、信号値Ｌ
ｏが劣化する。しかし、パストランジスタ論理の回路と
して、低しきい値電圧のＰチャネル型ＭＯＳトランジス
タを使用すれば、同様に、信号の劣化を抑えることがで
きる。

【０１００】（第５の実施の形態）第５の実施の形態で
は、請求項２８に係る発明に関して図面を参照しながら
説明をする。

【０１０１】図２１において、２１０１はパストランジ
スタ論理の回路の部分回路図を示す。このパストランジ
スタ論理の回路２１０１は、低しきい値電圧のＮチャネ
ル型ＭＯＳトランジスタ２１０４、２１０５、２１０
６、２１０７により構成されている。２１０８は信号値
Ｌｏの基準電圧源である。

【０１０２】２１０２、２１０３は基板バイアス発生回
路（基板バイアス制御回路）であって、パストランジス
タ論理を用いた回路２１０１の外部入力信号ａの値と、
この入力信号ａの反転信号／ａの値とにより、この各信
号ａ、／ａをドレイン入力とするＭＯＳトランジスタ、
即ち、低しきい値電圧のＮチャネル型ＭＯＳトランジス
タ２１０４、２１０５の基板に対して、その基板の電位
を変化させる。

【０１０３】基板バイアス発生回路２１０２は、低しき
い値電圧のＮチャネル型ＭＯＳトランジスタ２１０４の
基板の電位を制御し、入力信号ａが値Ｈｉで且つその反
転信号／ａが値Ｌｏである場合には、このトランジスタ
２１０４の基板に信号値Ｌｏの電圧をかけ、入力信号ａ
が値Ｌｏで且つその反転信号／ａが値Ｈｉである場合に
は、しきい値電圧を高くする方向、即ち信号値Ｌｏより
も低い電圧を基板にかける。

【０１０４】他方の基板バイアス発生回路２１０３は、
入力信号／ａが信号値Ｈｉで且つその反転信号ａが信号
値Ｌｏである場合には、低しきい値電圧のＮチャネル型
ＭＯＳトランジスタ２１０５の基板に信号値Ｌｏの電圧
をかけ、入力信号／ａの信号値がＬｏで且つその反転信
号ａが信号値Ｈｉである場合には、そのＮチャネル型Ｍ
ＯＳトランジスタ２１０５の基板に対してしきい値電圧
を高くする方向、即ち信号値Ｌｏよりも低い電圧を基板
にかける。

【０１０５】ここで、パストランジスタ論理回路２１０
１の入力ａに値Ｌｏの信号が入力され、他の入力／ａに
値Ｈｉの信号が入力された場合、入力ａの節点は信号値
Ｌｏの基準電圧源に、他の入力／ａの節点は信号値Ｈｉ
の定電圧源に各々電気的に接続される。この際、パスト
ランジスタ論理の回路２１０１のＮチャネル型ＭＯＳト
ランジスタ２１０４、２１０５、２１０６、２１０７
は、低しきい値電圧であるため、リーク電流が多いとい
う問題がある。つまり、入力／ａに電気的に接続されて
いる信号値Ｈｉの定電圧源から、低しきい値電圧のＮチ
ャネル型ＭＯＳトランジスタ２１０５、２１０７を通
り、出力ｆを経て、更に低しきい値電圧のＮチャネル型
ＭＯＳトランジスタ２１０６、２１０４を通って、入力
ａに電気的に接続されている信号値Ｌｏの基準電圧源に
リーク電流が流れる。

【０１０６】しかし、本実施の形態では、基板バイアス
発生回路２１０２が、低しきい値電圧のＮチャネル型Ｍ
ＯＳトランジスタ２１０４の基板に対し、そのしきい値
電圧を高くする方向に電位をかける。従って、前記信号
値Ｈｉの定電圧源から信号値Ｌｏの基準電圧源へ流れる
リーク電流を少なく抑えることができる。

【０１０７】即ち、パストランジスタ論理の回路２１０
１の出力は、低しきい値電圧のＮチャネル型ＭＯＳトラ
ンジスタ２１０４、２１０５、２１０６、２１０７のゲ
ートへの入力信号により決まるが、この場合、パストラ
ンジスタ論理の回路２１０１の出力信号として信号値Ｌ
ｏが出力される時には、入力から出力までのパストラン
ジスタ、つまりＮチャネル型ＭＯＳトランジスタ２１０
４、２１０６の中で、Ｎチャネル型ＭＯＳトランジスタ
２１０４は、基板バイアス発生回路２１０２により、高
しきい値電圧となる。一方、Ｎチャネル型ＭＯＳトラン
ジスタをパストランジスタとして使用しているので、そ
のＮチャネル型ＭＯＳトランジスタの特性より、信号値
Ｌｏは劣化しない。

【０１０８】一方、パストランジスタ論理の回路２１０
１の出力信号として信号値Ｈｉが出力される場合には、
入力から出力までのパストランジスタ、即ちＮチャネル
型ＭＯＳトランジスタ２１０５、２１０７の中で、基板
バイアス発生回路２１０３は、Ｎチャネル型ＭＯＳトラ
ンジスタ２１０５の基板に、しきい値電圧を高くする方
向にバイアスをかけていない。従って、Ｎチャネル型Ｍ
ＯＳトランジスタ２１０５、２１０７は低しきい値電圧
のままであり、出力信号の劣化を抑える効果は損なわな
い。

【０１０９】前記基板バイアス発生回路の例を図２２に
示す。同図において、２２０１はパストランジスタ論理
の回路の部分回路図、２２０２は基板バイアス発生回路
である。前記パストランジスタ論理の回路の部分回路２
２０１は、低しきい値電圧のＮチャネル型ＭＯＳトラン
ジスタ２２０３、２２０４より構成される。

【０１１０】また、同図において、２２０５は信号値Ｌ
ｏの基準電圧源、２２０８は低しきい値電圧のＮチャネ
ル型ＭＯＳトランジスタ２２０３に対して十分にリーク
電流を抑えることが可能な基板バイアス効果が得られる
信号値Ｌｏの基準電圧よりも低い定電圧源である。２２
０６は基板とソースに基準電位が印加された場合に信号
値Ｈｉでオンし、信号値ＬｏでオフするＮチャンネルＭ
ＯＳトランジスタ、２２０７は基板とソースに前記定電
圧源２２０８の電位が印加された場合に、信号値Ｌｏで
オフし、信号値ＨｉでオンするＮチャネル型ＭＯＳトラ
ンジスタである。

【０１１１】前記Ｎチャネル型ＭＯＳトランジスタ２２
０６のゲートには、パストランジスタ論理の部分回路２
２０１のドレイン入力と同じ信号値が入力され、Ｎチャ
ネル型ＭＯＳトランジスタ２２０７のゲートには、パス
トランジスタ論理の部分回路２２０１のドレイン入力の
反転信号が入力される。入力ａに信号値Ｈｉ、他の入力
／ａに信号値Ｌｏが入力された場合には、基板バイアス
発生回路２２０２のＮチャネル型ＭＯＳトランジスタ２
２０６はオンとなり、Ｎチャネル型ＭＯＳトランジスタ
２２０７はオフとなる。このため、パストランジスタ論
理の回路２２０１の外部入力信号ａをドレイン入力とす
るＭＯＳトランジスタ、即ちＮチャネル型ＭＯＳトラン
ジスタ２２０３の基板に信号値Ｌｏの基準電圧が印加さ
れ、このトランジスタ２２０３のしきい値電圧は低い状
態を維持する。従って、入力ａの信号値Ｈｉがパストラ
ンジスタ論理の回路２２０１では、信号はトランジスタ
２２０３、２２０４の低しきい値電圧分減少した電位で
伝搬して、出力点ｆに出力される。一方、入力ａに信号
値Ｌｏが、入力／ａに信号値Ｈｉが入力された場合に
は、基板バイアス発生回路２２０２のＮチャネル型ＭＯ
Ｓトランジスタ２２０６はオフとなり、Ｎチャネル型Ｍ
ＯＳトランジスタ２２０７はオンとなる。このため、パ
ストランジスタ論理の回路２２０１の外部入力信号ａを
ドレイン入力とするＭＯＳトランジスタであるＮチャネ
ル型ＭＯＳトランジスタ２２０３の基板には、信号値Ｌ
ｏよりも低い定電圧源２２０８の電位が印加され、トラ
ンジスタ２２０３のしきい値電圧は高くなる。その結
果、パストランジスタ論理の回路２２０１から入力ａに
流れるリーク電流を抑えることができる。

【０１１２】尚、パストランジスタ論理の回路２２０１
として、低しきい値電圧のＰチャネル型ＭＯＳトランジ
スタを使用した場合であっても、入力信号値及びＭＯＳ
トランジスタの極性を代えれば、同様に本発明の効果が
得られる。

【０１１３】（第６の実施の形態）第６の実施の形態で
は、請求項２９に係る発明に関して図面を参照しながら
説明をする。

【０１１４】図２３は、ＣＭＯＳ論理を用いて構成され
る回路と、パストランジスタ論理を用いて構成される回
路を有する半導体集積回路の一例である。同図におい
て、２３０１はパストランジスタ論理を用いた回路の部
分回路であって、Ｎチャネル型ＭＯＳトランジスタ２３
０３により構成される。

【０１１５】また、同図において、２３０２は、前記パ
ストランジスタ論理の回路２３０２の出力信号を増幅す
るＣＭＯＳ論理の信号増幅用インバータである。このイ
ンバータ２３０２において、２３０５は前記トランジス
タ２３０３とほぼ同等のしきい値電圧のＰチャネル型Ｍ
ＯＳトランジスタ、２３０６は前記トランジスタ２３０
３よりも低いしきい値電圧のＮチャネル型ＭＯＳトラン
ジスタ、２３０７は信号値Ｈｉの定電圧源、２３０４は
信号値Ｌｏの基準電圧源である。

【０１１６】既述の通り、パストランジスタ論理を用い
た回路２３０１は、Ｎチャネル型ＭＯＳトランジスタを
使用した回路であるため、信号値Ｌｏを出力する場合、
その出力電位は信号値Ｌｏと同電位になるが、信号値Ｈ
ｉを出力する場合には、パストランジスタ論理で使用さ
れているＮチャネル型ＭＯＳトランジスタのしきい値電
圧だけ減少し、信号値Ｈｉが劣化する。この出力信号の
劣化が大きい場合には、パストランジスタ論理の回路の
次段の回路が信号値Ｈｉを認識できなくなり、このた
め、パストランジスタ論理の回路２３０１の出力信号を
増幅する必要がある。ここで、信号増幅用ＣＭＯＳイン
バータ２３０２は、低しきい値電圧のＮチャネル型ＭＯ
Ｓトランジスタ２３０６と、Ｐチャネル型ＭＯＳトラン
ジスタ２３０７とからなる。

【０１１７】本実施の形態によれば、Ｎチャネル型ＭＯ
Ｓトランジスタにより構成されたパストランジスタ論理
の回路２３０１の出力に、低しきい値電圧のＮチャネル
型ＭＯＳトランジスタ２３０６を使用した信号増幅用Ｃ
ＭＯＳインバータ回路が付加されるので、パストランジ
スタ論理の回路２３０１の出力信号Ｈｉが劣化しても、
このＨｉ出力の増幅を高い応答速度で行うことができ
る。

【０１１８】尚、パストランジスタ論理の回路２３０１
として、Ｐチャネル型ＭＯＳトランジスタを使用した場
合には、信号増幅用ＣＭＯＳインバータ回路において、
低しきい値電圧のＰチャネル型ＭＯＳトランジスタを使
用すれば、劣化したパストランジスタ論理の回路の出力
信号値Ｌｏを高い応答速度で増幅できるのは勿論であ
る。

【０１１９】（第７の実施の形態）第７の実施の形態で
は、請求項３０に係る発明に関して図面を参照しながら
説明をする。

【０１２０】図２４において、２４０１はパストランジ
スタ論理の回路の部分回路であって、Ｎチャネル型ＭＯ
Ｓトランジスタ２４０４により構成される。２４０２
は、前記パストランジスタ論理の回路２４０１の出力信
号増幅用のＣＭＯＳ論理のインバータである。このイン
バータ２４０２において、２４０６は前記Ｎチャネル型
ＭＯＳトランジスタ２４０４のしきい値電圧とほぼ同等
のしきい値電圧のＰチャネル型ＭＯＳトランジスタ、２
４０７は前記Ｎチャネル型ＭＯＳトランジスタ２４０４
のしきい値電圧よりも低いしきい値電圧のＮチャネル型
ＭＯＳトランジスタ、２４０８は信号値Ｈｉの低電圧
源、２４０５は信号値Ｌｏの基準電圧源である。

【０１２１】前記第５の実施の形態と同様に、パストラ
ンジスタ論理の回路２４０１は、Ｎチャネル型ＭＯＳト
ランジスタを使用するため、信号値Ｌｏを出力する場合
には、その出力電位は信号値Ｌｏと同電位になるが、信
号値Ｈｉを出力する場合にはそのＮチャネル型ＭＯＳト
ランジスタのしきい値電圧分だけ減少し、信号値Ｈｉが
劣化する。しかし、信号増幅用のＣＭＯＳ論理のインバ
ータ２４０２のＮチャネル型ＭＯＳトランジスタ２４０
７が低しきい値電圧のトランジスタであるので、前記劣
化した値Ｈｉの出力信号を高い応答速度で増幅できる。

【０１２２】しかし、前記低しきい値電圧のＮチャネル
型ＭＯＳトランジスタ２４０７は、オフの場合でもリー
ク電流が多いという問題を持っている。パストランジス
タ論理の回路２４０１の出力が信号値Ｌｏである場合に
は、Ｐチャネル型ＭＯＳトランジスタ２４０６がオンし
ており、従って、Ｎチャネル型ＭＯＳトランジスタ２４
０７がオフであっても、定電圧源２４０８より基準電圧
源２４０５へのリーク電流が流れる。このリーク電流を
抑えるために、基板バイアス発生回路２４０３が付加さ
れる前記基板バイアス発生回路２４０３は、パストラン
ジスタ論理の回路２４０１の出力信号と、その内蔵する
インバータによるその反転信号により動作して、前記低
しきい値電圧Ｎチャネル型ＭＯＳトランジスタ２４０７
の基板電位を変化させる。

【０１２３】前記基板バイアス発生回路２４０３は、パ
ストランジスタ論理の回路２４０１の出力が信号値Ｈｉ
で、且つその反転信号である出力ｆが信号値Ｌｏである
場合には、Ｎチャネル型ＭＯＳトランジスタ２４０７の
基板に信号値Ｌｏの電圧を印加し、パストランジスタ論
理の回路２４０１の出力が信号値Ｌｏで、且つその反転
信号である出力ｆが信号値Ｈｉである場合には、低しき
い値電圧のＮチャネル型ＭＯＳトランジスタ２４０７の
基板に対して、しきい値電圧を高くする方向、即ち信号
値Ｌｏよりも低い電圧を基板にかけて、リーク電流を抑
える。

【０１２４】図２５に、前記基板バイアス発生回路の例
を示す。同図において、２５０１はパストランジスタ論
理の回路の部分回路、２５０２はパストランジスタ論理
の回路２５０１の出力信号増幅用ＣＭＯＳインバータ、
２５０３は基板バイアス発生回路である。

【０１２５】前記パストランジスタ論理の回路２５０１
は、Ｎチャネル型ＭＯＳトランジスタ２５０４より構成
される。２５０５は信号値Ｌｏの基準電圧源である。２
５０６はＮチャネル型ＭＯＳトランジスタ２５０４と同
等のしきい値電圧のＰチャネル型ＭＯＳトランジスタ、
２５０７は前記Ｎチャネル型ＭＯＳトランジスタ２５０
４よりも低いしきい値電圧のＮチャネル型ＭＯＳトラン
ジスタである。２５０８は信号値Ｈｉの定電圧源であ
る。

【０１２６】前記基板バイアス発生回路２５０３におい
て、２５１１は低しきい値電圧Ｎチャネル型ＭＯＳトラ
ンジスタ２５０７に対して十分にリーク電流を抑えるこ
とができる基板バイアス効果が得られる信号値Ｌｏの基
準電圧よりも低い定電圧源である。２５０９は、基板と
ソースに基準電位が印加されている場合に、信号値Ｈｉ
でオンし、信号値ＬｏでオフするＮチャンネルＭＯＳト
ランジスタである。２５１０は、基板とソースに基準電
圧よりも低い定電圧源２５１１の電位を印加した場合
に、信号値Ｌｏでオフし、信号値ＨｉでオンするＮチャ
ネル型ＭＯＳトランジスタである。

【０１２７】パストランジスタ論理の回路２５０１の出
力が信号値Ｈｉである場合には、Ｐチャネル型ＭＯＳト
ランジスタ２５０６はオフし、Ｎチャネル型ＭＯＳトラ
ンジスタ２５０７及び２５０９はオンする。このため、
低しきい値電圧のＮチャネル型ＭＯＳトランジスタ２５
０７の基板電位が基準電位２５０５に設定される。この
ため、ＭＯＳトランジスタ２５０７は低しきい値電圧の
Ｎチャネル型ＭＯＳトランジスタとなるので、劣化した
信号値Ｈｉに対する応答速度が向上する。

【０１２８】一方、パストランジスタ論理の回路２５０
１の出力が信号値Ｌｏである場合には、ＭＯＳトランジ
スタ２５０６がオンとなり、Ｎチャネル型ＭＯＳトラン
ジスタ２５０９はオフとなり、出力電位は信号値Ｈｉと
なる。信号増幅用ＣＭＯＳインバータ２５０２の前記出
力信号値Ｈｉにより、基板バイアス発生回路２５０３で
は、ＭＯＳトランジスタ２５１０がオンとなって、Ｎチ
ャネル型ＭＯＳトランジスタ２５０７の基板に定電圧源
２５１１の定電圧が印加されるので、基板バイアス効果
により、Ｎチャネル型ＭＯＳトランジスタ２５０７はそ
のしきい値電圧が増加し、その結果、リーク電流が少な
く抑制される。

【０１２９】

【発明の効果】以上説明したように、請求項１ないし請
求項２１記載の発明によれば、与えられたネットリスト
中のＣＭＯＳ論理に適したインバータ、ＮＡＮＤ、ＮＯ
Ｒ等の基本論理にはＣＭＯＳ論理レイアウトセルを割り
当て、ＣＭＯＳ論理で実現するよりもパストランジスタ
論理で実現した方が面積や速度に関して優位性が高い複
合ゲートや演算器等にはパストランジスタ論理レイアウ
トセルを割り当てるので、ＣＭＯＳ論理とパストランジ
スタ論理との各々の優位性を利用したレイアウトの半導
体集積回路を得ることができる。

【０１３０】特に、請求項９、請求項１０、請求項１
９、請求項２０及び請求項２１記載の発明によれば、パ
ストランジスタ論理レイアウトセルとＣＭＯＳ論理レイ
アウトセルとの双方で、電源端子と接地端子との距離間
隔を等しく設定したので、これ等のレイアウトセルを混
在させ、隣接させて、スタンダードセル手法により同一
ブロックレイアウト中に配置配線を行なうことができ
る。

【０１３１】また、請求項２２及び請求項２３記載の発
明によれば、基本パストランジスタ論理レイアウトセル
を２個以上隣接して配置配線して、複合パストランジス
タ論理レイアウトセルを構成するので、任意の論理に対
してパストランジスタ論理のレイアウトを作成できると
共に、この複合パストランジスタ論理レイアウトセルと
ＣＭＯＳ論理レイアウトセルとを混在させて、セルベー
スの自動配置配線を行うことができるので、所望の最適
なブロックレイアウトを作成できる。

【０１３２】特に、請求項２３記載の発明によれば、基
本パストランジスタ論理レイアウトセルから複合パスト
ランジスタ論理レイアウトセルを作成する際に、配線パ
ターンレイアウトセルを使用するので、高速な配線処理
が可能であると共に、従来の配線アルゴリズムで生成す
ることが困難な複雑な形状の配線を付加することもでき
る。

【０１３３】また、請求項２４及び請求項２５記載の発
明によれば、作成したグラフの頂点をインオーダ順に並
べるので、その頂点を横切る枝が最小化されて、必要と
なる配線トラック数が最小化され、レイアウトセルを１
次元に並べた場合に一層に高密度なレイアウトの半導体
集積回路を得ることができる。

【０１３４】更に、請求項２６記載の発明によれば、排
他的論理和回路に対するレイアウトセルと、この排他的
論理和回路の出力を受ける他の論理に対するレイアウト
セルとの間で、前者の信号出力部となるトランジスタの
ドレインと、後者の信号入力部となるトランジスタのド
レインとを重ねて配置して配線するので、その重なった
分、面積を縮小できる。

【０１３５】加えて、請求項２７及び請求項２８記載の
発明によれば、パストランジスタ論理を用いて構成され
る回路を形成するトランジスタとして、低しきい値電圧
のトランジスタを使用したので、順次伝搬する信号の劣
化を抑制でき、従って、より多くの段数のパストランジ
スタ論理の回路を実現できると共に、必要となる信号増
幅用アンプの数を少なくでき、より一層に高速で且つ省
面積化を図ったパストランジスタ論理の回路を実現でき
る。

【０１３６】特に、請求項２８記載の発明によれば、基
板バイアス制御回路の付加により、パストランジスタ論
理を構成する低しきい値電圧のトランジスタのドレイン
- ソース間のリーク電流を少なく抑制しつつ、伝搬する
信号の電位の劣化を抑制できる低消費電力な半導体集積
回路を実現できる。

【０１３７】また、請求項２９及び請求項３０記載の発
明によれば、パストランジスタ論理の回路を構成するＮ
チャネル型トランジスタの出力の増幅には、低しきい値
電圧の同極性のＮチャネル型トランジスタを使用し、Ｐ
チャネル型トランジスタの出力の増幅には、低しきい値
電圧の同極性のＰチャネル型トランジスタを使用したの
で、劣化した信号であっても、より一層高速に増幅動作
させることが可能である。

【０１３８】特に、請求項３０記載の発明によれば、基
板バイアス制御回路を付加して、しきい値電圧を低く確
保する必要な無い場合には、しきい値電圧を高めたの
で、信号増幅インバータでのリーク電流を抑えて、低消
費電力化を図りつつ、信号増幅動作が高速半導体集積回
路を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体集積
回路設計方法の流れを示すシステムフロー図である。

【図２】本発明の第１の実施の形態におけるレイアウト
セルライブラリの一例を示す図である。

【図３】本発明の第１の実施の形態におけるブロックレ
イアウトの一例を示す図である。

【図４】本発明の第２の実施の形態における論理回路の
セルレベルのネットリストの一例を示す図である。

【図５】本発明の第２の実施の形態における全加算器の
パストランジスタ論理のネットリストの一例を示す図で
ある。

【図６】本発明の第２の実施の形態における第１のレイ
アウトセルの一例を示す図である。

【図７】本発明の第２の実施の形態における配線パター
ンレイアウトセル一例を示す図である。

【図８】本発明の第２の実施の形態における全加算器の
桁上げ演算回路に対応するレイアウトセルの一例を示す
図である。

【図９】本発明の第２の実施の形態における全加算器の
和の演算回路を作成する場合の第１のレイアウトセルの
配置例を示す図である。

【図１０】本発明の第２の実施の形態における全加算器
の和の演算回路に対応するレイアウトセルの一例を示す
図である。

【図１１】本発明の第２の実施の形態における全加算器
の和の演算回路の他のネットリストの一例を示す図であ
る。

【図１２】本発明の第２の実施の形態における全加算器
の和の演算回路を作成する場合の第１のレイアウトセル
の他の配置例を示す図である。

【図１３】本発明の第２の実施の形態における全加算器
の和の演算回路に対応する他のレイアウトセルの一例を
示す図である。

【図１４】本発明の第２の実施の形態におけるオア- ア
ンド- インバータ論理をＣＭＯＳ論理で記載したトラン
ジスタレベルの回路図である。

【図１５】本発明の第２の実施の形態におけるブロック
レイアウトの一例を示す図である。

【図１６】本発明の第３の実施の形態におけるレイアウ
ト設計方法の流れを示すシステムフロー図である。

【図１７】本発明の第３の実施の形態におけるパストラ
ンジスタ論理のネットリストの一例を示す図である。

【図１８】本発明の第３の実施の形態におけるパストラ
ンジスタ論理のネットリストから作成されたグラフの一
例を示す図である。

【図１９】本発明の第３の実施の形態におけるブロック
レイアウトの一例を示す図である。

【図２０】本発明の第４の実施の形態における半導体集
積回路の部分回路を示す図である。

【図２１】本発明の第５の実施の形態における半導体集
積回路の部分回路を示す図である。

【図２２】本発明の第５の実施の形態における基板バイ
アス発生回路を詳細に表した回路図である。

【図２３】本発明の第６の実施の形態における半導体集
積回路の部分回路を示す図である。

【図２４】本発明の第７の実施の形態における半導体集
積回路の部分回路を示す図である。

【図２５】本発明の第７の実施の形態における基板バイ
アス発生回路を詳細に表した回路図である。

【図２６】本発明の半導体集積回路の設計方法を実現す
るハードウエア構成を示す図である。

【図２７】パストランジスタ論理レイアウトセルライブ
ラリの内部に格納されるセルの例を示す図である。

【図２８】排他的論理和回路、セレクター、半加算器及
び全加算器をインバータゲート、ＡＮＤゲート等を用い
て実現した回路を示す図である。

【図２９】排他的論理和回路、セレクター、半加算器及
び全加算器をＣＭＯＳ論理を用いて実現したトランジス
タレベルの回路を示す図である。

【符号の説明】

１０１ネットリスト１０２パストランジスタ論理レイアウ
トセルライブラリ１０３ＣＭＯＳ論理レイアウトセルラ
イブラリ１０４ブロックレイアウト１０５自動配置配線処理２０１インバータ２０２ＮＡＮＤ回路２０３半加算器２０７、２０８ＣＭＯＳ論理レイアウトセル２０９パストランジスタ論理レイアウ
トセル２１０、２１２電源端子（電源線）２１１、２１３接地端子（接地線）５０１、５０２複合パストランジスタ論理レイ
アウトセル６００基本パストランジスタ論理レイ
アウトセル６１０基本パストランジスタ論理レイ
アウトセル（排他的論理和）６１１基本パストランジスタ論理レイ
アウトセル（排他的論理和以外の他の論理）７００配線パターンレイアウトセル２００１パストランジスタ論理を用いて
構成される回路２００２ＣＭＯＳ論理を用いて構成され
る回路２００３低しきい値電圧のＮチャネル型
ＭＯＳトランジスタ２００４高しきい値電圧のＰチャネル型
ＭＯＳトランジスタ２００５高しきい値電圧のＮチャネル型
ＭＯＳトランジスタ２１０２、２２０２、２１０３基板バイアス発生回路
（基板バイアス制御回路）２１０４低しきい値電圧のＮチャネル型
ＭＯＳトランジスタ２２０３低しきい値電圧のＮチャネル型
ＭＯＳトランジスタ２２０６高しきい値電圧のＮチャネル型
ＭＯＳトランジスタ２３０２、２３０４信号増幅用インバータ２３０６，２４０７同極性のトランジスタ２３０５、２４０６逆極性のトランジスタ２４０２、２５０２信号増幅用ＣＭＯＳインバータ
回路２４０３、２５０３基板バイアス発生回路（基板バ
イアス制御回路）２７０１排他的論理和回路２７０２セレクター２７０３半加算器２７０４全加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者熊代慎一大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】ＣＭＯＳ論理で構成した場合と比較し、
面積、遅延、消費電力の少なくとも一項目以上が小さく
構成されるパストランジスタ論理レイアウトセルを予め
記憶すると共に、パストランジスタ論理で構成した場合と比較し、面積、
遅延、消費電力の少なくとも一項目以上が小さく構成さ
れるＣＭＯＳ論理レイアウトセルを予め記憶しておき、半導体集積回路の設計に際し、外部からネットリストを
入力し、前記入力したネットリストに基いて、前記パストランジ
スタ論理レイアウトセル及び前記ＣＭＯＳ論理レイアウ
トセルを混在させて配置配線することを特徴とする半導
体集積回路の設計方法。
【請求項２】予め記憶するパストランジスタ論理レイ
アウトセルは、ＣＭＯＳ論理で構成される場合よりも、
少ない数のトランジスタで構成されることを特徴とする
請求項１記載の半導体集積回路の設計方法。
【請求項３】予め記憶するパストランジスタ論理レイ
アウトセルは、ＣＭＯＳ論理で構成される場合よりも、
セル中の全てのトランジスタのチャネル幅の合計値が小
さいことを特徴とする請求項１記載の半導体集積回路の
設計方法。
【請求項４】予め記憶するパストランジスタ論理レイ
アウトセルは、ＣＭＯＳ論理で構成される場合よりも、
セル中の最大の直列に接続されたトランジスタの段数が
小さいことを特徴とする請求項１記載の半導体集積回路
の設計方法。
【請求項５】予め記憶するパストランジスタ論理レイ
アウトセルは、排他的論理和回路であることを特徴とす
る請求項１記載の半導体集積回路の設計方法。
【請求項６】予め記憶するパストランジスタ論理レイ
アウトセルは、半加算器であることを特徴とする請求項
１記載の半導体集積回路の設計方法。
【請求項７】予め記憶するパストランジスタ論理レイ
アウトセルは、全加算器であることを特徴とする請求項
１記載の半導体集積回路の設計方法。
【請求項８】予め記憶するパストランジスタ論理レイ
アウトセルは、セレクターであることを特徴とする請求
項１記載の半導体集積回路の設計方法。
【請求項９】予め記憶するパストランジスタ論理レイ
アウトセル及びＣＭＯＳ論理レイアウトセルは、各々、
電源端子及び接地端子を有し、前記パストランジスタ論理レイアウトセルの電源端子と
接地端子との間隔を、前記ＣＭＯＳ論理レイアウトセル
の電源端子と接地端子との間隔に等しく設定しておくこ
とを特徴とする請求項１記載の半導体集積回路の設計方
法。
【請求項１０】配置配線を行う際に、パストランジス
タ論理レイアウトセルとＣＭＯＳ論理レイアウトセルと
を同一行中に混在させて配置することを特徴とする請求
項９記載の半導体集積回路の設計方法。
【請求項１１】パストランジスタ論理を用いて構成さ
れた回路と、ＣＭＯＳ論理を用いて構成された回路とが
混在する半導体集積回路であって、前記パストランジスタ論理を用いて構成された回路は、
ＣＭＯＳ論理で構成した場合と比較し、面積、遅延、消
費電力の少なくとも一項目以上が小さく構成され、前記ＣＭＯＳ論理を用いて構成された回路は、パストラ
ンジスタ論理で構成した場合と比較し、面積、遅延、消
費電力の少なくとも一項目以上が小さく構成されること
を特徴とする半導体集積回路。
【請求項１２】予め記憶するパストランジスタ論理レ
イアウトセルは、ＣＭＯＳ論理で構成される場合より
も、少ない数のトランジスタで構成されることを特徴と
する請求項１１記載の半導体集積回路。
【請求項１３】予め記憶するパストランジスタ論理レ
イアウトセルは、ＣＭＯＳ論理で構成される場合より
も、セル中の全てのトランジスタのチャネル幅の合計値
が小さいことを特徴とする請求項１１記載の半導体集積
回路。
【請求項１４】予め記憶するパストランジスタ論理レ
イアウトセルは、ＣＭＯＳ論理で構成される場合より
も、セル中の最大の直列に接続されたトランジスタの段
数が小さいことを特徴とする請求項１１記載の半導体集
積回路。
【請求項１５】予め記憶するパストランジスタ論理レ
イアウトセルは、排他的論理和回路であることを特徴と
する請求項１１記載の半導体集積回路。
【請求項１６】予め記憶するパストランジスタ論理レ
イアウトセルは、半加算器であることを特徴とする請求
項１１記載の半導体集積回路。
【請求項１７】予め記憶するパストランジスタ論理レ
イアウトセルは、全加算器であることを特徴とする請求
項１１記載の半導体集積回路。
【請求項１８】予め記憶するパストランジスタ論理レ
イアウトセルは、セレクターであることを特徴とする請
求項１１記載の半導体集積回路。
【請求項１９】パストランジスタ論理を用いて構成さ
れた回路は、この回路を構成するトランジスタを挟んで
相互に並行に伸びる電源線及び接地線を有すると共に、ＣＭＯＳ論理を用いて構成された回路は、この回路を構
成するトランジスタを挟んで相互に並行に伸びる電源線
及び接地線を有し、前記パストランジスタ論理を用いて構成された回路の電
源線と接地線との間隔は、前記ＣＭＯＳ論理を用いて構
成された回路の電源線と接地線との間隔に等しく設定さ
れていることを特徴とする請求項１１記載の半導体集積
回路。
【請求項２０】パストランジスタ論理を用いて構成さ
れた回路とＣＭＯＳ論理を用いて構成された回路とは同
一行中に混在して配置されて、１行のレイアウトが実現
されることを特徴とする請求項１９記載の半導体集積回
路。
【請求項２１】１行のレイアウトが、更に、電源線及
び接地線の伸びる方向と直交する方向に複数行配置され
ることを特徴とする請求項２０記載の半導体集積回路。
【請求項２２】予め、ソース同士が接続された２個の
トランジスタから成るトランジスタ対を２個備えた基本
パストランジスタ論理レイアウトセルと、１個以上のト
ランジスタを含むＣＭＯＳ論理レイアウトセルとを準備
しておき、前記基本パストランジスタ論理レイアウトセルを２個以
上隣接して配置配線して、複合パストランジスタ論理レ
イアウトセルを作成し、その後、前記複合パストランジスタ論理レイアウトセル
と前記ＣＭＯＳ論理レイアウトセルとを混在させて配置
配線して、所望のブロックレイアウトを作成することを
特徴とする半導体集積回路の設計方法。
【請求項２３】予め、必要となる配線パターンを含む
配線パターンレイアウトセルを準備しておき、複合パストランジスタ論理レイアウトセルを作成する
際、基本パストランジスタ論理レイアウトセルを２個以
上隣接して配置し、その後、前記隣接配置した複数個の基本パストランジス
タ論理レイアウトセルの上に前記配線パターンレイアウ
トセルを配置して、配線することを特徴とする請求項２
２記載の半導体集積回路の設計方法。
【請求項２４】ソース同士が接続された２個のトラン
ジスタより成るトランジスタ対で表現されるパストラン
ジスタ論理を用いて構成される回路を含む半導体集積回
路の設計方法であって、前記パストランジスタ論理を用いて構成される回路のト
ランジスタレベルのネットリストを入力し、前記入力したネットリストにおいて、前記パストランジ
スタ論理の各トランジスタ対を頂点として、その頂点間
の配線を枝に対応させたグラフを作成し、その後、前記グラフの頂点のインオーダ順に、前記パス
トランジスタ論理の各トランジスタ対を含むレイアウト
セルを１次元方向に並べることを特徴とする半導体集積
回路の設計方法。
【請求項２５】ソース同士が接続された２個のトラン
ジスタより成るトランジスタ対で表現されるパストラン
ジスタ論理を用いて構成される回路を含む半導体集積回
路であって、前記パストランジスタ論理を用いて構成される回路のト
ランジスタレベルのネットリストにおいて、前記パスト
ランジスタ論理の各トランジスタ対を頂点として、その
頂点間の配線を枝に対応させたグラフを作成した場合
に、そのグラフの頂点のインオーダ順に、前記パストラ
ンジスタ論理の各トランジスタ対を含むレイアウトセル
が１次元方向に並んでいることを特徴とする半導体集積
回路。
【請求項２６】ソース同士が接続された２個のトラン
ジスタより成るトランジスタ対で表現されるパストラン
ジスタ論理を用いて構成されると共に排他的論理和及び
この排他的論理和以外の他の論理を含む回路を備えた半
導体集積回路であって、前記パストランジスタ論理のレ
イアウトセルが複数個１次元方向に配置される半導体集
積回路の設計方法において、前記パストランジスタ論理のレイアウトセルとして、そ
のレイアウトセルの中央部に前記トランジスタ対を構成
する２個のトランジスタの共通ソースを配置し、その中
央部の左右両側に前記各トランジスタのゲートを、その
更に左右両側に前記各トランジスタのドレインを配置し
たレイアウトセルを準備し、前記パストランジスタ論理を用いて構成される回路のト
ランジスタレベルのネットリストを前記レイアウトセル
に割り当てる際、その回路の排他的論理和に対するレイ
アウトセルでは、ゲート及びソースに入力を、ドレイン
に出力を各々割り当て、一方、前記排他的論理和以外の
論理に対するレイアウトセルでは、ゲート及びドレイン
に入力を、ソースに出力を各々割り当て、更に、前記排他的論理和からこの排他的論理和以外の他
の論理へ信号が入力される部分に対しては、前記排他的
論理和に対するレイアウトセルと、この排他的論理和以
外の他の論理に対するレイアウトセルとのドレイン同士
を重ねて配置することを特徴とする半導体集積回路の設
計方法。
【請求項２７】パストランジスタ論理を用いて構成さ
れる回路及びＣＭＯＳ論理を用いて構成される回路を含
んだ半導体集積回路であって、前記パストランジスタ論理を用いて構成される回路は、
前記ＣＭＯＳ論理を用いて構成される回路を形成するト
ランジスタのしきい値電圧よりも低いしきい値電圧のト
ランジスタを使用して形成されることを特徴とする半導
体集積回路。
【請求項２８】パストランジスタ論理を用いて構成さ
れる回路には、前記パストランジスタ論理を用いて構成される回路を形
成するトランジスタのうち、外部から入力される信号が
ドレインに入力されるトランジスタの基板の電位を、こ
のトランジスタのドレインに入力される前記信号の値に
応じて変更するように制御する基板バイアス制御回路が
付加されることを特徴とする請求項２７記載の半導体集
積回路。
【請求項２９】パストランジスタ論理を用いて構成さ
れる回路及びＣＭＯＳ論理を用いて構成される回路を含
んだ半導体集積回路であって、前記パストランジスタ論理を用いて構成される回路の出
力部には、この出力部の出力信号を増幅する信号増幅用
インバータが付加され、前記信号増幅用インバータは、前記パストランジスタ論
理を用いて構成される回路を形成するトランジスタの極
性と同極性のトランジスタ、及び逆極性のトランジスタ
を備え、前記同極性のトランジスタは、前記パストランジスタ論
理を用いて構成される回路を形成するトランジスタのし
きい値電圧よりも低いしきい値電圧のトランジスタで構
成され、前記逆極性のトランジスタは、前記パストランジスタ論
理を用いて構成される回路を形成するトランジスタのし
きい値電圧よりも高いしきい値電圧のトランジスタで構
成されることを特徴とする半導体集積回路。
【請求項３０】信号増幅用インバータには、低しきい
値電圧のトランジスタの基板の電位を、パストランジス
タ論理を用いて構成される回路の出力信号の値に応じて
変更するように制御する基板バイアス制御回路が付加さ
れることを特徴とする請求項２９記載の半導体集積回
路。
【請求項３１】パストランジスタ論理を用いて構成さ
れる回路は、Ｎチャネル型ＭＯＳトランジスタにより構
成されることを特徴とする請求項１、２、３、４、５、
６、７、８、１１、１２、１３、１４、１５、１６、１
７、１８、２２、２３、２４、２５、２６、２７又は２
９記載の半導体集積回路の設計方法又は半導体集積回
路。