JP3144967B2 - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- H03K—PULSE TECHNIQUE
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路および
その製造方法にかかわり、特に、特定用途向け集積回路
(ＡＳＩＣ)、マイクロプロセッサ、マイクロコントロー
ラ、信号処理プロセッサ等の集積回路およびこれらを効
率よく製造する製造方法に関する。
その製造方法にかかわり、特に、特定用途向け集積回路
(ＡＳＩＣ)、マイクロプロセッサ、マイクロコントロー
ラ、信号処理プロセッサ等の集積回路およびこれらを効
率よく製造する製造方法に関する。
【０００２】
【従来の技術】従来、大規模な論理回路を実現する際
に、ゲートアレー、スタンダードセル（あるいはセルベ
ース集積回路）等の方式が広く用いられている。これら
の集積回路においては、セルと呼ばれる部分回路をあら
かじめ用意しておくのが特徴である。セルとは、マスク
パターンのレイアウトが済んだＮＡＮＤ、ＮＯＲ等の小
規模の論理回路である。通常、マスクレイアウトの他に
入出力端子の位置、動作速度が定められている。このセ
ルに関する情報を集積回路設計支援用の大型電子計算機
の補助記憶装置まとめたものが、セルライブラリ（マク
ロセルライブラリ、マクロライブラリ、デバイスライブ
ラリ、標準セルライブラリ等と呼ばれることもある）で
ある。
に、ゲートアレー、スタンダードセル（あるいはセルベ
ース集積回路）等の方式が広く用いられている。これら
の集積回路においては、セルと呼ばれる部分回路をあら
かじめ用意しておくのが特徴である。セルとは、マスク
パターンのレイアウトが済んだＮＡＮＤ、ＮＯＲ等の小
規模の論理回路である。通常、マスクレイアウトの他に
入出力端子の位置、動作速度が定められている。このセ
ルに関する情報を集積回路設計支援用の大型電子計算機
の補助記憶装置まとめたものが、セルライブラリ（マク
ロセルライブラリ、マクロライブラリ、デバイスライブ
ラリ、標準セルライブラリ等と呼ばれることもある）で
ある。
【０００３】このような所謂ＣＡＤ用のセルライブラリ
が予め用意されていれば、セルをチップ上に配置し、セ
ルの端子間を配線で接続するだけで目的の論理機能を有
する集積回路を実現することができる。従って、トラン
ジスタレベルの回路動作やレイアウトを考慮せず論理設
計を行うことができるので、目的の機能を有する集積回
路が短時間に作製できる。
が予め用意されていれば、セルをチップ上に配置し、セ
ルの端子間を配線で接続するだけで目的の論理機能を有
する集積回路を実現することができる。従って、トラン
ジスタレベルの回路動作やレイアウトを考慮せず論理設
計を行うことができるので、目的の機能を有する集積回
路が短時間に作製できる。
【０００４】また、本発明に関連した別の関連技術とし
て、パストランジスタ回路があげられる。パストランジ
スタ回路を用いると、２入力のＡＮＤ、ＯＲ、排他的論
理和(ＸＯＲ)等の論理が、同一の内部回路接続を用い、
外部からの２入力信号とその反転２入力信号(すなわ
ち、２つの相補入力信号)の印加形態を変更することに
より、通常のＣＭＯＳ回路より少ない面積で、かつ高速
に実現できることが知られている。このパストランジス
タ回路に関する公知技術としては、文献J.H.Pasternak,
etal., IEEE Circuits and Devices, July 1993,PP 23-
28および文献 K. Yano et. al., IEEE Journal of Soli
d-State Circuits, Vol. 25, No. 2, pp388-395 (1990)
が挙げられる。さらに、これらの文献においては、この
パストランジスタ回路の手法を用いて３入力のＯＲ，Ａ
ＮＤ，ＸＯＲ等の論理を構成するためには、ＸＯＲを構
成するための内部回路接続がＯＲ，ＡＮＤを構成するた
めの内部回路接続と異なるとともに、ＸＯＲを構成する
ための３入力の信号印加形態がＯＲ，ＡＮＤを構成する
ための３入力の信号印加形態と異なることが記載されて
いる。一方、1992年 電子情報通信学会春季大会 C-560
の第5-181頁に掲載されたY.Kado. et alによる文献「Ｃ
ＭＯＳ／ＳＩＭＯＸプロセスを用いたパストランジスタ
論理ゲートの速度性能」には、パストランジスタのソー
ス・ドレイン経路に出力電圧増幅用のインバータが接続
されるとともに、１つのパストランジスタのドレインと
ゲートとがそれぞれ相補入力信号もしくは同一入力信号
で駆動される場合には、ドレインの入力信号を接地レベ
ルＶSSもしくは電源電圧レベルＶDDとすることにより、
速度性能を向上した２入力ＮＡＮＤ／ＡＮＤゲート回路
が開示されている。
て、パストランジスタ回路があげられる。パストランジ
スタ回路を用いると、２入力のＡＮＤ、ＯＲ、排他的論
理和(ＸＯＲ)等の論理が、同一の内部回路接続を用い、
外部からの２入力信号とその反転２入力信号(すなわ
ち、２つの相補入力信号)の印加形態を変更することに
より、通常のＣＭＯＳ回路より少ない面積で、かつ高速
に実現できることが知られている。このパストランジス
タ回路に関する公知技術としては、文献J.H.Pasternak,
etal., IEEE Circuits and Devices, July 1993,PP 23-
28および文献 K. Yano et. al., IEEE Journal of Soli
d-State Circuits, Vol. 25, No. 2, pp388-395 (1990)
が挙げられる。さらに、これらの文献においては、この
パストランジスタ回路の手法を用いて３入力のＯＲ，Ａ
ＮＤ，ＸＯＲ等の論理を構成するためには、ＸＯＲを構
成するための内部回路接続がＯＲ，ＡＮＤを構成するた
めの内部回路接続と異なるとともに、ＸＯＲを構成する
ための３入力の信号印加形態がＯＲ，ＡＮＤを構成する
ための３入力の信号印加形態と異なることが記載されて
いる。一方、1992年 電子情報通信学会春季大会 C-560
の第5-181頁に掲載されたY.Kado. et alによる文献「Ｃ
ＭＯＳ／ＳＩＭＯＸプロセスを用いたパストランジスタ
論理ゲートの速度性能」には、パストランジスタのソー
ス・ドレイン経路に出力電圧増幅用のインバータが接続
されるとともに、１つのパストランジスタのドレインと
ゲートとがそれぞれ相補入力信号もしくは同一入力信号
で駆動される場合には、ドレインの入力信号を接地レベ
ルＶSSもしくは電源電圧レベルＶDDとすることにより、
速度性能を向上した２入力ＮＡＮＤ／ＡＮＤゲート回路
が開示されている。
【０００５】
【発明が解決しようとする課題】従来のゲートアレー、
スタンダードセル等の大規模論理集積回路で使用される
複数のセルは、その論理が異なれば、その内部回路接続
が異なっている。従って、通常、大規模論理集積回路を
実現するためのセルライブラリは、６０個以上の多数の
セルを含むのが普通である。このような多数のセルを準
備するのには、多大なる労力を必要とする。なぜなら、
それぞれのセルの内部回路接続、入出力端子位置を定
め、マスクレイアウトを行ない、遅延時間を評価するこ
とが必要だからである。しかし、この労力削減のため、
セル数を減らしてしまうと、必要な論理がセルとしては
用意されていない場合が多くなる。このような場合に
は、２個以上のセルを組み合わせて、必要とされる論理
を実現することが必要になる。その結果、集積回路の面
積や遅延時間や消費電力が大きくなってしまう。従っ
て、登録するセル数を減らすことは性能面で現実的な解
決策ではない。さらに重要な点は、この６０個もの多数
のセルを用意しても、実際に用いる論理機能のわずか一
部分だけが実現されているにすぎない。例えば、３入力
の論理は全部で２５６種類もあり、４入力の論理は６５
５３６種類もある。従って、３入力、４入力という単純
な論理を実現するのにも、実際にはセルライブラリの多
くのセルを組み合わせて論理機能を実現することが必要
となる。このようなセルの組み合わせによって実現した
集積回路は、目的とする論理機能に最も適した回路構成
とはいえない。速度、面積、電力いずれにおいても最適
な回路に比べ劣るという問題がある。
スタンダードセル等の大規模論理集積回路で使用される
複数のセルは、その論理が異なれば、その内部回路接続
が異なっている。従って、通常、大規模論理集積回路を
実現するためのセルライブラリは、６０個以上の多数の
セルを含むのが普通である。このような多数のセルを準
備するのには、多大なる労力を必要とする。なぜなら、
それぞれのセルの内部回路接続、入出力端子位置を定
め、マスクレイアウトを行ない、遅延時間を評価するこ
とが必要だからである。しかし、この労力削減のため、
セル数を減らしてしまうと、必要な論理がセルとしては
用意されていない場合が多くなる。このような場合に
は、２個以上のセルを組み合わせて、必要とされる論理
を実現することが必要になる。その結果、集積回路の面
積や遅延時間や消費電力が大きくなってしまう。従っ
て、登録するセル数を減らすことは性能面で現実的な解
決策ではない。さらに重要な点は、この６０個もの多数
のセルを用意しても、実際に用いる論理機能のわずか一
部分だけが実現されているにすぎない。例えば、３入力
の論理は全部で２５６種類もあり、４入力の論理は６５
５３６種類もある。従って、３入力、４入力という単純
な論理を実現するのにも、実際にはセルライブラリの多
くのセルを組み合わせて論理機能を実現することが必要
となる。このようなセルの組み合わせによって実現した
集積回路は、目的とする論理機能に最も適した回路構成
とはいえない。速度、面積、電力いずれにおいても最適
な回路に比べ劣るという問題がある。
【０００６】J.H.Pasternak,et alによる上記の文献に
は、パストランジスタ回路を用いたスタンダードセル設
計の手法により２入力および３入力のＯＲ，ＡＮＤ，Ｘ
ＯＲの論理を実現する方法が示されている。この論文に
紹介された２入力および３入力のＯＲ，ＡＮＤの論理を
実現するスタンダードセルを、スタンダードセルに関す
る現在の当業者の常識に沿って詳しく具体的に示すと図
５のようになる。このセルの入力は２入力または３入力
であるため、セル内部に信号反転用のインバータを配置
する必要が有る。従って、図５に示すようなセル内部回
路のトランジスタのソース・ドレイン領域、ゲート電極
等のマスクパターンのレイアウトを予め済ましてから、
このセルの内部接続を行うことによりパストランジスタ
を用いたＯＲまたはＡＮＤの論理を実現する論理回路を
提供することができる。この簡単な例を図５の下図に示
す。しかし、このセルでは、セル内のパストランジスタ
のソース・ドレイン経路がセルの出力端子に直接されて
いるために、セル出力の駆動能力がパストランジスタの
オン抵抗で制限される。特に、３入力の回路では、２つ
のパストランジスタのソース・ドレイン経路が入力端子
と出力端子との間に直列接続されているため、このセル
出力の駆動能力は著しく低いと言う欠点が有る。また、
このセルでは信号反転用のインバータを配置する必要が
有るので、セル面積が大きいと言う欠点がある。一方、
K.Yano, et alの上記文献およびY.Kado , et alの上記
文献に記載されたパストランジスタ回路には複数の相補
入力信号が印加されることにより、回路内部での信号反
転用のインバータが省略され、またパストランジスタの
ソース・ドレイン経路には出力電圧増幅用のインバータ
が接続されているが、ＣＡＤ用のセルライブラリのセル
にこのパストランジスタ回路を用いると言う概念は示唆
されていない。
は、パストランジスタ回路を用いたスタンダードセル設
計の手法により２入力および３入力のＯＲ，ＡＮＤ，Ｘ
ＯＲの論理を実現する方法が示されている。この論文に
紹介された２入力および３入力のＯＲ，ＡＮＤの論理を
実現するスタンダードセルを、スタンダードセルに関す
る現在の当業者の常識に沿って詳しく具体的に示すと図
５のようになる。このセルの入力は２入力または３入力
であるため、セル内部に信号反転用のインバータを配置
する必要が有る。従って、図５に示すようなセル内部回
路のトランジスタのソース・ドレイン領域、ゲート電極
等のマスクパターンのレイアウトを予め済ましてから、
このセルの内部接続を行うことによりパストランジスタ
を用いたＯＲまたはＡＮＤの論理を実現する論理回路を
提供することができる。この簡単な例を図５の下図に示
す。しかし、このセルでは、セル内のパストランジスタ
のソース・ドレイン経路がセルの出力端子に直接されて
いるために、セル出力の駆動能力がパストランジスタの
オン抵抗で制限される。特に、３入力の回路では、２つ
のパストランジスタのソース・ドレイン経路が入力端子
と出力端子との間に直列接続されているため、このセル
出力の駆動能力は著しく低いと言う欠点が有る。また、
このセルでは信号反転用のインバータを配置する必要が
有るので、セル面積が大きいと言う欠点がある。一方、
K.Yano, et alの上記文献およびY.Kado , et alの上記
文献に記載されたパストランジスタ回路には複数の相補
入力信号が印加されることにより、回路内部での信号反
転用のインバータが省略され、またパストランジスタの
ソース・ドレイン経路には出力電圧増幅用のインバータ
が接続されているが、ＣＡＤ用のセルライブラリのセル
にこのパストランジスタ回路を用いると言う概念は示唆
されていない。
【０００７】本発明はＣＡＤ用のセルライブラリを用い
て設計される集積回路で種々の論理を実現するセルの内
部回路を同一とし、目的とする論理に応じてセル外部か
らの複数の入力信号の印加形態を変更するだけで目的と
する論理を実現可能な大規模論理集積回路を開発するに
際してなされたものであり、特にその目的とするところ
は、この種の大規模論理集積回路のセルを大駆動能力と
するとともに、さらに、速度性能を向上することを可能
とすることにある。
て設計される集積回路で種々の論理を実現するセルの内
部回路を同一とし、目的とする論理に応じてセル外部か
らの複数の入力信号の印加形態を変更するだけで目的と
する論理を実現可能な大規模論理集積回路を開発するに
際してなされたものであり、特にその目的とするところ
は、この種の大規模論理集積回路のセルを大駆動能力と
するとともに、さらに、速度性能を向上することを可能
とすることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の一実施形態による半導体集積回路は、実質的
に同一の内部回路接続および実質的に同一の内部回路素
子配置を有する第１のセル(図３の３１)と第２のセル
(図３の３２)とを少なくともチップ上の異なる位置に具
備し、上記第１と上記第２のセルのそれぞれは、実質的
に四角形の形状を有するとともに、第１、第２、第３、
第４の能動素子(図１のＭ１３，Ｍ１４，Ｍ１５，Ｍ１
６)と、出力増幅回路(図１のＩ５)と、第１ノード(Ｎ
３)と、第２ノード(Ｎ４)と、第１、第２、第３、第
４、第５、第６と第７の入力端子(１５，１６，１７，
１８，１９，２０，２１)と、出力端子(２２)と、第１
動作電位点(ＶCC)が供給される第１動作電位供給線と、
第２動作電位点(ＧＮＤ)が供給される第２動作電位供給
線とを含んでなり、上記第１と上記第２のセルのそれぞ
れのセルの内部で、上記出力増幅回路(Ｉ５)は上記第１
動作電位供給線と上記第２動作電位供給線とに接続され
ることにより動作電位が供給され、上記第１の能動素子
(Ｍ１３)のゲート電極は上記第１の入力端子(１５)に接
続され、上記第２の能動素子(Ｍ１４)のゲート電極は上
記第２の入力端子(１６)に接続され、上記第３の能動素
子(Ｍ１５)のゲート電極は上記第３の入力端子(１７)に
接続され、上記第４の能動素子(Ｍ１６)のゲート電極は
上記第４の入力端子(１８)に接続され、上記第１の能動
素子(Ｍ１３)のソース・ドレイン経路は上記第１ノード
(Ｎ３)と上記第７の入力端子(２１)との間に接続され、
上記第２の能動素子(Ｍ１４)のソース・ドレイン経路は
上記第１ノード(Ｎ３)と上記第２ノード(Ｎ４)との間に
接続され、上記第３の能動素子(Ｍ１５)のソース・ドレ
イン経路は上記第２ノード(Ｎ４)と上記第６の入力端子
(２０)との間に接続され、上記第４の能動素子(Ｍ１６)
のソース・ドレイン経路は上記第２ノード(Ｎ４)と上記
第５の入力端子(１９)との間に接続され、上記出力増幅
回路(Ｉ５)の入力と出力とはそれぞれ上記第１ノード
(Ｎ３）と上記出力端子（２２)とに接続され、上記第１
と上記第２のセルの一方のセル(図３の３２)はその外部
から、上記第１の入力端子(１５)に第１の入力信号(Ａ)
が印加され、上記第２の入力端子(１６)に上記第１の入
力信号(Ａ)と逆相の第２の入力信号(ＡＮ)が印加され、
上記第３の入力端子(１７)に第３の入力信号(Ｂ)が印加
され、上記第４の入力端子(１８)に上記第３の入力信号
(Ｂ)と逆相の第４の入力信号(ＡＮ)が印加され、上記第
５の入力端子(１９)と上記第６の入力端子(２０)と上記
第７の入力端子(２１)のうちの少なくとも２つの入力端
子(１９，２０)は上記第１、上記第２、上記第３、上記
第４の入力信号(Ａ，ＡＮ，Ｂ，ＢＮ)の信号と異なる信
号((Ｃ・Ｄ・Ｅ)Ｎ，ＶCC)が印加されてなることを特徴
とするものである。
の本発明の一実施形態による半導体集積回路は、実質的
に同一の内部回路接続および実質的に同一の内部回路素
子配置を有する第１のセル(図３の３１)と第２のセル
(図３の３２)とを少なくともチップ上の異なる位置に具
備し、上記第１と上記第２のセルのそれぞれは、実質的
に四角形の形状を有するとともに、第１、第２、第３、
第４の能動素子(図１のＭ１３，Ｍ１４，Ｍ１５，Ｍ１
６)と、出力増幅回路(図１のＩ５)と、第１ノード(Ｎ
３)と、第２ノード(Ｎ４)と、第１、第２、第３、第
４、第５、第６と第７の入力端子(１５，１６，１７，
１８，１９，２０，２１)と、出力端子(２２)と、第１
動作電位点(ＶCC)が供給される第１動作電位供給線と、
第２動作電位点(ＧＮＤ)が供給される第２動作電位供給
線とを含んでなり、上記第１と上記第２のセルのそれぞ
れのセルの内部で、上記出力増幅回路(Ｉ５)は上記第１
動作電位供給線と上記第２動作電位供給線とに接続され
ることにより動作電位が供給され、上記第１の能動素子
(Ｍ１３)のゲート電極は上記第１の入力端子(１５)に接
続され、上記第２の能動素子(Ｍ１４)のゲート電極は上
記第２の入力端子(１６)に接続され、上記第３の能動素
子(Ｍ１５)のゲート電極は上記第３の入力端子(１７)に
接続され、上記第４の能動素子(Ｍ１６)のゲート電極は
上記第４の入力端子(１８)に接続され、上記第１の能動
素子(Ｍ１３)のソース・ドレイン経路は上記第１ノード
(Ｎ３)と上記第７の入力端子(２１)との間に接続され、
上記第２の能動素子(Ｍ１４)のソース・ドレイン経路は
上記第１ノード(Ｎ３)と上記第２ノード(Ｎ４)との間に
接続され、上記第３の能動素子(Ｍ１５)のソース・ドレ
イン経路は上記第２ノード(Ｎ４)と上記第６の入力端子
(２０)との間に接続され、上記第４の能動素子(Ｍ１６)
のソース・ドレイン経路は上記第２ノード(Ｎ４)と上記
第５の入力端子(１９)との間に接続され、上記出力増幅
回路(Ｉ５)の入力と出力とはそれぞれ上記第１ノード
(Ｎ３）と上記出力端子（２２)とに接続され、上記第１
と上記第２のセルの一方のセル(図３の３２)はその外部
から、上記第１の入力端子(１５)に第１の入力信号(Ａ)
が印加され、上記第２の入力端子(１６)に上記第１の入
力信号(Ａ)と逆相の第２の入力信号(ＡＮ)が印加され、
上記第３の入力端子(１７)に第３の入力信号(Ｂ)が印加
され、上記第４の入力端子(１８)に上記第３の入力信号
(Ｂ)と逆相の第４の入力信号(ＡＮ)が印加され、上記第
５の入力端子(１９)と上記第６の入力端子(２０)と上記
第７の入力端子(２１)のうちの少なくとも２つの入力端
子(１９，２０)は上記第１、上記第２、上記第３、上記
第４の入力信号(Ａ，ＡＮ，Ｂ，ＢＮ)の信号と異なる信
号((Ｃ・Ｄ・Ｅ)Ｎ，ＶCC)が印加されてなることを特徴
とするものである。
【０００９】本発明の他の一実施形態による半導体集積
回路は、実質的に同一の内部回路接続および実質的に同
一の内部回路素子配置を有する第１のセル(図３の３１)
と第２のセル(図３の３２)とを少なくともチップ上の異
なる位置に具備し、上記第１と上記第２のセルのそれぞ
れは、実質的に四角形の形状を有するとともに、第１、
第２、第３、第４の能動素子(図１のＭ１３，Ｍ１４，
Ｍ１５，Ｍ１６)と、第１と第２のインバータと、出力
増幅回路(図１のＩ５)と、第１ノード(Ｎ３)と、第２ノ
ード(Ｎ４)と、第１、第２、第３、第４と第５の入力端
子(１６，１８，１９，２０，２１)と、出力端子(２２)
と、第１動作電位点(ＶCC)が供給される第１動作電位供
給線と、第２動作電位点(ＧＮＤ)が供給される第２動作
電位供給線とを含んでなり、上記第１と上記第２のセル
のそれぞれのセルの内部で、上記出力増幅回路(Ｉ５)は
上記第１動作電位供給線と上記第２動作電位供給線とに
接続されることにより動作電位が供給され、上記第２の
能動素子(Ｍ１４)のゲート電極は上記第１の入力端子
(１６)に接続され、上記第４の能動素子(Ｍ１６)のゲー
ト電極は上記第２の入力端子(１８)に接続され、上記第
１のインバータの入力と出力とは上記第１の入力端子
(１６)と上記第１の能動素子(Ｍ１３)のゲート電極とに
それぞれ接続され、上記第２のインバータの入力と出力
とは上記第２の入力端子(１８)と上記第３の能動素子
(Ｍ１５)のゲート電極とにそれぞれ接続され、上記第１
の能動素子(Ｍ１３)のソース・ドレイン経路は上記第１
ノード(Ｎ３)と上記第５の入力端子(２１)との間に接続
され、上記第２の能動素子(Ｍ１４)のソース・ドレイン
経路は上記第１ノード(Ｎ３)と上記第２ノード(Ｎ４)と
の間に接続され、上記第３の能動素子(Ｍ１５)のソース
・ドレイン経路は上記第２ノード(Ｎ４)と上記第４の入
力端子(２０)との間に接続され、上記第４の能動素子
(Ｍ１６)のソース・ドレイン経路は上記第２ノード(Ｎ
４)と上記第３の入力端子(１９)との間に接続され、上
記出力増幅回路(Ｉ５)の入力と出力とはそれぞれ上記第
１ノード(Ｎ３)と上記出力端子(２２)とに接続され、上
記第１と上記第２のセルの一方のセル(図３の３２)はそ
の外部から、上記第１の入力端子(１６)に第１の入力信
号(ＡＮ)が印加され、上記第２の入力端子(１８)に第２
の入力信号(ＢＮ)が印加され、上記第３の入力端子(１
９)と上記第４の入力端子(２０)と上記第５の入力端子
(２１)のうちの少なくとも２つの入力端子(１９，２０)
は上記第１と上記第２の入力信号(ＡＮ，ＢＮ)の信号と
異なる信号((Ｃ・Ｄ・Ｅ)Ｎ，ＶCC)が印加されてなるこ
とを特徴とするものである。
回路は、実質的に同一の内部回路接続および実質的に同
一の内部回路素子配置を有する第１のセル(図３の３１)
と第２のセル(図３の３２)とを少なくともチップ上の異
なる位置に具備し、上記第１と上記第２のセルのそれぞ
れは、実質的に四角形の形状を有するとともに、第１、
第２、第３、第４の能動素子(図１のＭ１３，Ｍ１４，
Ｍ１５，Ｍ１６)と、第１と第２のインバータと、出力
増幅回路(図１のＩ５)と、第１ノード(Ｎ３)と、第２ノ
ード(Ｎ４)と、第１、第２、第３、第４と第５の入力端
子(１６，１８，１９，２０，２１)と、出力端子(２２)
と、第１動作電位点(ＶCC)が供給される第１動作電位供
給線と、第２動作電位点(ＧＮＤ)が供給される第２動作
電位供給線とを含んでなり、上記第１と上記第２のセル
のそれぞれのセルの内部で、上記出力増幅回路(Ｉ５)は
上記第１動作電位供給線と上記第２動作電位供給線とに
接続されることにより動作電位が供給され、上記第２の
能動素子(Ｍ１４)のゲート電極は上記第１の入力端子
(１６)に接続され、上記第４の能動素子(Ｍ１６)のゲー
ト電極は上記第２の入力端子(１８)に接続され、上記第
１のインバータの入力と出力とは上記第１の入力端子
(１６)と上記第１の能動素子(Ｍ１３)のゲート電極とに
それぞれ接続され、上記第２のインバータの入力と出力
とは上記第２の入力端子(１８)と上記第３の能動素子
(Ｍ１５)のゲート電極とにそれぞれ接続され、上記第１
の能動素子(Ｍ１３)のソース・ドレイン経路は上記第１
ノード(Ｎ３)と上記第５の入力端子(２１)との間に接続
され、上記第２の能動素子(Ｍ１４)のソース・ドレイン
経路は上記第１ノード(Ｎ３)と上記第２ノード(Ｎ４)と
の間に接続され、上記第３の能動素子(Ｍ１５)のソース
・ドレイン経路は上記第２ノード(Ｎ４)と上記第４の入
力端子(２０)との間に接続され、上記第４の能動素子
(Ｍ１６)のソース・ドレイン経路は上記第２ノード(Ｎ
４)と上記第３の入力端子(１９)との間に接続され、上
記出力増幅回路(Ｉ５)の入力と出力とはそれぞれ上記第
１ノード(Ｎ３)と上記出力端子(２２)とに接続され、上
記第１と上記第２のセルの一方のセル(図３の３２)はそ
の外部から、上記第１の入力端子(１６)に第１の入力信
号(ＡＮ)が印加され、上記第２の入力端子(１８)に第２
の入力信号(ＢＮ)が印加され、上記第３の入力端子(１
９)と上記第４の入力端子(２０)と上記第５の入力端子
(２１)のうちの少なくとも２つの入力端子(１９，２０)
は上記第１と上記第２の入力信号(ＡＮ，ＢＮ)の信号と
異なる信号((Ｃ・Ｄ・Ｅ)Ｎ，ＶCC)が印加されてなるこ
とを特徴とするものである。
【００１０】本発明の具体的な実施形態による半導体集
積回路は、上記一方のセル(図３の３２)の上記第５の入
力端子(１９)と上記第６の入力端子(２０)と上記第７の
入力端子(２１)のうちの上記異なる信号((Ｃ・Ｄ・Ｅ)
Ｎ，ＶCC)が印加される少なくとも１つの入力端子(２
０)は上記第１動作電位供給線(ＶCC)と上記第２動作電
位供給線(ＧＮＤ)といずれか一方(ＶCC)に接続されてな
ることを特徴とする(図３参照)。本発明のより具体的な
実施形態による半導体集積回路は、上記第１動作電位供
給線(ＶCC)と上記第２動作電位供給線(ＧＮＤ)とは実質
的に平行に配置されてなり、上記第１動作電位供給線と
上記第２動作電位供給線との間に上記一方のセル(図３
の３２)の上記第１、上記第２、上記第３、上記第４の
能動素子(Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６)と上記出力
増幅回路(Ｉ５)とが配置されることを特徴とする(図３
参照)。本発明のより具体的な実施形態による半導体集
積回路は、上記一方のセル(図３の３２)において、上記
第１動作電位供給線(ＶCC)および上記第２動作電位供給
線(ＧＮＤ)の長手方向と略直交する方向に、上記第１の
能動素子(Ｍ１３)、上記第２の能動素子(Ｍ１４)、上記
第３の能動素子(Ｍ１５)、上記第４の能動素子(Ｍ１
６)、上記出力増幅回路(Ｉ５)を構成する二つの能動素
子(ＭP、ＭN)のそれぞれのゲート電極の長手方向は配置
されてなることを特徴とする(図１参照)。本発明のより
具体的な実施形態による半導体集積回路は、上記一方の
セル(図３の３２)において、上記出力増幅回路(Ｉ５)を
構成する上記二つの能動素子(ＭP、ＭN)のそれぞれは、
そのゲート電極が共通接続され、そのソース・ドレイン
経路が並列接続された複数の能動素子からなることを特
徴とする(図１参照)。
積回路は、上記一方のセル(図３の３２)の上記第５の入
力端子(１９)と上記第６の入力端子(２０)と上記第７の
入力端子(２１)のうちの上記異なる信号((Ｃ・Ｄ・Ｅ)
Ｎ，ＶCC)が印加される少なくとも１つの入力端子(２
０)は上記第１動作電位供給線(ＶCC)と上記第２動作電
位供給線(ＧＮＤ)といずれか一方(ＶCC)に接続されてな
ることを特徴とする(図３参照)。本発明のより具体的な
実施形態による半導体集積回路は、上記第１動作電位供
給線(ＶCC)と上記第２動作電位供給線(ＧＮＤ)とは実質
的に平行に配置されてなり、上記第１動作電位供給線と
上記第２動作電位供給線との間に上記一方のセル(図３
の３２)の上記第１、上記第２、上記第３、上記第４の
能動素子(Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６)と上記出力
増幅回路(Ｉ５)とが配置されることを特徴とする(図３
参照)。本発明のより具体的な実施形態による半導体集
積回路は、上記一方のセル(図３の３２)において、上記
第１動作電位供給線(ＶCC)および上記第２動作電位供給
線(ＧＮＤ)の長手方向と略直交する方向に、上記第１の
能動素子(Ｍ１３)、上記第２の能動素子(Ｍ１４)、上記
第３の能動素子(Ｍ１５)、上記第４の能動素子(Ｍ１
６)、上記出力増幅回路(Ｉ５)を構成する二つの能動素
子(ＭP、ＭN)のそれぞれのゲート電極の長手方向は配置
されてなることを特徴とする(図１参照)。本発明のより
具体的な実施形態による半導体集積回路は、上記一方の
セル(図３の３２)において、上記出力増幅回路(Ｉ５)を
構成する上記二つの能動素子(ＭP、ＭN)のそれぞれは、
そのゲート電極が共通接続され、そのソース・ドレイン
経路が並列接続された複数の能動素子からなることを特
徴とする(図１参照)。
【００１１】本発明の一実施形態による半導体集積回路
の製造方法は、上記第１と上記第２のセルとに実質的に
同一の入出力端子位置および内部回路素子配置を電子計
算機の記憶手段に予め登録する第１の工程と、上記第１
の工程で登録された上記セルの上記入出力端子位置およ
び上記内部回路素子配置を上記記憶手段から読み出し、
該読み出した上記セルの外部の信号印加形態を指定する
第２の工程と、上記第２の工程で指定された上記セルの
外部の信号印加形態に従ってレイアウトパターンを半導
体基板上に転写する第３の工程とを含むことを特徴とす
る(図２４参照)。
の製造方法は、上記第１と上記第２のセルとに実質的に
同一の入出力端子位置および内部回路素子配置を電子計
算機の記憶手段に予め登録する第１の工程と、上記第１
の工程で登録された上記セルの上記入出力端子位置およ
び上記内部回路素子配置を上記記憶手段から読み出し、
該読み出した上記セルの外部の信号印加形態を指定する
第２の工程と、上記第２の工程で指定された上記セルの
外部の信号印加形態に従ってレイアウトパターンを半導
体基板上に転写する第３の工程とを含むことを特徴とす
る(図２４参照)。
【００１２】
【作用】上述の如き本発明の一実施形態による半導体集
積回路によれば、第１のセル(図３の３１)と第２のセル
(図３の３２)とが実質的に同一の内部回路接続および実
質的に同一の内部回路素子配置を有していても、それぞ
れのセル外部での第１の入力端子(１５)と、第２の入力
端子(１６)と、第３の入力端子(１７)と、第４の入力端
子(１８)と、第５の入力端子(１９)と、第６の入力端子
(２０)と、第７の入力端子(２１)との複数の入力信号の
印加形態を変更するだけで、目的とする種々の論理を実
現可能となる。また、この複数の入力信号の独立性が高
ければ、より複雑な論理が実現可能となることは言うま
でもない。また、セル内部で、出力増幅回路(Ｉ５)の入
力と出力とはそれぞれ第１ノード(Ｎ３)と出力端子(２
２)とに接続されているため、セルの出力駆動能力を大
きくすることが可能となる。また、一方のセル(図３の
３２)はその外部から、第１の入力端子(１５)に第１の
入力信号(Ａ)が印加され、第２の入力端子(１６)に第１
の入力信号(Ａ)と逆相の第２の入力信号(ＡＮ)が印加さ
れ、第３の入力端子(１７)に第３の入力信号(Ｂ)が印加
され、第４の入力端子(１８)に第３の入力信号(Ｂ)と逆
相の第４の入力信号(ＡＮ)が印加されているため、セル
内部で入力信号反転用のインバータが省略されている。
その結果、セルを小面積とすることも可能となる。
積回路によれば、第１のセル(図３の３１)と第２のセル
(図３の３２)とが実質的に同一の内部回路接続および実
質的に同一の内部回路素子配置を有していても、それぞ
れのセル外部での第１の入力端子(１５)と、第２の入力
端子(１６)と、第３の入力端子(１７)と、第４の入力端
子(１８)と、第５の入力端子(１９)と、第６の入力端子
(２０)と、第７の入力端子(２１)との複数の入力信号の
印加形態を変更するだけで、目的とする種々の論理を実
現可能となる。また、この複数の入力信号の独立性が高
ければ、より複雑な論理が実現可能となることは言うま
でもない。また、セル内部で、出力増幅回路(Ｉ５)の入
力と出力とはそれぞれ第１ノード(Ｎ３)と出力端子(２
２)とに接続されているため、セルの出力駆動能力を大
きくすることが可能となる。また、一方のセル(図３の
３２)はその外部から、第１の入力端子(１５)に第１の
入力信号(Ａ)が印加され、第２の入力端子(１６)に第１
の入力信号(Ａ)と逆相の第２の入力信号(ＡＮ)が印加さ
れ、第３の入力端子(１７)に第３の入力信号(Ｂ)が印加
され、第４の入力端子(１８)に第３の入力信号(Ｂ)と逆
相の第４の入力信号(ＡＮ)が印加されているため、セル
内部で入力信号反転用のインバータが省略されている。
その結果、セルを小面積とすることも可能となる。
【００１３】また、本発明の他の一実施形態による半導
体集積回路によれば、セル内部で入力信号反転用の第１
と第２のインバータが配置されているので、セル面積は
少し大きくなるが、セル外部から相補入力信号を印加す
る必要が無くなり、その結果セル外部の配線チャネルの
面積を低減することができる。
体集積回路によれば、セル内部で入力信号反転用の第１
と第２のインバータが配置されているので、セル面積は
少し大きくなるが、セル外部から相補入力信号を印加す
る必要が無くなり、その結果セル外部の配線チャネルの
面積を低減することができる。
【００１４】さらに、本発明の一実施形態による半導体
集積回路によれば、セル内部の出力駆動能力向上のため
の出力増幅回路(Ｉ５)に動作電位を供給するための第１
動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)と
が配置されている。また、一方のセル(図３の３２)はそ
の外部から、第６の入力端子(２０)と第７の入力端子
(２１)とに第１、第２、第３、第４の入力信号(Ａ，Ａ
Ｎ，Ｂ，ＢＮ)のいずれかの信号が印加されることによ
っても、その目的とする論理を実現することができる。
しかし、本発明の具体的な実施形態のように、一方のセ
ルの第６の入力端子(２０)と第７の入力端子(２１)とに
第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮ
Ｄ)のいずれかの固定電位を印加することにより、その
目的とする同一の論理を実現することができる。このよ
うに、固定電位を印加する場合のほうが、前段回路から
一方のセルへの複数の入力信号の印加の駆動負荷が小さ
くなり、さらに、速度性能を向上することが可能とな
る。
集積回路によれば、セル内部の出力駆動能力向上のため
の出力増幅回路(Ｉ５)に動作電位を供給するための第１
動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)と
が配置されている。また、一方のセル(図３の３２)はそ
の外部から、第６の入力端子(２０)と第７の入力端子
(２１)とに第１、第２、第３、第４の入力信号(Ａ，Ａ
Ｎ，Ｂ，ＢＮ)のいずれかの信号が印加されることによ
っても、その目的とする論理を実現することができる。
しかし、本発明の具体的な実施形態のように、一方のセ
ルの第６の入力端子(２０)と第７の入力端子(２１)とに
第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮ
Ｄ)のいずれかの固定電位を印加することにより、その
目的とする同一の論理を実現することができる。このよ
うに、固定電位を印加する場合のほうが、前段回路から
一方のセルへの複数の入力信号の印加の駆動負荷が小さ
くなり、さらに、速度性能を向上することが可能とな
る。
【００１５】本発明のより具体的な実施形態による半導
体集積回路は、実質的に平行に配置された第１動作電位
供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)との間に一
方のセル(図３の３２)の第１、第２、第３、第４の能動
素子(Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６)と出力増幅回路
(Ｉ５)とが配置されているので、第１動作電位供給線
(ＶCC)および第２動作電位供給線(ＧＮＤ)と略直交する
配線により一方のセルの第６の入力端子(２０)と第７の
入力端子(２１)とに第１動作電位供給線(ＶCC)と第２動
作電位供給線(ＧＮＤ)のいずれかの固定電位を容易に印
加することができる。本発明のより具体的な実施形態に
よる半導体集積回路では、第１動作電位供給線(ＶCC)お
よび第２動作電位供給線(ＧＮＤ)の長手方向と、第１の
能動素子(Ｍ１３)、第２の能動素子(Ｍ１４)、第３の能
動素子(Ｍ１５)、第４の能動素子(Ｍ１６)、出力増幅回
路(Ｉ５)を構成する二つの能動素子(ＭP、ＭN)のそれぞ
れのゲート電極の長手方向との配置が工夫されているの
で、小さなセル面積を実現できる(図１参照)。本発明の
より具体的な実施形態による半導体集積回路では、上記
出力増幅回路(Ｉ５)を構成する上記二つの能動素子
(ＭP、ＭN)のそれぞれは、並列接続された複数の能動素
子からなるので、小さなセル面積にもかかわらず、上記
出力増幅回路(Ｉ５)の出力駆動能力を大きくできる(図
１参照)。
体集積回路は、実質的に平行に配置された第１動作電位
供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)との間に一
方のセル(図３の３２)の第１、第２、第３、第４の能動
素子(Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６)と出力増幅回路
(Ｉ５)とが配置されているので、第１動作電位供給線
(ＶCC)および第２動作電位供給線(ＧＮＤ)と略直交する
配線により一方のセルの第６の入力端子(２０)と第７の
入力端子(２１)とに第１動作電位供給線(ＶCC)と第２動
作電位供給線(ＧＮＤ)のいずれかの固定電位を容易に印
加することができる。本発明のより具体的な実施形態に
よる半導体集積回路では、第１動作電位供給線(ＶCC)お
よび第２動作電位供給線(ＧＮＤ)の長手方向と、第１の
能動素子(Ｍ１３)、第２の能動素子(Ｍ１４)、第３の能
動素子(Ｍ１５)、第４の能動素子(Ｍ１６)、出力増幅回
路(Ｉ５)を構成する二つの能動素子(ＭP、ＭN)のそれぞ
れのゲート電極の長手方向との配置が工夫されているの
で、小さなセル面積を実現できる(図１参照)。本発明の
より具体的な実施形態による半導体集積回路では、上記
出力増幅回路(Ｉ５)を構成する上記二つの能動素子
(ＭP、ＭN)のそれぞれは、並列接続された複数の能動素
子からなるので、小さなセル面積にもかかわらず、上記
出力増幅回路(Ｉ５)の出力駆動能力を大きくできる(図
１参照)。
【００１６】本発明の一実施形態による半導体集積回路
の製造方法(図２４参照)は、上述の利点を有するセルを
含む半導体集積回路の電子計算機支援による設計(ＣＡ
Ｄ)およびこの設計による実際の製造を可能とするもの
である。本発明のその他の目的と特徴は、以下の実施例
から明らかとなろう。
の製造方法(図２４参照)は、上述の利点を有するセルを
含む半導体集積回路の電子計算機支援による設計(ＣＡ
Ｄ)およびこの設計による実際の製造を可能とするもの
である。本発明のその他の目的と特徴は、以下の実施例
から明らかとなろう。
【００１７】
【実施例】以上本発明の基本的な構成と作用を説明した
が、以下に本発明の実施例を図面に沿って詳細に説明す
る。
が、以下に本発明の実施例を図面に沿って詳細に説明す
る。
【００１８】図１は上述した本発明の基本的な構成を有
するセルサイブラリに登録された２つのセル例を示すも
のであり、２つのセルＰＣ３，ＰＣ４のそれぞれのセル
サイズと端子位置、論理機能、セル内部回路、遅延時間
特性を上部に示し、セルＰＣ３の内部回路素子配置(レ
イアウトパータン)を下部に示している。セルＰＣ４は
セルＰＣ３より内部回路素子数が２つ多く、入力信号数
が１つ多いことにより、セルＰＣ３より複雑な論理を実
現することが可能となる。図１の下部のセルＰＣ３の内
部回路素子配置(レイアウトパータン)に示すように、実
質的に四角形の形状を有するセルの内部で、第１動作電
位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)とは実質
的に平行に配置されてなり、第１動作電位供給線と第２
動作電位供給線との間に、ｎチャネル型の第１、第２、
第３、第４のＭＯＳトランジスタ(Ｍ１３，Ｍ１４，Ｍ
１５，Ｍ１６)と、出力インバータ(Ｉ５)を構成するｐ
チャネル型の出力ＭＯＳトランジスタ(ＭP)およびｎチ
ャネル型の出力ＭＯＳトランジスタ(ＭN)とが配置さ
れ、出力インバータ(Ｉ５)は第１動作電位供給線と第２
動作電位供給線とに接続されることにより動作電位が供
給され、第１のＭＯＳトランジスタ(Ｍ１３)のゲート電
極は第１の入力端子(１５)に接続され、第２のＭＯＳト
ランジスタ(Ｍ１４)のゲート電極は第２の入力端子(１
６)に接続され、第３のＭＯＳトランジスタ(Ｍ１５)の
ゲート電極は第３の入力端子(１７)に接続され、第４の
ＭＯＳトランジスタ(Ｍ１６)のゲート電極は第４の入力
端子(１８)に接続され、第１のＭＯＳトランジスタ(Ｍ
１３)のソース・ドレイン経路は第１ノード(Ｎ３)と第
７の入力端子(２１)との間に接続され、第２のＭＯＳト
ランジスタ(Ｍ１４)のソース・ドレイン経路は第１ノー
ド(Ｎ３)と第２ノード(Ｎ４)との間に接続され、第３の
ＭＯＳトランジスタ(Ｍ１５)のソース・ドレイン経路は
第２ノード(Ｎ４)と第６の入力端子(２０)との間に接続
され、第４のＭＯＳトランジスタ(Ｍ１６)のソース・ド
レイン経路は第２ノード(Ｎ４)と第５の入力端子(１９)
との間に接続され、出力インバータ(Ｉ５)の入力である
ｐチャネル型の出力ＭＯＳトランジスタ(ＭP)およびｎ
チャネル型の出力ＭＯＳトランジスタ(ＭN)のゲート電
極と出力インバータ(Ｉ５)の出力であるｐチャネル型の
出力ＭＯＳトランジスタ(ＭP)およびｎチャネル型の出
力ＭＯＳトランジスタ(ＭN)のドレイン領域とはそれぞ
れ第１ノード(Ｎ３)と出力端子(２２)とに接続されてい
る。尚、図１のセルＰＣ３で、第１のインバータの入力
と出力とを第２の入力端子(１６)と第１のＭＯＳトラン
ジスタ(Ｍ１３)のゲート電極にそれぞれ接続し、第２の
インバータの入力と出力とを第４の入力端子(１６)と第
４のＭＯＳトランジスタ(Ｍ１６)のゲート電極にそれぞ
れ接続すれば、セル面積は少し大きくなるものの、セル
から第１の入力端子(１５)と第３の入力端子(１８)とを
省略することができるとともに、セル外部からの相補入
力信号の供給を不必要とでき、セル外部の配線チャネル
面積を低減することが可能となる。特に、セル内部で、
第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮ
Ｄ)の方向と略直交する方向に、ｎチャネル型の第１、
第２、第３、第４のＭＯＳトランジスタ(Ｍ１３，Ｍ１
４，Ｍ１５，Ｍ１６)と、出力インバータ(Ｉ５)を構成
するｎチャネル型の出力ＭＯＳトランジスタ(ＭN)のチ
ャネル長(Ｌ1)が規定されている。また、出力インバー
タ(Ｉ５)の定常電流を低減するためのｐチャネル型のＭ
ＯＳトランジスタ(ＭP’)が配置されているため、出力
インバータ(Ｉ５)を構成するｐチャネル型の出力ＭＯＳ
トランジスタ(ＭP)のチャネル長(Ｌ2)は少し上述のチャ
ネル長(Ｌ1)より小さくなっている。また、出力インバ
ータ(Ｉ５)の出力駆動能力を大きくするため、ｐチャネ
ル型の出力ＭＯＳトランジスタ(ＭP)およびｎチャネル
型の出力ＭＯＳトランジスタ(ＭN)はそれぞれ２つのゲ
ート電極が共通接続され、２つのソース・ドレイン経路
が並列接続されていることに注意されたい。このよう
に、セルＰＣ３は、ｎチャネルＭＯＳトランジスタ（Ｍ
１３とＭ１４，あるいはＭ１５とＭ１６)を対にした２
分木状に接続した内部回路を用い、この回路接続に対応
したマスクパターンレイアウトを予め行なっておく（図
１下図)。尚、セルＰＣ３には４つのゲート入力端子(１
５〜１８)と、３つの開放ドレイン入力端子(１９〜２
１)とがあり、２２が出力端子である。これら端子は、
例えば、第１層配線と第２層目配線とのスルーホールを
用いて形成する(図１下図参照)。この時、セル内部のト
ランジスタ間の配線は主に第１層目の配線で行ない(図
１の下部の”セル内のレイアウトパターン”参照)、セ
ル相互間の配線はスルーホールに第２層配線を接続して
行なう。第２層配線と交差する横方向の配線は、さら
に、第３層配線によって行なうことができる(図３の”
セルの配置とセル外の配線”参照)。本セルはＭＯＳＦ
ＥＴのドレイン端子(図１の１９，２０，２１)が開放と
なっており、この開放ドレイン端子に対するセル外部か
らの入力の印加形態を変えることにより、異なった論理
出力を得ることができる。開放ドレイン端子(１９、２
０，２１)への入力の印加形態としては、以下に示す形
態がある(図２参照)。すなわち、入力の印加形態は、
(１)電源線(ＶCC)に接続する、(２)接地線(ＧＮＤ)に接
続する、(３)他の入力端子(１５−２１)に与える信号と
同一の信号と接続する、(４)他の入力端子(１５−２１)
に与える信号の相補信号と接続する、(５)以上にあては
まらない独立な信号を接続する、である。尚、セルＰＣ
４の内部回路素子配置(レイアウトパータン)も、セルＰ
Ｃ３の内部回路素子配置(レイアウトパータン)と同様に
構成されることができる。
するセルサイブラリに登録された２つのセル例を示すも
のであり、２つのセルＰＣ３，ＰＣ４のそれぞれのセル
サイズと端子位置、論理機能、セル内部回路、遅延時間
特性を上部に示し、セルＰＣ３の内部回路素子配置(レ
イアウトパータン)を下部に示している。セルＰＣ４は
セルＰＣ３より内部回路素子数が２つ多く、入力信号数
が１つ多いことにより、セルＰＣ３より複雑な論理を実
現することが可能となる。図１の下部のセルＰＣ３の内
部回路素子配置(レイアウトパータン)に示すように、実
質的に四角形の形状を有するセルの内部で、第１動作電
位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)とは実質
的に平行に配置されてなり、第１動作電位供給線と第２
動作電位供給線との間に、ｎチャネル型の第１、第２、
第３、第４のＭＯＳトランジスタ(Ｍ１３，Ｍ１４，Ｍ
１５，Ｍ１６)と、出力インバータ(Ｉ５)を構成するｐ
チャネル型の出力ＭＯＳトランジスタ(ＭP)およびｎチ
ャネル型の出力ＭＯＳトランジスタ(ＭN)とが配置さ
れ、出力インバータ(Ｉ５)は第１動作電位供給線と第２
動作電位供給線とに接続されることにより動作電位が供
給され、第１のＭＯＳトランジスタ(Ｍ１３)のゲート電
極は第１の入力端子(１５)に接続され、第２のＭＯＳト
ランジスタ(Ｍ１４)のゲート電極は第２の入力端子(１
６)に接続され、第３のＭＯＳトランジスタ(Ｍ１５)の
ゲート電極は第３の入力端子(１７)に接続され、第４の
ＭＯＳトランジスタ(Ｍ１６)のゲート電極は第４の入力
端子(１８)に接続され、第１のＭＯＳトランジスタ(Ｍ
１３)のソース・ドレイン経路は第１ノード(Ｎ３)と第
７の入力端子(２１)との間に接続され、第２のＭＯＳト
ランジスタ(Ｍ１４)のソース・ドレイン経路は第１ノー
ド(Ｎ３)と第２ノード(Ｎ４)との間に接続され、第３の
ＭＯＳトランジスタ(Ｍ１５)のソース・ドレイン経路は
第２ノード(Ｎ４)と第６の入力端子(２０)との間に接続
され、第４のＭＯＳトランジスタ(Ｍ１６)のソース・ド
レイン経路は第２ノード(Ｎ４)と第５の入力端子(１９)
との間に接続され、出力インバータ(Ｉ５)の入力である
ｐチャネル型の出力ＭＯＳトランジスタ(ＭP)およびｎ
チャネル型の出力ＭＯＳトランジスタ(ＭN)のゲート電
極と出力インバータ(Ｉ５)の出力であるｐチャネル型の
出力ＭＯＳトランジスタ(ＭP)およびｎチャネル型の出
力ＭＯＳトランジスタ(ＭN)のドレイン領域とはそれぞ
れ第１ノード(Ｎ３)と出力端子(２２)とに接続されてい
る。尚、図１のセルＰＣ３で、第１のインバータの入力
と出力とを第２の入力端子(１６)と第１のＭＯＳトラン
ジスタ(Ｍ１３)のゲート電極にそれぞれ接続し、第２の
インバータの入力と出力とを第４の入力端子(１６)と第
４のＭＯＳトランジスタ(Ｍ１６)のゲート電極にそれぞ
れ接続すれば、セル面積は少し大きくなるものの、セル
から第１の入力端子(１５)と第３の入力端子(１８)とを
省略することができるとともに、セル外部からの相補入
力信号の供給を不必要とでき、セル外部の配線チャネル
面積を低減することが可能となる。特に、セル内部で、
第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮ
Ｄ)の方向と略直交する方向に、ｎチャネル型の第１、
第２、第３、第４のＭＯＳトランジスタ(Ｍ１３，Ｍ１
４，Ｍ１５，Ｍ１６)と、出力インバータ(Ｉ５)を構成
するｎチャネル型の出力ＭＯＳトランジスタ(ＭN)のチ
ャネル長(Ｌ1)が規定されている。また、出力インバー
タ(Ｉ５)の定常電流を低減するためのｐチャネル型のＭ
ＯＳトランジスタ(ＭP’)が配置されているため、出力
インバータ(Ｉ５)を構成するｐチャネル型の出力ＭＯＳ
トランジスタ(ＭP)のチャネル長(Ｌ2)は少し上述のチャ
ネル長(Ｌ1)より小さくなっている。また、出力インバ
ータ(Ｉ５)の出力駆動能力を大きくするため、ｐチャネ
ル型の出力ＭＯＳトランジスタ(ＭP)およびｎチャネル
型の出力ＭＯＳトランジスタ(ＭN)はそれぞれ２つのゲ
ート電極が共通接続され、２つのソース・ドレイン経路
が並列接続されていることに注意されたい。このよう
に、セルＰＣ３は、ｎチャネルＭＯＳトランジスタ（Ｍ
１３とＭ１４，あるいはＭ１５とＭ１６)を対にした２
分木状に接続した内部回路を用い、この回路接続に対応
したマスクパターンレイアウトを予め行なっておく（図
１下図)。尚、セルＰＣ３には４つのゲート入力端子(１
５〜１８)と、３つの開放ドレイン入力端子(１９〜２
１)とがあり、２２が出力端子である。これら端子は、
例えば、第１層配線と第２層目配線とのスルーホールを
用いて形成する(図１下図参照)。この時、セル内部のト
ランジスタ間の配線は主に第１層目の配線で行ない(図
１の下部の”セル内のレイアウトパターン”参照)、セ
ル相互間の配線はスルーホールに第２層配線を接続して
行なう。第２層配線と交差する横方向の配線は、さら
に、第３層配線によって行なうことができる(図３の”
セルの配置とセル外の配線”参照)。本セルはＭＯＳＦ
ＥＴのドレイン端子(図１の１９，２０，２１)が開放と
なっており、この開放ドレイン端子に対するセル外部か
らの入力の印加形態を変えることにより、異なった論理
出力を得ることができる。開放ドレイン端子(１９、２
０，２１)への入力の印加形態としては、以下に示す形
態がある(図２参照)。すなわち、入力の印加形態は、
(１)電源線(ＶCC)に接続する、(２)接地線(ＧＮＤ)に接
続する、(３)他の入力端子(１５−２１)に与える信号と
同一の信号と接続する、(４)他の入力端子(１５−２１)
に与える信号の相補信号と接続する、(５)以上にあては
まらない独立な信号を接続する、である。尚、セルＰＣ
４の内部回路素子配置(レイアウトパータン)も、セルＰ
Ｃ３の内部回路素子配置(レイアウトパータン)と同様に
構成されることができる。
【００１９】図２に示すように、開放ドレイン端子(１
９−２１)に与える信号の印加形態を変化させることに
より、様々な論理出力を得ることができる。図２の９つ
の例では、ゲート入力端子(１５，１６，１７，１８)に
は皆等しくＡ，ＡＮ，Ｂ，ＢＮの信号が与えられている
(相補信号を末尾にＮを加えて示す)。開放ドレイン端子
(１９−２１)への信号の印加形態はそれぞれ異なる。図
２のａにおいては開放ドレイン端子１９，２１を接地線
に接続し、端子２０には他の入力信号(１５−１９、２
１)とは独立の信号(Ｃ)を与えている。この時、(１５)
＝Ａ、(１６)＝ＡＮ、(１７)＝Ｂ、(１８)＝ＢＮ、(１
９)＝０、(２０)＝Ｃ、(２１)＝０の条件を、次式で与
えられるセルの出力式(図１”論理機能”参照)に代入す
れば、 (22)=(((19)(18)+(20)(17))(16)+(21)(15))N 出力端子(２２)への論理出力を得ることができる。この
場合は (２２)＝((ＡＮ)ＢＣ)Ｎ となり３入力のＮＡＮＤの機能が実現できる(但し、Ａ
入力は負論理)。また図２のｂに示すように、開放ドレ
イン端子２０、２１を電源線に接続し、１９に他の入力
端子とは独立の信号(Ｃ)を与えることにより３入力のＮ
ＯＲを実現することができる。他の論理機能についても
同様である。
９−２１)に与える信号の印加形態を変化させることに
より、様々な論理出力を得ることができる。図２の９つ
の例では、ゲート入力端子(１５，１６，１７，１８)に
は皆等しくＡ，ＡＮ，Ｂ，ＢＮの信号が与えられている
(相補信号を末尾にＮを加えて示す)。開放ドレイン端子
(１９−２１)への信号の印加形態はそれぞれ異なる。図
２のａにおいては開放ドレイン端子１９，２１を接地線
に接続し、端子２０には他の入力信号(１５−１９、２
１)とは独立の信号(Ｃ)を与えている。この時、(１５)
＝Ａ、(１６)＝ＡＮ、(１７)＝Ｂ、(１８)＝ＢＮ、(１
９)＝０、(２０)＝Ｃ、(２１)＝０の条件を、次式で与
えられるセルの出力式(図１”論理機能”参照)に代入す
れば、 (22)=(((19)(18)+(20)(17))(16)+(21)(15))N 出力端子(２２)への論理出力を得ることができる。この
場合は (２２)＝((ＡＮ)ＢＣ)Ｎ となり３入力のＮＡＮＤの機能が実現できる(但し、Ａ
入力は負論理)。また図２のｂに示すように、開放ドレ
イン端子２０、２１を電源線に接続し、１９に他の入力
端子とは独立の信号(Ｃ)を与えることにより３入力のＮ
ＯＲを実現することができる。他の論理機能についても
同様である。
【００２０】このように、内部回路接続が互いに同一で
あるとともに単純な２つのセルＰＣ３((３１)、(３２))
を用いて、複雑な論理機能を実現した例を図３に示す。
図３に示すように、セルＰＣ３((３１)、(３２))を２個
配置し、２つのセルの電源線(ＶCC)と接地線(ＧＮＤ)と
を共通接続するとともに、セル外部における信号供給配
線を異ならせることにより３入力のＮＡＮＤと３入力の
ＮＯＲが実現できる。この時、セル内の素子配置、およ
びセル内の配線は当然２つのセルで同一であるから、上
からチップを見たときのレイアウトパターンは２つのセ
ルとも同じである(図３の下部の”セル内のレイアウト
パターン”参照)。本実施例のセルＰＣ３の大きな特徴
は、３入力のＮＡＮＤのような単純な論理だけでなく、
図２のｄに示すように２入力(ＢＮ，Ｃ)のＸＯＲをとっ
てその出力をさらに第３の信号(Ａ)とＮＡＮＤをとると
いう複雑な機能もセル１個により実現できる点である。
この場合開放ドレイン端子１９は接地線(ＧＮＤ)と接続
し、端子２０は独立な信号Ｃと接続し、端子２１には信
号Ｃの相補信号を接続する。この同じ論理機能を図５に
示すような従来のセルライブラリを用いて実現しようと
すると内部回路接続および内部回路素子配置の異なった
少なくとも２つのセルＯＲ３，ＡＮ３を組み合わせる必
要がある。
あるとともに単純な２つのセルＰＣ３((３１)、(３２))
を用いて、複雑な論理機能を実現した例を図３に示す。
図３に示すように、セルＰＣ３((３１)、(３２))を２個
配置し、２つのセルの電源線(ＶCC)と接地線(ＧＮＤ)と
を共通接続するとともに、セル外部における信号供給配
線を異ならせることにより３入力のＮＡＮＤと３入力の
ＮＯＲが実現できる。この時、セル内の素子配置、およ
びセル内の配線は当然２つのセルで同一であるから、上
からチップを見たときのレイアウトパターンは２つのセ
ルとも同じである(図３の下部の”セル内のレイアウト
パターン”参照)。本実施例のセルＰＣ３の大きな特徴
は、３入力のＮＡＮＤのような単純な論理だけでなく、
図２のｄに示すように２入力(ＢＮ，Ｃ)のＸＯＲをとっ
てその出力をさらに第３の信号(Ａ)とＮＡＮＤをとると
いう複雑な機能もセル１個により実現できる点である。
この場合開放ドレイン端子１９は接地線(ＧＮＤ)と接続
し、端子２０は独立な信号Ｃと接続し、端子２１には信
号Ｃの相補信号を接続する。この同じ論理機能を図５に
示すような従来のセルライブラリを用いて実現しようと
すると内部回路接続および内部回路素子配置の異なった
少なくとも２つのセルＯＲ３，ＡＮ３を組み合わせる必
要がある。
【００２１】一方、図４には内部回路接続および内部回
路素子配置が同一である本実施例のセルＰＣ３を２個だ
け用いてかなり複雑な論理機能を実現した例を示す。こ
の図４の例では、従来の７個のセルを必要とする論理
を、内部回路接続および内部回路素子配置の同一の２個
のセルＰＣ３のみにより実現できることを示している。
このように、本セルＰＣ３を１個のみ使用することで、
複雑な種々の論理機能を実現できるので、複雑な論理機
能の論理回路を極めてコンパクトに実現することができ
る。以上のように、従来の実用的なセルライブラリとい
えば６０個以上のセルを用意する必要があったが、本発
明では１０個以下の種類のセルでセルライブラリを実現
できる。これまで説明してきたＰＣ３(図１参照)の他
に、図１のＰＣ４と各種のインバータ回路があれば、従
来の６０個のライブラリよりはるかに多くの機能を実現
できる。図１のＰＣ４はＰＣ３の端子２１にさらに２個
のＭＯＳＦＥＴを接続したもので、ＰＣ３よりもさらに
複雑な論理機能を実現できる。従って、これらのセルＰ
Ｃ３，ＰＣ４により、短時間に高性能な集積回路が実現
できる。また、複雑な論理機能をコンパクトに実現でき
るため、回路の速度、面積、消費電力のいずれも大きく
改善することができる。
路素子配置が同一である本実施例のセルＰＣ３を２個だ
け用いてかなり複雑な論理機能を実現した例を示す。こ
の図４の例では、従来の７個のセルを必要とする論理
を、内部回路接続および内部回路素子配置の同一の２個
のセルＰＣ３のみにより実現できることを示している。
このように、本セルＰＣ３を１個のみ使用することで、
複雑な種々の論理機能を実現できるので、複雑な論理機
能の論理回路を極めてコンパクトに実現することができ
る。以上のように、従来の実用的なセルライブラリとい
えば６０個以上のセルを用意する必要があったが、本発
明では１０個以下の種類のセルでセルライブラリを実現
できる。これまで説明してきたＰＣ３(図１参照)の他
に、図１のＰＣ４と各種のインバータ回路があれば、従
来の６０個のライブラリよりはるかに多くの機能を実現
できる。図１のＰＣ４はＰＣ３の端子２１にさらに２個
のＭＯＳＦＥＴを接続したもので、ＰＣ３よりもさらに
複雑な論理機能を実現できる。従って、これらのセルＰ
Ｃ３，ＰＣ４により、短時間に高性能な集積回路が実現
できる。また、複雑な論理機能をコンパクトに実現でき
るため、回路の速度、面積、消費電力のいずれも大きく
改善することができる。
【００２２】尚、図１の本実施例のＰＣ３セルは、Past
ernak et alの文献に開示された図５の３入力ＯＲの一
部分(Ｍ９−Ｍ１２を接続している部分)を単にセルとし
て登録し直したものに見えるかもしれない。しかし、こ
れを当業者が着想をするには大きな困難があることを指
摘しておきたい。これは、以下に述べる事情による。Ｃ
ＡＤのセルライブラリに登録されるセルとは、上記した
ようにレイアウト済みの論理回路であり、集積回路全体
の論理設計を行なう前に用意するものである。セルのレ
イアウトは手間暇のかかる作業であるから、論理設計に
おいて使用頻度の高い論理機能のセルを選んでセルライ
ブラリを構築するのは当然のことである。従来、使用頻
度の高い論理機能とは、１入力ＩＮＶＥＲＴＥＲ，２入
力もしくは３入力のＡＮＤ、ＯＲ、ＸＯＲ(あるいは、
これらの否定)であり、これらを組み合わせていかにし
て効率良く集積回路の複雑な論理を構成するかが論理設
計者の腕の見せどころである。これに対して、図１の本
実施例のＰＣ３セルの論理出力(２２)を、入力端子(１
５〜２１)の信号の関数としてＢｏｏｌ式で表わすと以
下のような複雑なものとなってしまう(図１”論理機
能”参照)。 (22)=(((19)(18)+(20)(17))(16)+(21)(15))N 従って、このような複雑な論理機能を有し、使用頻度が
低いと考えられる回路をセルライブラリの基本セルとし
て敢えて用いるには、当業者には相当の抵抗がある。す
なわち、セルライブラリを作ることは相当手間暇のかか
る作業であるので、その時に、従来の論理設計において
使用頻度がほとんどない回路をセルとして登録しようと
いうのは、よほど強い動機付けがないとできるものでは
ない。Pasternak et alの上記文献もスタンダードセル
の論理機能としてＡＮＤ，ＯＲ，ＸＯＲをあげているの
は、従来のこの伝統的な考え方に沿っているものであ
る。また、Yano et alの上記文献も、やはりこの伝統的
な考え方に沿っている。このYanoは、本発明の発明者の
一人であるが、この文献が著作された１９９０年の時点
では２分岐のパストランジスタ回路の内部回路の信号印
加接続を部分的に変更するだけで、ＡＮＤ回路がＯＲ回
路に変更できることを認識しており、これをこの論文に
記している。しかし、部分的にせよ接続変更は必要なの
でＡＮＤとＯＲという別々のセルが必要であると考えて
いた。また、ＡＮＤやＯＲやＸＯＲという別のセルを基
本に論理設計を行なうという従来の前提を疑うところま
でには至らなかった。このように論理回路の設計者にと
って、ＡＮＤやＯＲやＸＯＲの別々のセルを使って論理
設計を行なうということは、”算数をするのに数字をつ
かう”のにも似た前提であって、この伝統的な考え方を
見直すということは当業者にとって極めて困難であっ
た。これに対して、発明者等は図１のセルＰＣ３を１種
類のみ用いることにより、そのセル外部からの入力信号
の印加形態を変えるだけで異なる多くの論理機能が実現
されることを見出した。これにより、セルの機能はＡＮ
ＤやＯＲを基にした判り易いものでなくてはならないと
いう従来の固定観念から脱却して、この２分岐接続回路
自体をセルとして登録し、これを基にした論理設計のあ
るべき姿を再構築すべきであるという発想に至ったもの
である。また、一方、図１の論理機能の異なる複数のセ
ルＰＣ３セルは、内部回路接続および内部回路素子配置
が同一であり、セル外部からの入力信号の印加形態のみ
が異なるので、図１のセルＰＣ３の機能が複雑で分かり
にくいという点は、数年前であれば致命的な欠点であっ
た。仮りに、セルライブラリにセルＰＣ３が用意された
と仮定しても、論理設計者はこのようなわかりにくいセ
ルを使おうとはしかったであろう。ところが最近論理自
動合成ツール(目的とする論理機能を入力すると、これ
を実現するセルの接続ネットリストを自動的に出力する
ツール)が急速に実用化されたため、最適な論理回路を
設計する(すなわちセルの接続関係を決定する)のは設計
者ではなく、コンピュータが行なうようになりつつあ
る。以上の状況に基づき、セル機能が設計者にとっての
判り易いかどうかは、潜在的にはすでに重要ではなくな
っていることに本発明者は気がついた。これを基に、長
年にわたって用いられてきたＡＮＤ，ＯＲ，ＸＯＲ，Ｉ
ＮＶＥＲＴを基本セルとする集積回路の論理設計の基本
を覆す本発明に至ったものである。実際発明者らは、図
１のようなセルを組み合わせて任意の論理機能を実現す
るソフトウエアの開発にも成功している。また、これを
用いると、集積回路の面積、速度、消費電力が大幅に改
善されることを確認している。
ernak et alの文献に開示された図５の３入力ＯＲの一
部分(Ｍ９−Ｍ１２を接続している部分)を単にセルとし
て登録し直したものに見えるかもしれない。しかし、こ
れを当業者が着想をするには大きな困難があることを指
摘しておきたい。これは、以下に述べる事情による。Ｃ
ＡＤのセルライブラリに登録されるセルとは、上記した
ようにレイアウト済みの論理回路であり、集積回路全体
の論理設計を行なう前に用意するものである。セルのレ
イアウトは手間暇のかかる作業であるから、論理設計に
おいて使用頻度の高い論理機能のセルを選んでセルライ
ブラリを構築するのは当然のことである。従来、使用頻
度の高い論理機能とは、１入力ＩＮＶＥＲＴＥＲ，２入
力もしくは３入力のＡＮＤ、ＯＲ、ＸＯＲ(あるいは、
これらの否定)であり、これらを組み合わせていかにし
て効率良く集積回路の複雑な論理を構成するかが論理設
計者の腕の見せどころである。これに対して、図１の本
実施例のＰＣ３セルの論理出力(２２)を、入力端子(１
５〜２１)の信号の関数としてＢｏｏｌ式で表わすと以
下のような複雑なものとなってしまう(図１”論理機
能”参照)。 (22)=(((19)(18)+(20)(17))(16)+(21)(15))N 従って、このような複雑な論理機能を有し、使用頻度が
低いと考えられる回路をセルライブラリの基本セルとし
て敢えて用いるには、当業者には相当の抵抗がある。す
なわち、セルライブラリを作ることは相当手間暇のかか
る作業であるので、その時に、従来の論理設計において
使用頻度がほとんどない回路をセルとして登録しようと
いうのは、よほど強い動機付けがないとできるものでは
ない。Pasternak et alの上記文献もスタンダードセル
の論理機能としてＡＮＤ，ＯＲ，ＸＯＲをあげているの
は、従来のこの伝統的な考え方に沿っているものであ
る。また、Yano et alの上記文献も、やはりこの伝統的
な考え方に沿っている。このYanoは、本発明の発明者の
一人であるが、この文献が著作された１９９０年の時点
では２分岐のパストランジスタ回路の内部回路の信号印
加接続を部分的に変更するだけで、ＡＮＤ回路がＯＲ回
路に変更できることを認識しており、これをこの論文に
記している。しかし、部分的にせよ接続変更は必要なの
でＡＮＤとＯＲという別々のセルが必要であると考えて
いた。また、ＡＮＤやＯＲやＸＯＲという別のセルを基
本に論理設計を行なうという従来の前提を疑うところま
でには至らなかった。このように論理回路の設計者にと
って、ＡＮＤやＯＲやＸＯＲの別々のセルを使って論理
設計を行なうということは、”算数をするのに数字をつ
かう”のにも似た前提であって、この伝統的な考え方を
見直すということは当業者にとって極めて困難であっ
た。これに対して、発明者等は図１のセルＰＣ３を１種
類のみ用いることにより、そのセル外部からの入力信号
の印加形態を変えるだけで異なる多くの論理機能が実現
されることを見出した。これにより、セルの機能はＡＮ
ＤやＯＲを基にした判り易いものでなくてはならないと
いう従来の固定観念から脱却して、この２分岐接続回路
自体をセルとして登録し、これを基にした論理設計のあ
るべき姿を再構築すべきであるという発想に至ったもの
である。また、一方、図１の論理機能の異なる複数のセ
ルＰＣ３セルは、内部回路接続および内部回路素子配置
が同一であり、セル外部からの入力信号の印加形態のみ
が異なるので、図１のセルＰＣ３の機能が複雑で分かり
にくいという点は、数年前であれば致命的な欠点であっ
た。仮りに、セルライブラリにセルＰＣ３が用意された
と仮定しても、論理設計者はこのようなわかりにくいセ
ルを使おうとはしかったであろう。ところが最近論理自
動合成ツール(目的とする論理機能を入力すると、これ
を実現するセルの接続ネットリストを自動的に出力する
ツール)が急速に実用化されたため、最適な論理回路を
設計する(すなわちセルの接続関係を決定する)のは設計
者ではなく、コンピュータが行なうようになりつつあ
る。以上の状況に基づき、セル機能が設計者にとっての
判り易いかどうかは、潜在的にはすでに重要ではなくな
っていることに本発明者は気がついた。これを基に、長
年にわたって用いられてきたＡＮＤ，ＯＲ，ＸＯＲ，Ｉ
ＮＶＥＲＴを基本セルとする集積回路の論理設計の基本
を覆す本発明に至ったものである。実際発明者らは、図
１のようなセルを組み合わせて任意の論理機能を実現す
るソフトウエアの開発にも成功している。また、これを
用いると、集積回路の面積、速度、消費電力が大幅に改
善されることを確認している。
【００２３】また、図１のセルＰＣ３の出力部には、増
幅回路(インバータ、Ｉ５)が設けられている。出力駆動
能力の大きなこの増幅回路Ｉ５によって、パストランジ
スタ(Ｍ１３〜Ｍ１５)のオン抵抗による出力端子(２２)
の負荷容量依存性が実質的に零となるとともに、セルの
出力信号は入力側の開放ドレイン端子(１９、２０、２
１)に逆に伝わることがなくなる。すなわち、一度入力
信号が確定したら、出力信号が変化しても入力信号に影
響が及ぶことはない。このため、多くのセルからなる回
路全体の遅延時間は、各セルの遅延時間を足しあわせた
ものとして表わすことができる。従って、セルの遅延時
間を出力の負荷容量の関数として予め評価しておけば、
全体の遅延時間を極めて短時間に評価することができ
る。もしも、出力部の増幅回路がない場合には、着目す
るセルの遅延時間がセルの入出力の条件だけでは決まら
なくなってしまい、回路全体のアナログ回路としての動
作により決定される。従って、回路全体のアナログ回路
解析を行なわないと遅延時間が決定できなくなる。これ
では、タイミング設計に大きな労力と時間が必要とな
る。図１の実施例のセルＰＣ３の入出力端子１５〜２１
は、配線格子上に置かれている。この配線格子とは、セ
ル相互間の接続配線を配置することのできるチャネルか
ら構成される格子である。例えば、図３では縦方向に第
２層配線のチャネルが等間隔で設置されており、横方向
に第３層配線のチャネルが等間隔で設置されており、第
２層配線と第３層配線とのスルーホールはこの交点に設
ける。このような配線格子上に限定された配線について
は、自動配線ツールにより短時間に面積効率のよい接続
を行なうことができる。図１に記したＰＣ３のセル内部
回路の接続は第１層配線を用いて行ない、この時には配
線格子は意識せず、任意の場所に配線を設置する。これ
により、セルの面積を小さくすることができる。入出力
端子(１５〜１９)は図３に示すように配線格子上に設置
する。開放ドレイン端子(１９〜２１)を同一のセルのゲ
ート端子に接続する場合にもこの配線格子に沿って第２
層、および第３層の配線を用いて行なう。これにより自
動配置配線を行なうことができ短時間に集積回路が実現
できる。以上の例ではセルの入出力端子が一つのスルー
ホールによって形成される例を示したが、入出力端子は
一つの電極で形成することもできる。あるいは２つ以上
のスルーホールによって一つの端子を形成することも可
能である。
幅回路(インバータ、Ｉ５)が設けられている。出力駆動
能力の大きなこの増幅回路Ｉ５によって、パストランジ
スタ(Ｍ１３〜Ｍ１５)のオン抵抗による出力端子(２２)
の負荷容量依存性が実質的に零となるとともに、セルの
出力信号は入力側の開放ドレイン端子(１９、２０、２
１)に逆に伝わることがなくなる。すなわち、一度入力
信号が確定したら、出力信号が変化しても入力信号に影
響が及ぶことはない。このため、多くのセルからなる回
路全体の遅延時間は、各セルの遅延時間を足しあわせた
ものとして表わすことができる。従って、セルの遅延時
間を出力の負荷容量の関数として予め評価しておけば、
全体の遅延時間を極めて短時間に評価することができ
る。もしも、出力部の増幅回路がない場合には、着目す
るセルの遅延時間がセルの入出力の条件だけでは決まら
なくなってしまい、回路全体のアナログ回路としての動
作により決定される。従って、回路全体のアナログ回路
解析を行なわないと遅延時間が決定できなくなる。これ
では、タイミング設計に大きな労力と時間が必要とな
る。図１の実施例のセルＰＣ３の入出力端子１５〜２１
は、配線格子上に置かれている。この配線格子とは、セ
ル相互間の接続配線を配置することのできるチャネルか
ら構成される格子である。例えば、図３では縦方向に第
２層配線のチャネルが等間隔で設置されており、横方向
に第３層配線のチャネルが等間隔で設置されており、第
２層配線と第３層配線とのスルーホールはこの交点に設
ける。このような配線格子上に限定された配線について
は、自動配線ツールにより短時間に面積効率のよい接続
を行なうことができる。図１に記したＰＣ３のセル内部
回路の接続は第１層配線を用いて行ない、この時には配
線格子は意識せず、任意の場所に配線を設置する。これ
により、セルの面積を小さくすることができる。入出力
端子(１５〜１９)は図３に示すように配線格子上に設置
する。開放ドレイン端子(１９〜２１)を同一のセルのゲ
ート端子に接続する場合にもこの配線格子に沿って第２
層、および第３層の配線を用いて行なう。これにより自
動配置配線を行なうことができ短時間に集積回路が実現
できる。以上の例ではセルの入出力端子が一つのスルー
ホールによって形成される例を示したが、入出力端子は
一つの電極で形成することもできる。あるいは２つ以上
のスルーホールによって一つの端子を形成することも可
能である。
【００２４】次に、本発明の実施例による高性能ＡＳＩ
Ｃ(特定用途向け集積回路）を説明する。本ＡＳＩＣで
は図１に示す新しいセルを含むセルライブラリを用い
て、既に述べたように、図２、３、４に示す様々な論理
機能を一つの種類のセルＰＣ３のみを使用して、その信
号印加形態の外部配線を種々に行うことにより接続する
ことにより実現することができる。これにより、短時間
に高速、高集積、低消費電力の集積回路を実現すること
ができる。本発明のセルを使用して集積回路を設計して
製造する工程は、図２４に示すようになる。まず、図１
に示すＰＣ３，ＰＣ４およびその他のセルの属性データ
（素子配置、入出力端子位置、動作速度）を集積回路設
計支援用の大型電子計算機の補助記憶装置に予め登録す
る（図２４ａ）。この後、補助記憶装置に登録したセル
のデータを読み出し、セルの外部の信号印加形態を指定
する（図２４ｂ）。これにより、セルの接続関係（ネッ
トリスト）が得られる。次に、このネットリストに基づ
き、複数のセルのチップ上の位置および配線を指定する
（図２４ｃ）。次に、これらのレイアウトパターン情報
をもとに、パターンを半導体基板上に転写する。この
時、光、あるいは電子線あるいはＸ線リソグラフィ等を
用いることができる（図２４ｄ）。これにより、集積回
路を製造することができる。
Ｃ(特定用途向け集積回路）を説明する。本ＡＳＩＣで
は図１に示す新しいセルを含むセルライブラリを用い
て、既に述べたように、図２、３、４に示す様々な論理
機能を一つの種類のセルＰＣ３のみを使用して、その信
号印加形態の外部配線を種々に行うことにより接続する
ことにより実現することができる。これにより、短時間
に高速、高集積、低消費電力の集積回路を実現すること
ができる。本発明のセルを使用して集積回路を設計して
製造する工程は、図２４に示すようになる。まず、図１
に示すＰＣ３，ＰＣ４およびその他のセルの属性データ
（素子配置、入出力端子位置、動作速度）を集積回路設
計支援用の大型電子計算機の補助記憶装置に予め登録す
る（図２４ａ）。この後、補助記憶装置に登録したセル
のデータを読み出し、セルの外部の信号印加形態を指定
する（図２４ｂ）。これにより、セルの接続関係（ネッ
トリスト）が得られる。次に、このネットリストに基づ
き、複数のセルのチップ上の位置および配線を指定する
（図２４ｃ）。次に、これらのレイアウトパターン情報
をもとに、パターンを半導体基板上に転写する。この
時、光、あるいは電子線あるいはＸ線リソグラフィ等を
用いることができる（図２４ｄ）。これにより、集積回
路を製造することができる。
【００２５】図１のセルにおける出力の増幅器（Ｉ５）
としては、図６に示すような様々な回路が考えられる。
図６ａは単純なＣＭＯＳインバータである。ただし、通
常のＣＭＯＳインバータではｐＭＯＳのゲート幅をｎＭ
ＯＳのゲート幅の１．５倍から２倍程度に設計するのに
対し、本発明ではｐＭＯＳ（Ｍ２２）よりｎＭＯＳ（Ｍ
２１）のゲート幅を大きく設定している。これは、ノー
ドＮ３（図１参照）のローレベルは接地レベルまで下が
るが、ハイレベルはＶCC−ＶTまでしか上がらないから
である。ここで、ＶCCは電源電圧。ＶTはｎＭＯＳ（Ｍ
１３〜Ｍ１６）のしきい電圧である。従って、このＣＭ
ＯＳインバータの論理しきい値を低く設定することによ
り、出力端子（２２）の立上りと立下り時間をほぼ等し
くできる。典型的には論理を構成するｎＭＯＳ（Ｍ１３
〜Ｍ１６、図１）のゲート幅をＷとしたとき、ｎＭＯＳ
（Ｍ２１）のゲート幅を２Ｗ程度に設定し、ｐＭＯＳ
（Ｍ２２）のゲート幅を１．５Ｗ程度に設定する。図６
ｂは、図６ａにゲート幅の小さいｐＭＯＳ（Ｍ２５）を
加えたものである。このｐＭＯＳは、インバータＭ２
３，Ｍ２４が出力を放電した後にノードＮ３を電源電圧
まで充電しＭ２４，Ｍ２３からなるＣＭＯＳインバータ
に定常電流が流れるのを防ぐことができる。図６ｃはさ
らに改良を加えたＣＭＯＳインバータである。図６ｃに
おいては、増幅回路の入力端子にゲート幅の小さなｐＭ
ＯＳ(Ｍ２９)を具備する点では図６ｂと同じであるが、
Ｍ２９のゲート端子はＭ２８，Ｍ３０からなるインバー
タの出力回路に接続されている点が異なる。この構成
は、出力端子を駆動するＭ２６，Ｍ２７からなるインバ
ータとＭ２９のゲート端子を駆動するＭ２８，Ｍ３０か
らなるインバータを独立に設けたものである。これによ
り、出力端子に大きな負荷容量が接続されている場合に
も、Ｍ２９のゲート端子に対するフィードバックが高速
に行われるという利点がある。これにより、この増幅回
路の入力端子が短時間のうちに充電／放電が行われるた
め、消費電力が削減されるという利点がある。
としては、図６に示すような様々な回路が考えられる。
図６ａは単純なＣＭＯＳインバータである。ただし、通
常のＣＭＯＳインバータではｐＭＯＳのゲート幅をｎＭ
ＯＳのゲート幅の１．５倍から２倍程度に設計するのに
対し、本発明ではｐＭＯＳ（Ｍ２２）よりｎＭＯＳ（Ｍ
２１）のゲート幅を大きく設定している。これは、ノー
ドＮ３（図１参照）のローレベルは接地レベルまで下が
るが、ハイレベルはＶCC−ＶTまでしか上がらないから
である。ここで、ＶCCは電源電圧。ＶTはｎＭＯＳ（Ｍ
１３〜Ｍ１６）のしきい電圧である。従って、このＣＭ
ＯＳインバータの論理しきい値を低く設定することによ
り、出力端子（２２）の立上りと立下り時間をほぼ等し
くできる。典型的には論理を構成するｎＭＯＳ（Ｍ１３
〜Ｍ１６、図１）のゲート幅をＷとしたとき、ｎＭＯＳ
（Ｍ２１）のゲート幅を２Ｗ程度に設定し、ｐＭＯＳ
（Ｍ２２）のゲート幅を１．５Ｗ程度に設定する。図６
ｂは、図６ａにゲート幅の小さいｐＭＯＳ（Ｍ２５）を
加えたものである。このｐＭＯＳは、インバータＭ２
３，Ｍ２４が出力を放電した後にノードＮ３を電源電圧
まで充電しＭ２４，Ｍ２３からなるＣＭＯＳインバータ
に定常電流が流れるのを防ぐことができる。図６ｃはさ
らに改良を加えたＣＭＯＳインバータである。図６ｃに
おいては、増幅回路の入力端子にゲート幅の小さなｐＭ
ＯＳ(Ｍ２９)を具備する点では図６ｂと同じであるが、
Ｍ２９のゲート端子はＭ２８，Ｍ３０からなるインバー
タの出力回路に接続されている点が異なる。この構成
は、出力端子を駆動するＭ２６，Ｍ２７からなるインバ
ータとＭ２９のゲート端子を駆動するＭ２８，Ｍ３０か
らなるインバータを独立に設けたものである。これによ
り、出力端子に大きな負荷容量が接続されている場合に
も、Ｍ２９のゲート端子に対するフィードバックが高速
に行われるという利点がある。これにより、この増幅回
路の入力端子が短時間のうちに充電／放電が行われるた
め、消費電力が削減されるという利点がある。
【００２６】以上は、図１のＰＣ３と言うセルを例に主
に説明したが、同様の動作を行なえるセルの内部回路と
しては図７、図８に示すものが挙げられる。図７には、
本発明に用いるセルの構成を示すものである。このなか
で、トリー型論理部は本セルの中心たる論理を構成する
部分である。”Ｙ”のような形をした記号は能動素子を
少なくとも二つ結合して、２つの入力のうち一つを選択
する回路を示している（図７参照）。セル入力は直接ト
リー型論理部へ接続することもできるが論理変換回路Ａ
や論理変換回路Ｃのような変換回路を介して入力しても
よい。トリー型論理部の出力は論理変換回路Ｂを介して
あるいは直接出力端子へ出力される。ただし、論理変換
回路ＡかＢはどちらかに増幅回路を有し、これにより入
出力信号の分離を行い、信号を増幅することが望まし
い。
に説明したが、同様の動作を行なえるセルの内部回路と
しては図７、図８に示すものが挙げられる。図７には、
本発明に用いるセルの構成を示すものである。このなか
で、トリー型論理部は本セルの中心たる論理を構成する
部分である。”Ｙ”のような形をした記号は能動素子を
少なくとも二つ結合して、２つの入力のうち一つを選択
する回路を示している（図７参照）。セル入力は直接ト
リー型論理部へ接続することもできるが論理変換回路Ａ
や論理変換回路Ｃのような変換回路を介して入力しても
よい。トリー型論理部の出力は論理変換回路Ｂを介して
あるいは直接出力端子へ出力される。ただし、論理変換
回路ＡかＢはどちらかに増幅回路を有し、これにより入
出力信号の分離を行い、信号を増幅することが望まし
い。
【００２７】図８に示すようにトリー型論理部の構成に
は多くのバリエーションが考えられる。まず”Ｙ”型の
記号で示した、二股の枝から一方を選ぶ機能はＰＣ３
（図１）のようにｎＭＯＳで構成することもできる。図
８（ａ）ではこれをｎ／ｎ型と表わしている。この場合
ゲートを制御する信号としてはｃとｃＮのように相補的
な信号が必要となる。図８（ａ）のｎ／ｎ一入力型は、
セル内部にインバータを設けて，外部の制御信号を１本
だけにするものである。これは、セル外の配線を削減で
きるという利点がある。次のｎ／ｐ型ではｎ／ｎ型の一
方のｎＭＯＳをｐＭＯＳとし、ゲートに同一の信号を入
力するだけで二つの信号経路のうち一方が選択されるよ
うにしたものである。これは、セル内の配線も簡素であ
る。ただし、この回路は出力端子ｄに出力される信号の
振幅がＶCC−ＶTN−ＶTP(ここでＶTNはｎＭＯＳのしき
い電圧、ＶTPはｐＭＯＳのしきい値電圧である）と小さ
くなってしまうため、動作速度は遅い。ｐ／ｐ型はｎ／
ｎ型のｎＭＯＳをｐＭＯＳに変えたものである。Ｃ型
は、ｎＭＯＳとｐＭＯＳを並列にして出力が電源電圧い
っぱいまで振れるようにしたものである。低電圧でも高
速に動作するという利点があるが、素子数が多いのが欠
点である。また、論理部のトリーの形としては図８(ｂ)
に示すようにさまざまなバリエーションが考えられる。
このなかから選んだ複数のセルをセルライブラリに登録
して、セルライブラリを構成する。このなかで２−１ト
リーは２入力の論理回路を構成する場合に必要となる。
４−１トリーｂは３入力以下のすべての論理回路を実現
できる。２−１トリーと４−１トリーｂはその意味で基
本的でありセルライブラリに含ませることが望ましい。
４−１トリーｂでは開放ドレイン端子につながった二つ
の”Ｙ”記号の制御信号が独立に制御できるようになっ
ている。これに対して、図１に示したＰＣ４では両者は
共通の制御線で駆動されているという違いがある。４−
１トリーｂの方が構成できる論理機能は多いが、入力端
子の数が多いためセル外部の配線により多くの面積を必
要とする。図８（ｂ）の６−２トリーは図１のＰＣ３を
二つ設けたものであり、セル外部の配線を削減できると
いう利点がある。
は多くのバリエーションが考えられる。まず”Ｙ”型の
記号で示した、二股の枝から一方を選ぶ機能はＰＣ３
（図１）のようにｎＭＯＳで構成することもできる。図
８（ａ）ではこれをｎ／ｎ型と表わしている。この場合
ゲートを制御する信号としてはｃとｃＮのように相補的
な信号が必要となる。図８（ａ）のｎ／ｎ一入力型は、
セル内部にインバータを設けて，外部の制御信号を１本
だけにするものである。これは、セル外の配線を削減で
きるという利点がある。次のｎ／ｐ型ではｎ／ｎ型の一
方のｎＭＯＳをｐＭＯＳとし、ゲートに同一の信号を入
力するだけで二つの信号経路のうち一方が選択されるよ
うにしたものである。これは、セル内の配線も簡素であ
る。ただし、この回路は出力端子ｄに出力される信号の
振幅がＶCC−ＶTN−ＶTP(ここでＶTNはｎＭＯＳのしき
い電圧、ＶTPはｐＭＯＳのしきい値電圧である）と小さ
くなってしまうため、動作速度は遅い。ｐ／ｐ型はｎ／
ｎ型のｎＭＯＳをｐＭＯＳに変えたものである。Ｃ型
は、ｎＭＯＳとｐＭＯＳを並列にして出力が電源電圧い
っぱいまで振れるようにしたものである。低電圧でも高
速に動作するという利点があるが、素子数が多いのが欠
点である。また、論理部のトリーの形としては図８(ｂ)
に示すようにさまざまなバリエーションが考えられる。
このなかから選んだ複数のセルをセルライブラリに登録
して、セルライブラリを構成する。このなかで２−１ト
リーは２入力の論理回路を構成する場合に必要となる。
４−１トリーｂは３入力以下のすべての論理回路を実現
できる。２−１トリーと４−１トリーｂはその意味で基
本的でありセルライブラリに含ませることが望ましい。
４−１トリーｂでは開放ドレイン端子につながった二つ
の”Ｙ”記号の制御信号が独立に制御できるようになっ
ている。これに対して、図１に示したＰＣ４では両者は
共通の制御線で駆動されているという違いがある。４−
１トリーｂの方が構成できる論理機能は多いが、入力端
子の数が多いためセル外部の配線により多くの面積を必
要とする。図８（ｂ）の６−２トリーは図１のＰＣ３を
二つ設けたものであり、セル外部の配線を削減できると
いう利点がある。
【００２８】図１、図７、８のセルを使用して半導体集
積回路を設計する場合は、セルの入出力端子の位置を定
め、予めそれぞれマスクパターンのレイアウトを行って
おき、その上で論理設計を行なう。この場合の論理設計
とは、目的の論理機能を実現すべくセル間の接続関係を
決める。これは、論理生成ツールにより効率良く行なう
ことができる。次に、このセルの接続関係（ネットリス
ト）に基づきスタンダードセル手法によりセルの配置配
線を行う。図９には本発明に基づきセルを配置配線した
実施例を示す。セルを帯状に並べ、これに並行に配線領
域を設け、セル間の配線を行なっている。この図で、セ
ル内部の配線は第１層配線だけでおこなっており、横方
向の配線は第２層配線でおこない、縦方向の配線は第３
層配線でおこなう。
積回路を設計する場合は、セルの入出力端子の位置を定
め、予めそれぞれマスクパターンのレイアウトを行って
おき、その上で論理設計を行なう。この場合の論理設計
とは、目的の論理機能を実現すべくセル間の接続関係を
決める。これは、論理生成ツールにより効率良く行なう
ことができる。次に、このセルの接続関係（ネットリス
ト）に基づきスタンダードセル手法によりセルの配置配
線を行う。図９には本発明に基づきセルを配置配線した
実施例を示す。セルを帯状に並べ、これに並行に配線領
域を設け、セル間の配線を行なっている。この図で、セ
ル内部の配線は第１層配線だけでおこなっており、横方
向の配線は第２層配線でおこない、縦方向の配線は第３
層配線でおこなう。
【００２９】本発明の実施例のセルを使用した集積回路
では、トランジスタ総数の中でｐＭＯＳの占める割合が
１／６程度と低い。このため従来のＣＭＯＳ用のレイア
ウトをそのまま用いると面積に大きな無駄が生じるとい
う問題点を発明者らは見い出した。この様子を図１０、
図１１に示す。図１０に示す様に従来のレイアウト法で
は，ｐＭＯＳは常にｎＭＯＳと対になっていることを前
提とし，ｐＭＯＳ列はｎＭＯＳ列に沿って平行に並べる
ことが伝統的に行われている。しかし、これでは図１１
に示すように本発明のセルをレイアウトすると無駄なス
ペースができてしまう。図９の本実施例ではこれを避け
るため、帯状の領域にセルを配置し、この帯状の領域に
ｎＭＯＳの領域とｐＭＯＳの領域が交互に現われるよう
配置した。より具体的には、各セルのレイアウトは横幅
を所定の寸法に決め、上部にｎＭＯＳを配置し、下部に
ｐＭＯＳを配置する。論理の複雑なセルはｎＭＯＳの個
数が多くなるが、その分、縦方向の長さが長くなるよう
に配置する。このようにすることによって、トランジス
タ領域の幅がほぼ一定に保たれ、配線領域もほぼ一定と
なる。従来のように無駄な領域が生じることもないた
め、セル面積の効率がよい。図９の本論理設計では、論
理自動生成ツールを用いることで設計を自動化すること
ができる。論理自動生成ツールは論理機能を入力情報と
してセルのネットリストを自動生成する装置である。こ
の論理自動生成ツールに図１のセルライブラリを組み込
むことによって、生成される論理回路の性能は大きく改
善される。
では、トランジスタ総数の中でｐＭＯＳの占める割合が
１／６程度と低い。このため従来のＣＭＯＳ用のレイア
ウトをそのまま用いると面積に大きな無駄が生じるとい
う問題点を発明者らは見い出した。この様子を図１０、
図１１に示す。図１０に示す様に従来のレイアウト法で
は，ｐＭＯＳは常にｎＭＯＳと対になっていることを前
提とし，ｐＭＯＳ列はｎＭＯＳ列に沿って平行に並べる
ことが伝統的に行われている。しかし、これでは図１１
に示すように本発明のセルをレイアウトすると無駄なス
ペースができてしまう。図９の本実施例ではこれを避け
るため、帯状の領域にセルを配置し、この帯状の領域に
ｎＭＯＳの領域とｐＭＯＳの領域が交互に現われるよう
配置した。より具体的には、各セルのレイアウトは横幅
を所定の寸法に決め、上部にｎＭＯＳを配置し、下部に
ｐＭＯＳを配置する。論理の複雑なセルはｎＭＯＳの個
数が多くなるが、その分、縦方向の長さが長くなるよう
に配置する。このようにすることによって、トランジス
タ領域の幅がほぼ一定に保たれ、配線領域もほぼ一定と
なる。従来のように無駄な領域が生じることもないた
め、セル面積の効率がよい。図９の本論理設計では、論
理自動生成ツールを用いることで設計を自動化すること
ができる。論理自動生成ツールは論理機能を入力情報と
してセルのネットリストを自動生成する装置である。こ
の論理自動生成ツールに図１のセルライブラリを組み込
むことによって、生成される論理回路の性能は大きく改
善される。
【００３０】以上の実施例ではセル内部の配線を第１層
配線で行ない、セル外の配線を第２層と第３層配線を用
いて行なう例を示した。実際には、セル内の配線にも第
２第３層配線を使ってもよいことはいうまでもない。そ
の場合セル内配線に第２層配線を用いている箇所は、セ
ル外配線として第２層配線が使えないのだけである。ま
た、セル間配線に第１層配線を用いることもできる。た
だし、これができるのは、セル内配線にて第１層配線を
使っていない場所に限られる。
配線で行ない、セル外の配線を第２層と第３層配線を用
いて行なう例を示した。実際には、セル内の配線にも第
２第３層配線を使ってもよいことはいうまでもない。そ
の場合セル内配線に第２層配線を用いている箇所は、セ
ル外配線として第２層配線が使えないのだけである。ま
た、セル間配線に第１層配線を用いることもできる。た
だし、これができるのは、セル内配線にて第１層配線を
使っていない場所に限られる。
【００３１】本発明によるゲートアレー集積回路の例を
以下に示す。上述の実施例のスタンダードセル方式と異
なる点は、ゲートアレーにおいてはトランジスタが規則
的に配置されており、配線層のみを用途ごとにカスタマ
イズして集積回路を実現する点である。図１２には、本
発明によるゲートアレー集積回路の実施例を示す。図１
２の左側に示したゲートアレー基本セルをチップ全面に
敷き詰めておく。この基本セルを１個あるいは複数個用
いてトランジスタ間を配線することにより、より複雑な
論理機能のセルを実現する。ここでいう基本セルとはあ
らかじめ敷き詰めてある素子配置の繰返し単位のことを
さしており、これまで述べてきたセルライブラリの図１
のセルＰＣ３ではなく、図８に示したセルから選んでセ
ルライブラリとして登録しておく。すなわち、図１２に
は８−２トリーセルと４−２トリーセル（図８参照）を
接続して全加算器を実現した場合の例を示している。
以下に示す。上述の実施例のスタンダードセル方式と異
なる点は、ゲートアレーにおいてはトランジスタが規則
的に配置されており、配線層のみを用途ごとにカスタマ
イズして集積回路を実現する点である。図１２には、本
発明によるゲートアレー集積回路の実施例を示す。図１
２の左側に示したゲートアレー基本セルをチップ全面に
敷き詰めておく。この基本セルを１個あるいは複数個用
いてトランジスタ間を配線することにより、より複雑な
論理機能のセルを実現する。ここでいう基本セルとはあ
らかじめ敷き詰めてある素子配置の繰返し単位のことを
さしており、これまで述べてきたセルライブラリの図１
のセルＰＣ３ではなく、図８に示したセルから選んでセ
ルライブラリとして登録しておく。すなわち、図１２に
は８−２トリーセルと４−２トリーセル（図８参照）を
接続して全加算器を実現した場合の例を示している。
【００３２】本実施例の基本セルは、集積回路を効率よ
く実現するために特に考えられたものである。ゲートア
レーでは予め基本セルが決定されているため、配線層の
設計と製造を行うだけで短時間に集積回路を実現できる
が、基本セルが固定されているため、決められたサイズ
のトランジスタしか用いることができないという制限が
ある。一方、図１から明らかなように図１のセルＰＣ
３，ＰＣ４ではｎＭＯＳの個数がｐＭＯＳの個数に比べ
ておよそ５倍も多く必要である。従って、図１３に示す
ような従来の基本セルを用いるとｐＭＯＳ部分は使用さ
れずに残る。従って、面積の無駄が大きい。さらに、ゲ
ート幅の小さなｐＭＯＳ（図６ｂのＭ２５）を実現でき
ないため、大きなｐＭＯＳを代わりに用いなければいけ
ない。このため図６ｂの入力端子を放電するのが困難に
なるという問題がある。このため動作が不安定になった
り、動作速度が遅くなってしまう。また、ＣＭＯＳイン
バータのｐＭＯＳとｎＭＯＳとの比率を最適に設計でき
ないためさらに動作速度が遅くなるという問題がある。
本実施例の基本セル（図１２の左部分）はこのような発
明者らの解析に基づき考えられたものである。このゲー
トアレーの基本セルはゲート幅の大きなｎＭＯＳが６
個、ゲート幅の大きなｐＭＯＳが２個、ゲート幅の小さ
なｐＭＯＳが一個からなる。この基本セルを用いると、
基本セル中のｎＭＯＳとｐＭＯＳとの比率が図１のセル
ＰＣ３におけるｎＭＯＳとｐＭＯＳの比率とほぼ一致す
るため面積の無駄がない。さらに、２個のｎＭＯＳを並
列に接続したものと２個のｐＭＯＳを並列に接続したも
のを用いて増幅部のＣＭＯＳインバータを構成すること
により図６に示した最適（高速動作可能な）なゲート幅
になるように決めている。さらに、ゲート幅が小さいｐ
ＭＯＳを基本セル上に予め搭載することにより、図６ｂ
のＭ２５のｐＭＯＳを実現することができる。従って、
待機時の消費電流を小さくすることが可能となる。図１
３に示す従来の基本セルでは、このようなゲート幅の小
さなｐＭＯＳは作れない。従って待機時の消費電力は大
きくなってしまう。
く実現するために特に考えられたものである。ゲートア
レーでは予め基本セルが決定されているため、配線層の
設計と製造を行うだけで短時間に集積回路を実現できる
が、基本セルが固定されているため、決められたサイズ
のトランジスタしか用いることができないという制限が
ある。一方、図１から明らかなように図１のセルＰＣ
３，ＰＣ４ではｎＭＯＳの個数がｐＭＯＳの個数に比べ
ておよそ５倍も多く必要である。従って、図１３に示す
ような従来の基本セルを用いるとｐＭＯＳ部分は使用さ
れずに残る。従って、面積の無駄が大きい。さらに、ゲ
ート幅の小さなｐＭＯＳ（図６ｂのＭ２５）を実現でき
ないため、大きなｐＭＯＳを代わりに用いなければいけ
ない。このため図６ｂの入力端子を放電するのが困難に
なるという問題がある。このため動作が不安定になった
り、動作速度が遅くなってしまう。また、ＣＭＯＳイン
バータのｐＭＯＳとｎＭＯＳとの比率を最適に設計でき
ないためさらに動作速度が遅くなるという問題がある。
本実施例の基本セル（図１２の左部分）はこのような発
明者らの解析に基づき考えられたものである。このゲー
トアレーの基本セルはゲート幅の大きなｎＭＯＳが６
個、ゲート幅の大きなｐＭＯＳが２個、ゲート幅の小さ
なｐＭＯＳが一個からなる。この基本セルを用いると、
基本セル中のｎＭＯＳとｐＭＯＳとの比率が図１のセル
ＰＣ３におけるｎＭＯＳとｐＭＯＳの比率とほぼ一致す
るため面積の無駄がない。さらに、２個のｎＭＯＳを並
列に接続したものと２個のｐＭＯＳを並列に接続したも
のを用いて増幅部のＣＭＯＳインバータを構成すること
により図６に示した最適（高速動作可能な）なゲート幅
になるように決めている。さらに、ゲート幅が小さいｐ
ＭＯＳを基本セル上に予め搭載することにより、図６ｂ
のＭ２５のｐＭＯＳを実現することができる。従って、
待機時の消費電流を小さくすることが可能となる。図１
３に示す従来の基本セルでは、このようなゲート幅の小
さなｐＭＯＳは作れない。従って待機時の消費電力は大
きくなってしまう。
【００３３】さらに、図１２に示したの基本セルを用い
ると、ＳＲＡＭのメモリセルが面積効率良く実現でき
る。図１４には、このようなＳＲＡＭのメモリセルを本
発明の基本セル上に実現した例を示す。ゲートアレー上
に高集積のＳＲＡＭを実現することにより、メモリと論
理回路が同一のチップ上に搭載された高性能なシステム
ＬＳＩが短期間に実現できる。図１２左図の基本セルが
ＳＲＡＭを搭載するのに適する理由を以下に説明する。
ＳＲＡＭのメモリセルは図１４に示すような回路が最も
よく用いられている。明らかなように、ｎＭＯＳが４
個，ｐＭＯＳが２個からなる。このうち、記憶保持用の
駆動トランジスタであるｎＭＯＳ(Ｍ２，Ｍ３)は転送ト
ランジスタのｎＭＯＳ(Ｍ１，Ｍ４)の２倍程度のゲート
幅に設計するのが普通である。これは、読み出し時に、
記憶している情報が消えないようにするためである。こ
のことから、１つの駆動トランジスタは実際には２つの
ｎＭＯＳの並列接続で構成されているので、実質的には
ｎＭＯＳが６個、ｐＭＯＳが２個必要である。これは図
２３の基本セルの構成（ｎＭＯＳ６個、大きいｐＭＯＳ
２個、小さいｐＭＯＳ１個。小さいｐＭＯＳはＳＲＡＭ
には使わない）と良く合致し、図１４に示す様に１つの
基本セルで１ビット分のＳＲＡＭメモリセルが効率的に
実現できる。これに対して、従来のＣＭＯＳ用のゲート
アレー基本セルを用いると２倍以上の大きな面積を要す
る。これより、同一面積で比較すると図１２の基本セル
を用いることにより２倍の記憶容量のＳＲＡＭが実現で
きる。従って大容量のＳＲＡＭと、高性能でコンパクト
な論理回路が同一チップ上に集積化されたＬＳＩが実現
できる。
ると、ＳＲＡＭのメモリセルが面積効率良く実現でき
る。図１４には、このようなＳＲＡＭのメモリセルを本
発明の基本セル上に実現した例を示す。ゲートアレー上
に高集積のＳＲＡＭを実現することにより、メモリと論
理回路が同一のチップ上に搭載された高性能なシステム
ＬＳＩが短期間に実現できる。図１２左図の基本セルが
ＳＲＡＭを搭載するのに適する理由を以下に説明する。
ＳＲＡＭのメモリセルは図１４に示すような回路が最も
よく用いられている。明らかなように、ｎＭＯＳが４
個，ｐＭＯＳが２個からなる。このうち、記憶保持用の
駆動トランジスタであるｎＭＯＳ(Ｍ２，Ｍ３)は転送ト
ランジスタのｎＭＯＳ(Ｍ１，Ｍ４)の２倍程度のゲート
幅に設計するのが普通である。これは、読み出し時に、
記憶している情報が消えないようにするためである。こ
のことから、１つの駆動トランジスタは実際には２つの
ｎＭＯＳの並列接続で構成されているので、実質的には
ｎＭＯＳが６個、ｐＭＯＳが２個必要である。これは図
２３の基本セルの構成（ｎＭＯＳ６個、大きいｐＭＯＳ
２個、小さいｐＭＯＳ１個。小さいｐＭＯＳはＳＲＡＭ
には使わない）と良く合致し、図１４に示す様に１つの
基本セルで１ビット分のＳＲＡＭメモリセルが効率的に
実現できる。これに対して、従来のＣＭＯＳ用のゲート
アレー基本セルを用いると２倍以上の大きな面積を要す
る。これより、同一面積で比較すると図１２の基本セル
を用いることにより２倍の記憶容量のＳＲＡＭが実現で
きる。従って大容量のＳＲＡＭと、高性能でコンパクト
な論理回路が同一チップ上に集積化されたＬＳＩが実現
できる。
【００３４】図１２の他にも、本ディジタル回路の設計
法に適したゲートアレー基本セルとしては図１５に示す
ものが考えられる。図１５の構成は図１２の構成とほぼ
同じである。異なる点は、ｎＭＯＳの個数が２個多くな
った点と、小さなｐＭＯＳが２個搭載された点である。
本基本セル一個で１ビット分の２ポートＲＡＭのメモリ
セルが実現できる。これを図１６に示す。
法に適したゲートアレー基本セルとしては図１５に示す
ものが考えられる。図１５の構成は図１２の構成とほぼ
同じである。異なる点は、ｎＭＯＳの個数が２個多くな
った点と、小さなｐＭＯＳが２個搭載された点である。
本基本セル一個で１ビット分の２ポートＲＡＭのメモリ
セルが実現できる。これを図１６に示す。
【００３５】また、別のゲートアレー基本セルの例を図
１７に示す。この基本セルの特徴は、論理用のｎＭＯＳ
とインバータ用のｎＭＯＳおよびｐＭＯＳとのドレイン
電流の流れる方向が９０度回転している点である。イン
バータ用のｎＭＯＳとｐＭＯＳとのゲート同士が近くに
配置されているため、ＣＭＯＳインバータが構成しやす
いという特徴がある。また本基本セルの別の特徴とし
て、論理トリーとなる２つのｎＭＯＳのゲートが予めゲ
ート電極で接続されているという特徴がある。このため
図８ｂの８−２トリーに示すような２つのトリーが対に
なったセルを効率良くレイアウトできるという特徴があ
る。図１８には６−２トリー（図８ｂ）を基本セル一個
にレイアウトした例を示す。さらに、図８ｂの６−４ト
リーに示すような同一のトリーから二つの出力端子を取
り出すようなセルも１基本セルで実現できるため、やは
り面積効率がよい。本セルも大きなｎＭＯＳと小さなｎ
ＭＯＳ、小さなｐＭＯＳを含むため効率良くＳＲＡＭメ
モリセルが構成できる。一基本セルによって２ビット分
のメモリセルを実現できる。
１７に示す。この基本セルの特徴は、論理用のｎＭＯＳ
とインバータ用のｎＭＯＳおよびｐＭＯＳとのドレイン
電流の流れる方向が９０度回転している点である。イン
バータ用のｎＭＯＳとｐＭＯＳとのゲート同士が近くに
配置されているため、ＣＭＯＳインバータが構成しやす
いという特徴がある。また本基本セルの別の特徴とし
て、論理トリーとなる２つのｎＭＯＳのゲートが予めゲ
ート電極で接続されているという特徴がある。このため
図８ｂの８−２トリーに示すような２つのトリーが対に
なったセルを効率良くレイアウトできるという特徴があ
る。図１８には６−２トリー（図８ｂ）を基本セル一個
にレイアウトした例を示す。さらに、図８ｂの６−４ト
リーに示すような同一のトリーから二つの出力端子を取
り出すようなセルも１基本セルで実現できるため、やは
り面積効率がよい。本セルも大きなｎＭＯＳと小さなｎ
ＭＯＳ、小さなｐＭＯＳを含むため効率良くＳＲＡＭメ
モリセルが構成できる。一基本セルによって２ビット分
のメモリセルを実現できる。
【００３６】次に、図１または図８のセルライブラリを
用いて８ビット×８ビットの乗算を行う乗算器を実現し
た例を説明する。図１９には本乗算器の全体接続図を示
す。構成は従来から知られたキャリーセーブアダー方式
である。本乗算器では信号線をすべて相補的に（すなわ
ち、信号とその反転した信号の対により信号を伝達す
る）構成している。これは、トリーを構成するｎＭＯＳ
対のゲート端子には反転した信号が入力されるので、こ
の反転信号をインバータ回路を用いずに生成する方が高
速に動作するからである。この様な反転した２つの信号
を生成しても、回路規模は２倍にはならない。これはそ
の信号と反転信号を生成する回路の間で共有化できる部
分があるからである(図２１の４−２トリーｂ参照）。
この乗算器の中で多用しているのが図２０に示す部分積
生成回路付き全加算器（ＰＦＡ）と図２１に示す２ビッ
ト加算器（ＡＤＤ）である。図２０の部分積生成回路付
き全加算器では４−１トリーｃと４−２トリーｃを２個
用いて論理機能を実現している。この論理機能は図２０
の下図に示す。この部分積生成部付全加算器は、乗算器
の部分積の生成と１ビットの加算を一段で高速に行う様
にしたものである。図２１の２ビット加算器では４−２
トリーｄ，４−２トリーｂ，６−４トリーを用いて２ビ
ットの加算器を構成している。下位ビットからのキャリ
ー信号Ｃおよびその反転信号ＣＮが入力されてから上位
ビットへのキャリー信号が生成される時間を特に短くす
るように考えられたものである。本実施例では相補的な
信号を出力するセルが用いられている（上記ＰＦＡ，Ａ
ＤＤ）。これらにおいては図６に示す出力回路に換えて
図２２の回路を用いることができる。ＸおよびＸＮはこ
の出力回路ヘの入力信号である。たとえば、Ｘがローか
らハイへと変化し、ＸＮがハイからローへと変化する場
合を考える。Ｘは前段のｎＭＯＳのパストランジスタに
よって駆動されているためＶCC−ＶTまでしか上がらな
い。この時ＸＮはローとなるのでＭ３５はオン状態とな
る。このため、結果としてＸの電位はＶCCまで上昇す
る。従ってＭ３１，Ｍ３２のインバータには定常電流は
ほとんど流れない。この回路では、相補的な信号を使っ
ているため、フィードバック信号を出力端子から取り出
す必要がなく、ｐＭＯＳ(Ｍ３５，Ｍ３６)が早いタイミ
ングでオン状態となる。このため、低電圧でも高速動作
が可能であるという特徴がある。
用いて８ビット×８ビットの乗算を行う乗算器を実現し
た例を説明する。図１９には本乗算器の全体接続図を示
す。構成は従来から知られたキャリーセーブアダー方式
である。本乗算器では信号線をすべて相補的に（すなわ
ち、信号とその反転した信号の対により信号を伝達す
る）構成している。これは、トリーを構成するｎＭＯＳ
対のゲート端子には反転した信号が入力されるので、こ
の反転信号をインバータ回路を用いずに生成する方が高
速に動作するからである。この様な反転した２つの信号
を生成しても、回路規模は２倍にはならない。これはそ
の信号と反転信号を生成する回路の間で共有化できる部
分があるからである(図２１の４−２トリーｂ参照）。
この乗算器の中で多用しているのが図２０に示す部分積
生成回路付き全加算器（ＰＦＡ）と図２１に示す２ビッ
ト加算器（ＡＤＤ）である。図２０の部分積生成回路付
き全加算器では４−１トリーｃと４−２トリーｃを２個
用いて論理機能を実現している。この論理機能は図２０
の下図に示す。この部分積生成部付全加算器は、乗算器
の部分積の生成と１ビットの加算を一段で高速に行う様
にしたものである。図２１の２ビット加算器では４−２
トリーｄ，４−２トリーｂ，６−４トリーを用いて２ビ
ットの加算器を構成している。下位ビットからのキャリ
ー信号Ｃおよびその反転信号ＣＮが入力されてから上位
ビットへのキャリー信号が生成される時間を特に短くす
るように考えられたものである。本実施例では相補的な
信号を出力するセルが用いられている（上記ＰＦＡ，Ａ
ＤＤ）。これらにおいては図６に示す出力回路に換えて
図２２の回路を用いることができる。ＸおよびＸＮはこ
の出力回路ヘの入力信号である。たとえば、Ｘがローか
らハイへと変化し、ＸＮがハイからローへと変化する場
合を考える。Ｘは前段のｎＭＯＳのパストランジスタに
よって駆動されているためＶCC−ＶTまでしか上がらな
い。この時ＸＮはローとなるのでＭ３５はオン状態とな
る。このため、結果としてＸの電位はＶCCまで上昇す
る。従ってＭ３１，Ｍ３２のインバータには定常電流は
ほとんど流れない。この回路では、相補的な信号を使っ
ているため、フィードバック信号を出力端子から取り出
す必要がなく、ｐＭＯＳ(Ｍ３５，Ｍ３６)が早いタイミ
ングでオン状態となる。このため、低電圧でも高速動作
が可能であるという特徴がある。
【００３７】図２３は、図１の実施例のセルを用いたマ
イクロプロセッサの構成の一例を示すものである。アド
レスによるアクセスによってメインメモリから命令フェ
ッチユニットでフェッチされた命令は命令デコーダでデ
コードされ、デコード結果による制御信号に従ってＡＬ
Ｕ、汎用レジスタ、乗算器が制御されることにより命令
が実行される。特に、図１に示したセルは、命令デコー
ダ等のランダム論理にもＡＬＵ等のデータパスにも同様
に適用できる。図１に示したセルを適用することによっ
てマイクロプロセッサはよりコンパクトにでき、かつ高
速動作が可能となる。したがって、このマイクロプロセ
ッサを用いた各種装置の高性能化、小型化に大きな効果
がある。次に、先の実施例に記したゲートアレーよりも
さらに短時間に高性能な集積回路を実現する方法を開示
する。あらかじめ、図１のＰＣ３（あるいはＰＣ４）を
アレー状にチップに敷き詰めておく。この後、用途に応
じて、ＰＣ３の接続ネットリストを決定し、これに従っ
て第２層、第３層の配線を作製して目的の集積回路を得
る。この方法では、論理設計（ネットリストの決定とセ
ル間配線の決定）後、第２層と第３層の配線を行なうだ
けで集積回路を実現することができる。従来のゲートア
レーにより同等のものを作製するには、第１層、第２
層、第３層の３層の配線を行なう必要があったが、本発
明では、２層の配線だけで済む。このため、短時間に集
積回路を実現することができる。これが可能なのは、図
２に示すようにセルＰＣ３（あるいはＰＣ４）が極めて
多機能であり、１種類のセルで十分な論理機能が実現で
きることに起因している。
イクロプロセッサの構成の一例を示すものである。アド
レスによるアクセスによってメインメモリから命令フェ
ッチユニットでフェッチされた命令は命令デコーダでデ
コードされ、デコード結果による制御信号に従ってＡＬ
Ｕ、汎用レジスタ、乗算器が制御されることにより命令
が実行される。特に、図１に示したセルは、命令デコー
ダ等のランダム論理にもＡＬＵ等のデータパスにも同様
に適用できる。図１に示したセルを適用することによっ
てマイクロプロセッサはよりコンパクトにでき、かつ高
速動作が可能となる。したがって、このマイクロプロセ
ッサを用いた各種装置の高性能化、小型化に大きな効果
がある。次に、先の実施例に記したゲートアレーよりも
さらに短時間に高性能な集積回路を実現する方法を開示
する。あらかじめ、図１のＰＣ３（あるいはＰＣ４）を
アレー状にチップに敷き詰めておく。この後、用途に応
じて、ＰＣ３の接続ネットリストを決定し、これに従っ
て第２層、第３層の配線を作製して目的の集積回路を得
る。この方法では、論理設計（ネットリストの決定とセ
ル間配線の決定）後、第２層と第３層の配線を行なうだ
けで集積回路を実現することができる。従来のゲートア
レーにより同等のものを作製するには、第１層、第２
層、第３層の３層の配線を行なう必要があったが、本発
明では、２層の配線だけで済む。このため、短時間に集
積回路を実現することができる。これが可能なのは、図
２に示すようにセルＰＣ３（あるいはＰＣ４）が極めて
多機能であり、１種類のセルで十分な論理機能が実現で
きることに起因している。
【００３８】
【発明の効果】本発明によれば、短時間に、高速で高集
積な集積回路が実現できる。論理回路のトランジスタ数
は従来のＣＭＯＳ回路の略１／２程度にできる。このた
め、集積回路の面積が従来よりも小さくできる。消費電
力も小さくなる。また、同一面積では、より多くの回路
が集積化できる。これよりより多くの機能を実現するこ
とができ、さらに並列処理の活用により高速化を達成で
きる。本発明の集積回路では、回路のクリティカルパス
の回路段数が削減でき、このためさらに高速動作が可能
となる。また、回路一段あたりの遅延時間も高速なの
で、やはり高速動作が可能となる。従って、本発明を用
いることによって、高密度で高速なディジタル集積回路
が実現できる。とくに、これを特定用途向け集積回路
(ＡＳＩＣ)に適用するとコンパクトで高速なゲートアレ
ー、スタンダードセル集積回路、セルベース集積回路等
が実現できる。また、高性能なマイクロプロセッサ、マ
イクロコントローラ、信号処理ＬＳＩ，メモリ等が実現
できる。また、本発明を用いると論理回路とＳＲＡＭを
効率良くゲートアレー上に搭載できるため、短い開発期
間で高性能なシステムＬＳＩを実現できる。また、本発
明のセルライブラリではセルの数が少なくてもよいた
め、セルライブラリを準備するのに必要な時間が従来よ
り短縮される。このためゲートアレーやスタンダードセ
ル集積回路において、最新の微細加工技術を適用でき、
これまた高集積化、高速化に適する。これらより、集積
回路、およびこれを用いたシステムの性能を大きく改善
することができる。以上より本発明の産業的な価値は極
めて大きい。
積な集積回路が実現できる。論理回路のトランジスタ数
は従来のＣＭＯＳ回路の略１／２程度にできる。このた
め、集積回路の面積が従来よりも小さくできる。消費電
力も小さくなる。また、同一面積では、より多くの回路
が集積化できる。これよりより多くの機能を実現するこ
とができ、さらに並列処理の活用により高速化を達成で
きる。本発明の集積回路では、回路のクリティカルパス
の回路段数が削減でき、このためさらに高速動作が可能
となる。また、回路一段あたりの遅延時間も高速なの
で、やはり高速動作が可能となる。従って、本発明を用
いることによって、高密度で高速なディジタル集積回路
が実現できる。とくに、これを特定用途向け集積回路
(ＡＳＩＣ)に適用するとコンパクトで高速なゲートアレ
ー、スタンダードセル集積回路、セルベース集積回路等
が実現できる。また、高性能なマイクロプロセッサ、マ
イクロコントローラ、信号処理ＬＳＩ，メモリ等が実現
できる。また、本発明を用いると論理回路とＳＲＡＭを
効率良くゲートアレー上に搭載できるため、短い開発期
間で高性能なシステムＬＳＩを実現できる。また、本発
明のセルライブラリではセルの数が少なくてもよいた
め、セルライブラリを準備するのに必要な時間が従来よ
り短縮される。このためゲートアレーやスタンダードセ
ル集積回路において、最新の微細加工技術を適用でき、
これまた高集積化、高速化に適する。これらより、集積
回路、およびこれを用いたシステムの性能を大きく改善
することができる。以上より本発明の産業的な価値は極
めて大きい。
【図１】本発明の実施例によるセルを含むセルライブラ
リを示す図である。
リを示す図である。
【図２】本発明の実施例によるセルにより実現できる論
理機能の例を示す図である。
理機能の例を示す図である。
【図３】本発明の実施例によるセルを２個を用いて簡単
な論理機能を実現した図である。
な論理機能を実現した図である。
【図４】本発明の実施例によるセルを２個を用いて複雑
な論理機能を実現した図である。
な論理機能を実現した図である。
【図５】従来のパストランジスタ回路をセルとして用い
たセルライブラリを示すとともに、このセルを用いて簡
単な論理機能を実現した例を示す図である。
たセルライブラリを示すとともに、このセルを用いて簡
単な論理機能を実現した例を示す図である。
【図６】本発明の実施例によるセルに用いる出力インバ
ータを示す図である。
ータを示す図である。
【図７】本発明の実施例によるトリー型論理部を有する
セルを用いた集積回路を示す図である。
セルを用いた集積回路を示す図である。
【図８】本発明の実施例によるトリー型論理部を有する
セルの構成を示す図である。
セルの構成を示す図である。
【図９】本発明の実施例によるセルをスタンダードセル
として配置配線した例を示す図である。
として配置配線した例を示す図である。
【図１０】従来のＣＭＯＳスタンダードセルの配置配線
を示す図である。
を示す図である。
【図１１】従来の配置配線の手法に沿って本発明のセル
内部回路を配置した場合の配置配線の構成を示す図であ
る。
内部回路を配置した場合の配置配線の構成を示す図であ
る。
【図１２】本発明の実施例によるトリー型論理部を有す
るセルをゲートアレー基本セルとして用いた場合のレイ
アウト図である。
るセルをゲートアレー基本セルとして用いた場合のレイ
アウト図である。
【図１３】従来のＣＭＯＳゲートアレーの基本セルのレ
イアウト図である。
イアウト図である。
【図１４】図１２の基本セルを用いてＳＲＡＭのメモリ
セルを構成した場合のレイアウト図である。
セルを構成した場合のレイアウト図である。
【図１５】本発明の実施例による他のゲートアレー基本
セルの構成を示す図である。
セルの構成を示す図である。
【図１６】図１５の基本セルを用いて２ポートＳＲＡＭ
メモリセルを構成した場合のレイアウト図である。
メモリセルを構成した場合のレイアウト図である。
【図１７】本発明の実施例による他のゲートアレー基本
セルの構成を示す図である。
セルの構成を示す図である。
【図１８】図１７のゲートアレー基本セルを用いて６−
２トリーセルを構成した場合のレイアウト図である。
２トリーセルを構成した場合のレイアウト図である。
【図１９】本発明の実施例によるトリー型論理部を有す
るセルを使用した８×８ビット乗算器を示す図である。
るセルを使用した８×８ビット乗算器を示す図である。
【図２０】図１９の乗算器に使用する部分積生成部付全
加算器の構成を示す図である。
加算器の構成を示す図である。
【図２１】図１９の乗算器に使用する２ビット加算器の
構成を示す図である。
構成を示す図である。
【図２２】本発明の実施例によるセルの出力信号が相補
的な場合に使用できる出力回路の構成を示す図である。
的な場合に使用できる出力回路の構成を示す図である。
【図２３】本発明の実施例によるセルを使用したデータ
処理装置の構成を示す図である。
処理装置の構成を示す図である。
【図２４】本発明の実施例によるセルを使用した集積回
路の製造方法の概略を示す図である。
路の製造方法の概略を示す図である。
Ｍ１〜３６：ＭＯＳＦＥＴ、Ｎ１，Ｎ２：内部ノ−ド、
ＶCC：電源電圧、ＧＮＤ：接地電位。
ＶCC：電源電圧、ＧＮＤ：接地電位。
フロントページの続き (56)参考文献 ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓ ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ ｓ，Ｖｏｌ．25 Ｎｏ．２，Ａｐｒｉｌ 1990 ｐ．388−ｐ．395 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82
Claims (11)
- 【請求項１】複数のセルを含む半導体集積回路であっ
て、 上記セルの少なくとも一つは第１、第２、第３及び第４
の能動素子と、第１及び第２のノードと、第１、第２、
第３、第４、第５、第６及び第７の入力点と、出力点
と、第１及び第２の不純物領域とを有し、 上記第１の能動素子の第１のゲート電極は、第１の信号
が入力される上記第１の入力点と接続され、 上記第２の能動素子の第２のゲート電極は、第２の信号
が入力される上記第２の入力点と接続され、 上記第３の能動素子の第３のゲート電極は、第３の信号
が入力される上記第３の入力点と接続され、 上記第４の能動素子の第４のゲート電極は、第４の信号
が入力される上記第４の入力点と接続され、 上記第１の能動素子のソース・ドレイン経路は、上記第
１のノードと上記第７の入力点との間に接続され、 上記第２の能動素子のソース・ドレイン経路は、上記第
１のノードと上記第２のノードとの間に接続され、 上記第３の能動素子のソース・ドレイン経路は、上記第
２のノードと上記第６の入力点との間に接続され、 上記第４の能動素子のソース・ドレイン経路は、上記第
２のノードと上記第５の入力点との間に接続され、 上記第１のノードは、上記出力点に接続され、 上記第１の不純物領域は、上記第１のゲート電極と上記
第２のゲート電極との間に挟まれた第１の領域と、上記
第１のゲート電極と上記第２のゲート電極との間に挟ま
れていない第２及び第３の領域とを含み、 上記第２の不純物領域は、上記第３のゲート電極と上記
第４のゲート電極との間に挟まれた第４の領域と、上記
第３のゲート電極と上記第４のゲート電極との間に挟ま
れていない第５及び第６の領域とを含み、 上記第１のノードは、上記第１の領域に接続され、 上記第２のノードは、上記第２の領域と上記第４の領域
とに接続され、 上記第５の入力点は、上記第５の領域に接続され、 上記第６の入力点は、上記第６の領域に接続され、 上記第７の入力点は、上記第３の領域に接続されたこと
を特徴とする半導体集積回路。 - 【請求項２】請求項１記載の半導体集積回路において、 上記第２の信号は上記第１の信号と逆相であり、上記第
４の信号は上記第３の信号と逆相であることを特徴とす
る半導体集積回路。 - 【請求項３】請求項１または２記載の半導体集積回路に
おいて、 上記セルの少なくとも一つはさらに第１及び第２のイン
バータとを有し、 上記第１のインバータの入力と出力とは、上記第１の入
力点と上記第２の入力点とにそれぞれ接続され、 上記第２のインバータの入力と出力とは、上記第３の入
力点と上記第４の入力点とにそれぞれ接続されたことを
特徴とする半導体集積回路。 - 【請求項４】請求項１記載の半導体集積回路において、 上記第１の不純物領域及び上記第２の不純物領域の少な
くとも一部は、第１動作電位供給線と第２動作電位供給
線との間に配置されることを特徴とする半導体集積回
路。 - 【請求項５】請求項４記載の半導体集積回路において、 上記第１動作電位供給線と上記第２動作電位供給線とは
実質的に平行に配置され、 上記第１動作電位供給線及び上記第２動作電位供給線の
長手方向に、上記第１の不純物領域と上記第２の不純物
領域とは並置されたことを特徴とする半導体集積回路。 - 【請求項６】請求項４記載の半導体集積回路において、 上記第１、第２、第３、第４、第５、第６及び第７の入
力点は、上記第１動作電位供給線あるいは上記第２動作
電位供給線と上記第１の不純物領域及び上記第２の不純
物領域との間に配置されたことを特徴とする半導体集積
回路。 - 【請求項７】請求項４記載の半導体集積回路において、 上記第５、第６及び第７の入力点の少なくとも一つは、
上記第１動作電位供給線または上記第２動作電位供給線
に接続されたことを特徴とする半導体集積回路。 - 【請求項８】第１辺と第２辺とにより定義される実質的
に四角形の形状を有する複数のセルを含む半導体集積回
路であって、 上記セルの少なくとも一つは第１導電型チャネルの第
１、第２、第３及び第４の能動素子と、第１導電型チャ
ネルの第５の能動素子と第２導電型チャネルの第６の能
動素子とを有する出力増幅回路と、第１及び第２のノー
ドと、第１、第２、第３、第４、第５、第６及び第７の
入力点とを有し、 上記第１の能動素子のゲートは、第１の信号が入力され
る上記第１の入力点と接続され、 上記第２の能動素子のゲートは、第２の信号が入力され
る上記第２の入力点と接続され、 上記第３の能動素子のゲートは、第３の信号が入力され
る上記第３の入力点と接続され、 上記第４の能動素子のゲートは、第４の信号が入力され
る上記第４の入力点と接続され、 上記第１の能動素子のソース・ドレイン経路は、上記第
１のノードと上記第７の入力点との間に接続され、 上記第２の能動素子のソース・ドレイン経路は、上記第
１のノードと上記第２のノードとの間に接続され、 上記第３の能動素子のソース・ドレイン経路は、上記第
２のノードと上記第６の入力点との間に接続され、 上記第４の能動素子のソース・ドレイン経路は、上記第
２のノードと上記第５の入力点との間に接続され、 上記第１のノードは、上記第５の能動素子のゲートと上
記第６の能動素子のゲートとに接続され、 上記第５の能動素子のドレインは、上記第６の能動素子
のドレインと接続され、 上記セルは、上記第６の能動
素子が形成される第１導電型領域と上記第１、第２、第
３、第４及び第５の能動素子が形成される第２導電型領
域とを有し、 上記第１導電型領域と上記第２導電型領域とは上記セル
の上記第２辺に沿って並置され、 上記第１導電型領域の上記第１辺に沿った方向での幅と
上記第２導電型領域の上記第１辺に沿った方向での幅と
は等しく、 上記第２導電型領域の上記第２辺に沿った方向での幅は
上記第１導電型領域の上記第２辺に沿った方向での幅よ
りも大きいことを特徴とする半導体集積回路。 - 【請求項９】請求項８記載の半導体集積回路において、 上記第２の信号は上記第１の信号と逆相であり、上記第
４の信号は上記第３の信号と逆相であることを特徴とす
る半導体集積回路。 - 【請求項１０】請求項８または９記載の半導体集積回路
において、 上記セルの少なくとも一つはさらに第１及び第２のイン
バータとを有し、 上記第１のインバータの入力と出力とは、上記第１の入
力点と上記第２の入力点とにそれぞれ接続され、 上記第２のインバータの入力と出力とは、上記第３の入
力点と上記第４の入力点とにそれぞれ接続されたことを
特徴とする半導体集積回路。 - 【請求項１１】請求項８記載の半導体集積回路におい
て、 上記第１、第２、第３、第４及び第５の能動素子はｎチ
ャネル型のＭＯＳトランジスタであり、 上記第６の能動素子はｐチャネル型のＭＯＳトランジス
タであることを特徴とする半導体集積回路。
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