JPS5837637B2 - 電気的に切換え可能な読取り専門記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は電気的に切換え可能な読取り専用記憶装置に関
するものである。

かかる読取り専用記憶装置は、コンピュータの分野で固
定データを永久的に、すなわち非破壊的に記憶するため
にますます使用されてきている。

非常に様々なかかる読取り専用記憶装置が、技術的にも
また各コンピュータ・システムのシステム全体における
それらの分類に関しても、知られている。

その点に関していわゆるＰＬＡ（プログラマブル・ロジ
ック・アレイ）が永久記憶マトリックスのますます興味
ある実施例として考察されており、Ｗ， Ｃｓｒｒおよ
びＪ．Ｍｉｚｅの著書” ＭＯ Ｓ ／ Ｌ Ｓ Ｉ
Ｄｅｓｉｇｎ ａｎｄＡｐｐｌｉｃａｔｉｏｎ ”マ
グローヒル社１９７２年刊のｐ．２２９〜２５８に一般
的に記述されている。

ＲＯＭ（ＡＮＤ／ＯＲプレイ）から構成されたかかるＰ
ＬＡにより、規則的構造のマトリックス配置の形で（最
小化された）組合わせ論理を直接実現させることができ
る。

論理システムの不規則な構造と比べて、かかる読取り専
用記憶装置、すなわち一方向照合装置として使用される
ＲＯＭならびにＰＬＡは、様々な利点をもち、組合せ論
埋の代換品として、テーブル、定数およびプログラム用
の記憶装置として、コードの生成および変換用に、固定
配線乗算器としてなどますます魅力的となっている。

読取り専用記憶装置およびそれから構成されるＰＬＡで
は、機能の個性化は一般的に製造中に実施され、従って
一度だけ固定される。

その結果生じる制限を取除くため、可能な変更のための
様々な方法が示唆されてきた。

その結果生れたものには、再プログラミング可能な読取
り専用記憶装置が含まれる。

例えば米国特許第４０４１４５９号？参照のこと。

しかしながら、これは変更可能なためにいくつかの欠点
がある。

すなわち結合素子または記憶セルとして、技術的な観点
からＭＯＳ電界効果形トランジスタ（ＦＥＴ）と比べて
はるかに複雑なＭＩＩ２−Ｓ−ＦＥＴ， すなわち二重
層ゲート誘電体を備えたＦＥＴが必要である。

その上再プログラミングには３０Ｖのオーダーの比較的
高い電圧パルスが必要である。

かかる再プログラミング可能な読取り専用記憶装置は、
変更可能性の点で多くの用途にとって非常に遅すぎる。

さらに、より大きな電気的スイッチング速度が得られる
プログラマブルＲＯＭ（ＦＲＯＭ）が提案されている。

一例を挙げると、米国特許第３９８７２８６号は、マ｝
ＩＪックス配置の論理回路の時間制御による解除また
は禁止によって同一のＰＬＡ中で異なる論理機能を実行
できる配置を記載している。

従って結合素子は、追加的に必要なシフト・レジスタ要
素中に記憶されているデータによる影響を受ける。

また、例えば４つの可能な状態にセットできる特定の結
合素子または論理素子を備えた多重個性化の形も知られ
ている。

ＩＢＭ ＴＤＢ第１７巻第３号、１９７４年８月刊、
ｐ，８１１／８１２を参照のこと。

特定の構成要素が必要とされ、また比較的遅いため、こ
れらの解決方法には更に改良が必要である。

ＰＬＡの既知のもう１つのグループは、その他の機能の
ために使用されていない論理域を共用すること（例えば
ＩＢＭ ＴＤＢ第２０巻第１０号、１９７８年３月刊
、ｐ．４０１６〜４０１８を参照のこと）、あるいはか
かる論理域の多重使用を実現すること、（米国特許第４
０８４１５２号を参照のこと）である。

しかしながら、かかるステップには、専門家に複雑な論
理ネットワークの解釈のために残された自由度の点で、
かなりの制限が伴なう。

通常かかる規則的構造から望まれる高度の柔軟性および
容易な適用可能性の大部分が失なわれる。

最後に、電気的に変更可能な永久記憶装置の構造に関し
て、そのセルがそれぞれ１つのＭＮＯＳトランジスタま
たはそれぞれ１つの関連する通常のＭＯＳ型分離トラン
ジスタと直列接続された浮遊ゲートを備えたトランジス
タからなるメモリが提案されている。

ＧＥ−ＯＳ２８、４４、９５５およびＧＥ−ＯＳ２９、
３７、３３７を参照のこと。

これは上記に述べた電気的再プログラミング手段を備え
た記憶装置の場合と同様に、いくつかの機能の間で迅速
な切換えができない。

ここでは、それらについては、当該の半導体設計が幾分
類似しているという点からふれるに留める。

本発明によって、ＰＬＡに使用できる永久記憶装置をさ
らに改良して、再プログラミングまたは特別の構或要素
のために高い電圧を必要とせず、特に異なる機能間で迅
速な電気的切換えが可能な、より高い機能密度を実現す
るという目的が達威される。

本発明によってもたらされる利点は、特に１つの周辺回
路構成のみを使用して高度に集積された、迅速に切換え
られる永久記憶装置又はＰＬＡ機能をもたらすことであ
る。

こうして内蔵ＰＬＡ機能をもつ高密度プロセッサ・チッ
プが、二重アーキテクチャの形で構造化できる。

次に、図面を参照しながら本発明について説明するが、
これは可能な一実施例を例示したものにすぎない。

本発明の説明のため、二重個性化ＰＬＡを選んだ。

その間で迅速な電気的切換えが可能な入力Ａ，Ｂ ．，
Ｃ ， Ｄの異なる論理機能ＸおよびＹをもつ二つの
機能状態Ｆ１およびＦ２を与えるものである。

異なるＰＬＡ機能状態において、論理機能は、例えば以
下のようになる。

Ｆｌ ：Ｘ＝Ａ−Ｂ −Ｃ＋Ｄ Ｙ＝Ａ−Ｂ−Ｃ Ｆ２：Ｘ＝Ａ−Ｂ・Ｃ＋Ａ−て Ｙ＝Ａ−Ｃ 第１図および第２図は、Ｆ１及びＦ２を別々に実現させ
る２種類のＰＬＡの単一個性化を通常の概略図として図
示したものである。

各マトリックス交差点のマーキングは、入力Ａ，Ｂ，Ｃ
，Ｄがその論理機能に含まれるかどうかを示す。

第３図は本発明の目的にもとづいて、機能モードＦ１と
Ｆ２の間で切換えができる、単一ＰＬＡでの両方の個性
化の組合せた表現を示したものである。

二つの完全機能モードＦ１，Ｆ２のどちらが選択される
かは、一対の制御線Ｃおよびτの電位状態（論理「０」
または「１」）によって決まる。

後で実施例の説明に関連して、このことに触れることに
する。

機能状態Ｆ１およびＦ２について、今の場合は、制御線
Ｃおよびτの以下の状態に基づ《ものである。

（第３図）Ｆｌ ： ｃ＝１およびτ一〇 Ｆ２：ｃ＝Ｏおよびｃ ＝ １ 第１図ないし第３図において、参照番号１および２は、
それぞれＲＯＭマトリックスからなり、ＰＬＡを構戊す
るＡＮＤアレイ１およびＯＲアレイ２を表わす。

第３図に概略的に示した個性化パターンはこのように第
１図および第２図に図示した各機能を組合せたものであ
る。

これは、Ｆ１（第１図）およびＦ２（第２図）に対する
個々の個性化パターンを重ね合わせたものとみなすこと
ができる。

本発明の各ステップにより、今や非常に小さな表面上に
がかるＰＬＡを設計することができる。

可能な個性化を備えた、新しい高度集積可能な結合素子
により、同一の周辺回路構成を使用して、これまで一つ
だけの機能に必要とされていたのとほぼ同じスペースで
互いに独立に選択できる少くとも二つの永久的に個性化
された論理機能をもつＰＬＡが実現できる。

すなわち、一つのシステムでかかる永久記憶装置のため
の多数の新しい可能な用途がもたらされる。

第３図から、二重個性化可能ＰＬＡに関連して、結合素
子およびその配線が少《とも四つの異なる個性化を可能
にすることがわかる。

例えば、Ａに対する入力線と積項ないし、行線Ｌ１の間
すなわち交差点Ａ／Ｌ１にある結合素子はＡＮＤ７レイ
１において両方の機能モードのための接続を与える。

一方、Ｃ／Ｌ１の結合素子は、機能モードＦ１でのみ、
またＡ／Ｌ２の結合素子は、機能モードＦ２でのみそれ
に対応する接続を与える。

交差点Ｂ／Ｌ２ではどの場合にも接続はもたらされない
。

すなわち、入力Ｂは、線Ｌ２上のいわゆる積項生成に関
しては無視される。

かかる可能な個性化モードは、一般的にＰＬＡ中の「Ｄ
ｏｎ’ｔｃａｒｅ Ｊ位置と呼ばれる。

第４図は、第３図でマークした各ＰＬＡ機能を実現する
、本発明の実施例を示したものである。

本発明の特徴は、結合素子ないしセルの型式、ならびに
先にふれたこれらの結合素子によって可能な個性化モー
ドである。

結合素子は、ＦＥＴとして設計してあり、そのために（
少くとも）二つのゲート・セクションが並んで設けられ
ている。

かかる結合素子の関連スイッチング径路を使用可能にす
るには、（少くとも）二つのゲート・セクションで別々
の入力スイッチング電位が必要である。

（少くとも）二つの切換え可能な論理機能Ｆ１およびＦ
２は、二つの機能のうちの一つで接続を確立するために
、ゲート・セクションの一方のみがこの特定の機能に対
応する制御線に接続され、かかる結合素子の残りのゲー
ト・セクションは入力線に接続されるように、構造的に
個性化されている。

両方の機能のために交差点で接続を行なう場合には、両
方のゲート・セクション、従って完全なゲートが同じ入
力線に接続される。

ｒＤｏｎ’ｔｃａｒｅ Ｊ位置は、結合素子が設計され
ていす、あるいは不完全な設計で、この交差点でいかな
る時にも接続が有効になれないものとして実現されてい
る。

次に一実施例として、第４図に示した二重個性化のＰＬ
Ａについて詳しくふれる。

第３図と比べると、入力部Ａ，Ｂ，Ｃ，Ｄを備えたＡＮ
Ｄアレイ１および出力部Ｘ，Ｙを備えたＯＲアレイ２が
再び示されている。

アレイ１と２の間の接続は、（積項）線Ｌｌ，Ｌ２なら
びに機能モードＦ１またはＦ２を決定する制御線Ｃ，τ
を介して確立されている。

結合素子として実現されたＦＥＴについては、この実施
例では、エンハンスメント型ＮチャネルＭＯＳＦＥＴと
仮定してある。

それらの基本的動作特性は、既知であるとみなすことが
できる。

わかりやすくするため、第４図は、作動電圧供給電源＋
Ｖおよび抵抗体Ｒなど論理動作を理解するのに必要な周
辺回路部分のみに限ってある。

この図では、入カバッファ、デコーダ、分相器、励振器
など、各様の制御装置または一般的周辺回路は、本発明
はそれらに関するものでなく、また周辺回路構或は通常
のやり方で行なえるので、示してない。

これらのものについては先行技術に関する上記の文献を
参照のこと。

最後にこの実施例に関しては、各種の入出力信号および
制御信号について、「肯定論理」に関する取決めを仮定
してある。

従って、論理モード「１」には、２進信号のアップ・レ
ベル、この場合には、例えば電位十Ｖが対応する。

従って、論理モードｒＯＪは、ダウン電圧レベル、この
場合は接地電位によって表わされる。

第３図および第４図を併せて検討すると、第３図で機能
的に特徴付けられたＰＬＡを実線の回路配置として実現
するための、本発明の各ステップが明らかになる。

ＡＮＤアレイ１中の交差点Ｃ／Ｌ１での結合は、機能モ
ードＦ１でのみ実現されるものであるが、これは二つの
ゲート・セクション４および５を備えたＦＥＴ３によっ
て形或される。

ゲート・セクション４は、入力Ｃに接続され、ゲート・
セクション５は制御線Ｃに接続されている。

従って、ＦＥＴ３は、入力Ｃと制御線Ｃが共に論理「１
」の場合にのみ導通する。

しかしながら、上記の取決めに従えば、このことは機能
モードＦ１の場合にのみあてはまる。

また、例えば交差点Ｄ／Ｌ２にも同じ状況があてはまる
。

すなわち、第４図の関連する結合素子は、ＦＥＴ６であ
る。

次にＦ２の機能モードでのみ接続がある場合について考
察する。

これは例えば交差点Ａ／Ｌ ２（あるいはまたＣ／Ｌ２
ｊ Ｄ／Ｌ １ ）にあてはまる。

結合素子を表わしているＦＥＴ７がそのゲート・セクシ
ョン８を制御線Ｊに接続されていることだけを除き、上
記で観察した場合と完全に同じである。

すなわち、ＦＥＴ７は、入力Ａならびに制御線τが論理
「１」の場合にのみ導通する。

二つの機能モードＦ１またはＦ２の一方でのみ有効な結
合素子はそれと反対の機能モードＦ２またはＦ１につい
て、上記に記したいわゆるｒＤｏｎ’ｔｃａｒｅ Ｊ位
置を表わしていることを指摘しておく。

結合素子が両方の機能モート下１，Ｆ２で活動状態とな
るための永久個性化は、例えば交差点Ａ／Ｌｌ（および
Ｂ／Ｌ１）に存在する。

この個性化モードは、その完全なゲートが関連する入力
に接続されたＦＥＴ、例えばゲート１０がＡに接続され
たＦＥＴ９に対応する。

この個性化モードがどのようにしてその構造中に固定さ
れるかに応じて、ゲート１０を、完全な単一ゲートとし
てあるいは二つの単独に使用可能なゲート・セクション
の接続によって形或することができる。

かかる構造の個性化を行なうために利用できる別のやり
方については、一般的にＲＯＭおよびＰＬＡについて知
られている技術を参照のこと。

それによれば、回路製造過程で例えば、ドーピング、マ
スキング、金属化などの間に、当該の個性化ステップを
実行することができる。

両方の機能モードＦ１およびＦ２について入力が無視さ
れる「Ｄｏｎ’ｔ ｃａｒｅ Ｊ位置の例は、交差点Ｂ
／Ｌ２である。

第４図には、ゲートを備えていないＦＥＴ’ｆ１が示し
てある。

この実施例では、通常は非導通であるエンハンスメント
型ＦＥＴと仮定してあるので、この交差点ではいかなる
時にも結合はない。

この個性化は別のやり方でも設計できることはいうまで
もなＬ・。

要するに、ＦＥＴの導通条件を満足させないようにすれ
ばよい。

ＯＲアレイ２中に設けられた四つの交差点について、上
記で考察したＡＮＤアレイ１の場合と同じ型式で個性化
のための同じ「配線規則」に従った結合素子がもたらさ
れる。

唯一の違いは、外部入力の代りに、ＡＮＤアレイ１の出
力線Ｌｌ，Ｌ２を入力線とみなすべきことである。

ＯＲアレイ２の出力線は、（和）項ＸおよびＹに対する
列線によって形成される。

第４図の回路の動作を説明するため、先ず機能モードＦ
１を仮定する。

上記と同様に、ｃ＝１およびτ一〇が適用される。

すなわち、ゲート・セクションが制御線τに接続された
全てのＦＥＴは、非導通である。

しかしながら、ゲート・セクションが制御線Ｃに接続さ
れた全てのＦＥＴについては、当該ＦＥＴを導通させる
ための二つの条件の一方は、既に充たされている。

第二の条件は、関連する入力の状態（「０」または「１
」）による。

例えばＦＥＴ９の場合の様に、完全なゲート１０（また
は共通接続された二つのゲート・セクション）が入力に
接続される場合、機能モードは、もはや導通条件ではな
い。

すなわちＦＥＴ９の状態は、入力Ａのみによって決まる
。

各ＦＥＴを図示の様に接続し、且つｃ＝１すなわち制御
線Ｃにプラス電位のある場合は関連する入力Ａ，Ｂまた
はＣが論理１−１」のとき、ＡＮＤアレイ１の上側の行
中のＦＥＴ９，１２，３が導通する。

その場合線Ｌ１上の電位は、導通ＦＥＴを経て接地電位
に向って低下する。

いいかえれば、Ｌ１は、行中の全てのＦＥＴが非導通の
ままである場合、すなわちＡ，Ｂ，Ｃが「０」状態にあ
る場合にのみ、アップ・レベル（ ｒｌＪ ）に留まる
。

ＦＥＴ１ ３への入力Ｄは、そのゲート・セクション１
４が制御線ｉに接続されており、従って機能モードＦ１
ではＦＥＴ１３は非導通であるため、無視される。

従ってＡＮＤアレイ１の論理出力線としてのＬ１に対し
て次式があてはまる。

同様に、ＡＮＤアレイ１中の下側の行については、制御
線Ｃに接続された唯一のＦＥＴ６が非導通のとき、すな
わちその人力ＤがｒＯＪ状態にある場合にのみ、出力線
１２がアップ・レベル（ Ｉｌｌ ）に留まる。

従って次式が適用される。Ｌ１およびＬ２はＯＲアレイ
２に対する入力線である。

そこで設けられている４つの結合素子のうち、ＦＥＴ１
５，１６，１７は、入力線Ｌｌ，Ｌ２がアップ・レベル
（ ｒｌＪ ）のとき、ｃ ＝ １およびＥ＝Ｏである
機能モードＦ１において、ターン・オンされる。

Ｌ１またはＬ２がプラスのとき出力線Ｘはアップ・レベ
ル（＋■）すなわち論理「１」になる。

従って次の論理方程式が得られる。

例えば、Ｌ１がプラスの場合、Ｒを介してアースされて
いる出力線Ｘの電位は、ＦＥＴ１５を介して＋Ｖに向っ
て上がる。

Ｌ２のプラス電位についても、ＦＥＴ１６がオンとなる
結果、同じことがあてはまる。

出力線Ｙのレベルは、専らＦＥＴ１７の状態、従ってＬ
１のみによって決まる。

もう一つのＦＥＴ１８は、一方のゲート・セクションが
制御線εに接続されているため、機能モードＦ１では非
導通である。

従って次式が適用される。（第１図を参照のこと） 機能モードＦ２の間の第２図の論理機能についても同様
にして説明できる。

その場合、制御線ＣおよびＦの論理状態が反転される。

制御線Ｃに接続された全てのＦＥＴ３，６，１７は、Ｃ
＝Ｏのため、信号入力とは無関係に非導通である。

この場合、Ｌ１はＦＥＴ９，１２，１３が非導通のまま
である場合にのみ、すなわち、その人力Ａ，Ｂ，Ｄが全
て「０」状態にある場合にのみプラスのままどなる。

従って、Ｌ１＝Ａ−Ｂ−Ｄである。またＬ２＝１が或立
するのは、ＦＥＴ７および１９が非導通のままであると
き、すなわちそれらの入力ＡおよびＣが「０」状態にあ
るときである。

従って、Ｌ２＝Ａ・でと表わせる。

他のＦＥＴ１ １および６は、それらのゲートが接続さ
れていす、あるいは一つのゲート・セクションが制御線
Ｃと接続している（ｃ＝０）ため、導通しない。

ＯＲアレイ２中のＬ１およびＬ２のＯＲ機能は、Ｆ１に
ついて上記に述べたのと同様に実現される。

上記の場合のＦＥＴ１Ｂの代りに、今度はＦＥＴ１７が
非導通であり、従って出力ＹについてはＬ１の状態が省
略される。

実現される全ての論理機能の全体を第２図に示してある
。

上記に述べたやり方で、例えばＭＮＯＳ−ＦＥＴなとの
特殊な構成要素なしに、制御線電位Ｃ，ざの簡単なスイ
ッチングによって、各機能の間で極めて迅速なスイッチ
ングをもたらす、永久多重個性化を備えたＰＬＡを実現
することができることに注目されたい。

その上、この多重個性化は、結合素子の数、従って集積
設計ではチップ上の占有面積の大きさが増加するという
条件の下でのみ獲得されるものでないことは明らかであ
る。

次に、通常のいわゆる二重ポリシリコン製造プロセスを
使用した、かかる結合素子の特に表面積を節約する集積
構造について、本発明の一実施例を説明する。

第５図および第６図は、第４図の回路中で結合素子（Ｆ
ＥＴ）ならびに入力ＢおよびＣによる４つの交差点を含
む、ＰＬＡの構造を平面図および断面図によって示した
ものである。

比較しやす《するため、第４図と大体同じ参照番号を使
用する。

第５図および第６図は、単に概略的表示にすぎず、実寸
通りのレイアウトではない。

例えばシリコン製の半導体基板ＰＳＵＢは、ＭＯＳＦＥ
Ｔ技術では通常のやり方でソースおよびドレイン領域を
ドーピング・ストリップＮｌ，Ｎ２，Ｎ３として含んで
いる。

ドレイン領域として働くドーピング・ストリップＮ１お
よびＮ３の一方の側は負荷抵抗体Ｒを介して電源＋Ｖに
接続され、他方の側は各々Ｎ１およびＮ２ドーピング（
積項）線Ｌ１およぴＬ２を形威している。

Ｎ２は、隣接する線の結合素子に対する共通ソースであ
りたとえばアースされている。

この実施例は、各結合素子について二つのゲート・セク
ションを備えているので、ゲート・セクションの境界に
チャネル支持ドーピング領域、例えばＮ１２およびＮ２
３が備わっている。

基板表面に、予め定められたパターンの絶縁層が既知の
やり方で設けられ、二層の（導電性）多結晶シリコン（
以下では、ポリシリコンと呼び、図面にはＰＯＬＹＩお
よびＰＯＬＹ２と記す）ならびに例えばアルミニウムの
金属層が形或されている。

各結合素子の個性化モードの種類に応じて、二つのゲー
ト・セクションのうち一方だけ（例えばＦＥＴ３のゲー
ト・セクション４）あるいは両方（例えばＦＥＴ１２の
ゲート・セクション２０，２１）がポリシリコンの第一
層ＰＯＬＹＩＫよって作られる。

ポリシリコンの第二層ＰＯＬＹ２Ｋよって、制御線Ｃお
よびτが作られ、ゲート・セクション例えば５および２
２がそれに接続される。

ドーピング・ストリップＮ１，Ｎ２，Ｎ３およびこれら
と重ね合わされた制御線Ｃ，τ（ＰＯＬＹ２）に対して
横方向に入力線が金属化ストリップとして配列されてい
る。

これは第５図および第６図では、入力ＢおよびＣについ
て示してある。

この場合、入力ＢはＦＥＴ１２領域中の接点２３，２４
を介して両方のゲート・セクション２０，２１に接続さ
れている。

入力Ｃについては、関連する金属化ストリップ２５が接
点２６を介してＦＥＴ３のゲート・セクション４に、ま
た接点２８を介してＦＥＴ１９のゲート・セクション２
７に接続されている。

交差点Ｂ／Ｌ２では、ゲートおよびそれに関連する薄い
酸化物セクションが存在しないためにＦＥＴ１１が完成
していないので、上記のイワユル「Ｄｏｎ／ｔｃａｒｅ
」位置になっている。

この位置では、仮定した２つの機能モードＦ １ ｔ
Ｆ ２の何れにおいてもＮ３とＮ２の間に接続があり得
ない。

本発明を説明するために、ＰＬＡの構造が一実施例とし
て選ばれたが、本発明は、前述のようにＰＬＡの構成要
素とみなすことのできる通常の読取り専用メモＩＪ（Ｒ
ＯＭ）の分野でも、同じ利点をもって使用できることを
指摘しておく。

さらに本発明は、二重個性化永久記憶装置のみに限られ
るものではない。

結合素子として使用されるＦＥＴに対して三つのゲート
・セクションを設けることによって、三重個性化が可能
なことは明らかである，本発明は、実施例のＦＥＴ形式
に限られるものではない。

すなわち、適切な電圧および信号極性を守れば、例えば
ＰチャネルＦＥＴを使用することが可能である。

より一般的な観点からみると、本発明のアイデアは必ず
しもＦＥＴ技術に結びついたものではない。

これは他の現代技術、例えばバイポーラ技術、ジョセフ
ソン技術、ＧａＡｓ技術でも実現できる。

電位レベルと論理値の関係ならびに各実施例の材料、例
えばシリコン、ポリシリコンおよびアルミニウムなどの
考慮についても同じことがあてはまり、それらについて
は公知の多数の代替技術が存在する。

【図面の簡単な説明】

第１図は第１のＰＬＡ機能のための単一個性化を示す配
線図。 第２図は第２のＰＬＡ機能のための単一個性化を示す配
線図。 第３図は両方のＰＬＡ機能のための本発明に従う二重個
性化を示す配線図。 第４図は第３図に示したＰＬＡの回路図。 第５図は第４図に示した回路の一部の概略的平面図。 第６図は第５図の線６−６に沿った概略的断面図。

Claims (1)

1. 【特許請求の範囲】 １ アレイの交差点に結合素子が配置されてなり、下記
   （イ）乃至（→の特徴を有する電気的に切換え可能な読
   取り専用記憶装置。 （イ）上記結合素子は少なくとも２つの制御電極を有し
   、所定の電位が該制御電極へ同時に印加されたときに導
   通する。 （口）各々異なった機能を指定する少なくとも２種類の
   制御線を上記アレイに設ける。 ←→ 上記制御線によって指定される全ての機能で使用
   される各結合素子においては、上記制御電極は関連する
   入力線へ共通に接続される。 （→ 特定の機能でのみ使用される各結合素子において
   は、上記制御電極の１つは関連する入力線に接続され、
   他の制御電極は該特定の機能を指定する制御線に接続さ
   れる。