JPS583192A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
- Publication number
- JPS583192A JPS583192A JP56102872A JP10287281A JPS583192A JP S583192 A JPS583192 A JP S583192A JP 56102872 A JP56102872 A JP 56102872A JP 10287281 A JP10287281 A JP 10287281A JP S583192 A JPS583192 A JP S583192A
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- JP
- Japan
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- transistor
- gate
- word line
- memory
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- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はユーザの指定する記憶情報を任意に書き込み可
能にしたマスクＲＯＭ（マスク・リード・オンリー・メ
モリ）形式の読み出し専用メモリに関する。
能にしたマスクＲＯＭ（マスク・リード・オンリー・メ
モリ）形式の読み出し専用メモリに関する。
ユーザの指定する記憶情報の書き込みを可能にしたマス
クＲＯＭは、一般にその製造フーロセスの途中において
ユーザの指定する記憶情報の書き込みを行う方式を採っ
ておシ、そして当該書き込みは、ユーザに対する納期の
短縮を図る観点から集積回路製造工程のできるだけ後の
工程で行うことが望まれるが、反面、納期に重点を置く
とメモリの集積度が低下することになる。
クＲＯＭは、一般にその製造フーロセスの途中において
ユーザの指定する記憶情報の書き込みを行う方式を採っ
ておシ、そして当該書き込みは、ユーザに対する納期の
短縮を図る観点から集積回路製造工程のできるだけ後の
工程で行うことが望まれるが、反面、納期に重点を置く
とメモリの集積度が低下することになる。
第１図および第２図はこの種従来における電極コンタク
ト窓の有無によりユーザ指定の記憶情報の書き込みを可
能にしたマスクＲＯＭ（ユーザＲＯＭ）の例を示すもの
で、該マスクＲＯＭの１メモリ七ルは、ゲート電極を選
択ワード線ｗｔに接続Ｌ＊−ｃンハンスメント形ＭＯ８
）ランジスタＱ１と、ゲート電極を非選択ワード線Ｗｊ
に接続したエンハンスメント形ＭＯ８）ランジスタＱ
２トからなるＮＯＲゲートからな９、そしてこれらトラ
ンジスタＱ１．Ｑ２のソースＳはグランドに接地され、
さらにそのドレイン部りは電極コンタクト窓Ｎによシ選
択ビット線Ｂｎ Ｖｃ接続されるようになっての いる。即ち、ビット線と、ドレイン部に電極コンタクト
窓Ｎが有シ無しによってＮＯＲゲートからなるメモリセ
ルに′Ｈ”又は″Ｌ″レベルのユーザ指定情報を書き込
むものである。
ト窓の有無によりユーザ指定の記憶情報の書き込みを可
能にしたマスクＲＯＭ（ユーザＲＯＭ）の例を示すもの
で、該マスクＲＯＭの１メモリ七ルは、ゲート電極を選
択ワード線ｗｔに接続Ｌ＊−ｃンハンスメント形ＭＯ８
）ランジスタＱ１と、ゲート電極を非選択ワード線Ｗｊ
に接続したエンハンスメント形ＭＯ８）ランジスタＱ
２トからなるＮＯＲゲートからな９、そしてこれらトラ
ンジスタＱ１．Ｑ２のソースＳはグランドに接地され、
さらにそのドレイン部りは電極コンタクト窓Ｎによシ選
択ビット線Ｂｎ Ｖｃ接続されるようになっての いる。即ち、ビット線と、ドレイン部に電極コンタクト
窓Ｎが有シ無しによってＮＯＲゲートからなるメモリセ
ルに′Ｈ”又は″Ｌ″レベルのユーザ指定情報を書き込
むものである。
したがって、選択ワード線Ｗｉ を”Ｈ”レベルとし
、非選択ワードｉ！ｉ！Ｗｊ を′Ｌ”レベルとして
セルの記憶内容を読み出すとき、例えば選択ビット線Ｂ
ｉに対するトランジスタＱ１ のドレイン部に電極コ
ンタクト窓Ｎかあれば、該トランジスタＱ１ は導通し
て電流がアースに流れるため、ビット線Ｂｉの出力は″
Ｌ″レベをとなる。また、上記と逆にトランジスタＱ１
のドレイン部に電極コンタクト窓Ｎがなければ、トラン
ジスタＱ０はオフとなシ、ビット１ｉｌＢｉの出力はＨ
”レベルとなる。
、非選択ワードｉ！ｉ！Ｗｊ を′Ｌ”レベルとして
セルの記憶内容を読み出すとき、例えば選択ビット線Ｂ
ｉに対するトランジスタＱ１ のドレイン部に電極コ
ンタクト窓Ｎかあれば、該トランジスタＱ１ は導通し
て電流がアースに流れるため、ビット線Ｂｉの出力は″
Ｌ″レベをとなる。また、上記と逆にトランジスタＱ１
のドレイン部に電極コンタクト窓Ｎがなければ、トラン
ジスタＱ０はオフとなシ、ビット１ｉｌＢｉの出力はＨ
”レベルとなる。
しかし、上記のようなマスクＲＯＭのメモリセルを構成
するＮＯＲゲート用トランジスタＱ１．Ｑ２の各ドレイ
ン部は独立したパターン構造になっているため、２ビツ
トのＮＯＲゲートを形成するパターンエリア−（２８μ
×９μ）が犬きくなり、ＲＯＭパターンの集積度が低下
する欠点があっｆＣ８本発明は上記従来の欠点を解決し
たもので、その目的はＲＯＭ用メモリパターンの高集積
化を可能にした読み出し専用メモリを提供するものであ
一ド線をハイレベルとし、非選択ワード線をローレベル
として読み出すＮＯＲゲートよシなる読み出し専用メモ
リにおいて、上記メモリセルを構成するＮＯＲゲートが
、ゲート電極を隣相う上記ワード線に、ソースをグラン
ドにそれぞれ接続し、かつ同一ビット線に接続されるド
レイン部を共通にした２つのトランジスタからなシ、上
記選択されたワード線とビット線に対応する該当トラン
ジスタをオフセットゲートトランジスタもしくはエンハ
ンスメントトランジスタとすることによシューザ指足の
情報書き込みを可能にしたものである。
するＮＯＲゲート用トランジスタＱ１．Ｑ２の各ドレイ
ン部は独立したパターン構造になっているため、２ビツ
トのＮＯＲゲートを形成するパターンエリア−（２８μ
×９μ）が犬きくなり、ＲＯＭパターンの集積度が低下
する欠点があっｆＣ８本発明は上記従来の欠点を解決し
たもので、その目的はＲＯＭ用メモリパターンの高集積
化を可能にした読み出し専用メモリを提供するものであ
一ド線をハイレベルとし、非選択ワード線をローレベル
として読み出すＮＯＲゲートよシなる読み出し専用メモ
リにおいて、上記メモリセルを構成するＮＯＲゲートが
、ゲート電極を隣相う上記ワード線に、ソースをグラン
ドにそれぞれ接続し、かつ同一ビット線に接続されるド
レイン部を共通にした２つのトランジスタからなシ、上
記選択されたワード線とビット線に対応する該当トラン
ジスタをオフセットゲートトランジスタもしくはエンハ
ンスメントトランジスタとすることによシューザ指足の
情報書き込みを可能にしたものである。
以下、本発明の実施例を図面について説明する。
第３図〜第５図は本発明にかかる読み出し専用メモリ、
即ちユーザ指定の記憶情報の書き込みを可能にしたマス
クＲＯＭ（ユーザＲＯＭ）の−例を示すもので、該マス
クＲＯＭを構成する１メモリセルはＭＯＳ）ランジスタ
Ｔｒｉ ；Ｔｒ２からなるＮＯＲゲートよシなり、この
一方のトランジスタＴｒｉ のゲート電極は選択ワー
ド線Ｗｔ に接続され、他方のトランジスタＴｒ２の
ゲート電極は選択ワード線Ｗｔ に隣相う非選択ワー
ド線Ｗｊ に接続されているとともに、その各ソース
Ｓはグランドに接地され、さらに両トランジスタＴｒｌ
、Ｔｒ２のドレイン部りに共通に形成され、該共通ド
レイン部りに形成した電極コンタクト窓Ｃｐ を介し
て同一のピッ）線Ｂｉ に接続されている。そして選
択されたワード線Ｗｌ およびビット線Ｂ１ に対応
するメモリセルのデータ出力がＮ ＨＮレベルとなるよ
うにセットする場合は、トランジスタＴｒｌをオフセッ
トゲートトランジスタに形成し、また、選択されたワー
ド線Ｗｉ とビット線Ｂｉ に対応するメモリセル
のデータ出力がＬ”レベルとなるようにセットする場合
は、トランジスタＴｒｌ ｆエンハンスメントトラン
ジスタに形成する。
即ちユーザ指定の記憶情報の書き込みを可能にしたマス
クＲＯＭ（ユーザＲＯＭ）の−例を示すもので、該マス
クＲＯＭを構成する１メモリセルはＭＯＳ）ランジスタ
Ｔｒｉ ；Ｔｒ２からなるＮＯＲゲートよシなり、この
一方のトランジスタＴｒｉ のゲート電極は選択ワー
ド線Ｗｔ に接続され、他方のトランジスタＴｒ２の
ゲート電極は選択ワード線Ｗｔ に隣相う非選択ワー
ド線Ｗｊ に接続されているとともに、その各ソース
Ｓはグランドに接地され、さらに両トランジスタＴｒｌ
、Ｔｒ２のドレイン部りに共通に形成され、該共通ド
レイン部りに形成した電極コンタクト窓Ｃｐ を介し
て同一のピッ）線Ｂｉ に接続されている。そして選
択されたワード線Ｗｌ およびビット線Ｂ１ に対応
するメモリセルのデータ出力がＮ ＨＮレベルとなるよ
うにセットする場合は、トランジスタＴｒｌをオフセッ
トゲートトランジスタに形成し、また、選択されたワー
ド線Ｗｉ とビット線Ｂｉ に対応するメモリセル
のデータ出力がＬ”レベルとなるようにセットする場合
は、トランジスタＴｒｌ ｆエンハンスメントトラン
ジスタに形成する。
ここでオフセットゲートトランジスｊ Ｔｒｌと称する
ものは、第５図に示すように基板ＢＵＢ上に形成された
ポリシリコンゲートＧｐと、基板ＳＵＢ上に拡散によ多
形成された共通ドレイン部りおよびソースＳとが互いに
離間している構造のものを言う。また、このようなオフ
セットゲートトランジスタを形成する場合は、ユーザＲ
ＯＭの製造プロセスの途中、例えばゲート電極形成終了
段階において、共通ドレイン部りおよびソース８ｉ拡散
によ多形成するとき、第４図の破線で示すようにポリシ
リコンゲートＧｐ の近傍をマスクし、共通ドレイン部
りおよびソースＳの拡散領域がゲートＧｐ に達しな
いようにすることで形成される。
ものは、第５図に示すように基板ＢＵＢ上に形成された
ポリシリコンゲートＧｐと、基板ＳＵＢ上に拡散によ多
形成された共通ドレイン部りおよびソースＳとが互いに
離間している構造のものを言う。また、このようなオフ
セットゲートトランジスタを形成する場合は、ユーザＲ
ＯＭの製造プロセスの途中、例えばゲート電極形成終了
段階において、共通ドレイン部りおよびソース８ｉ拡散
によ多形成するとき、第４図の破線で示すようにポリシ
リコンゲートＧｐ の近傍をマスクし、共通ドレイン部
りおよびソースＳの拡散領域がゲートＧｐ に達しな
いようにすることで形成される。
なお、上記説明では、オフセットゲートトランジスタを
形成するときドレイン部りおよびソース８０両方がゲー
トＧｐから離間する構造にしたが、これに限定されず、
ドレイン部りおよびソースＳのいずれか一方がゲートＧ
ｐから離間していれば、オフセットゲートトランジスタ
として機能することになる。
形成するときドレイン部りおよびソース８０両方がゲー
トＧｐから離間する構造にしたが、これに限定されず、
ドレイン部りおよびソースＳのいずれか一方がゲートＧ
ｐから離間していれば、オフセットゲートトランジスタ
として機能することになる。
上記構成のマスクＲＣＩＨにおいて、選択ワード線
線Ｗｉ を”Ｈ”レベルとし、非選択ワード。Ｗｊを
Ｌ Ｉ＋レベルとしてメモリセルの記憶内容を読み出す
とき、選択されたワード線ｗｔ とピッド線Ｂｔに対
応する該当トランジスタＴｒ１が、第５図に示す如きオ
フセットゲートトランジスタＴｒ１で構成されていれば
、該トランジスタＴｒｌはオフし、ビット線旧 の出力
は６Ｈ”レベルとなる。
Ｌ Ｉ＋レベルとしてメモリセルの記憶内容を読み出す
とき、選択されたワード線ｗｔ とピッド線Ｂｔに対
応する該当トランジスタＴｒ１が、第５図に示す如きオ
フセットゲートトランジスタＴｒ１で構成されていれば
、該トランジスタＴｒｌはオフし、ビット線旧 の出力
は６Ｈ”レベルとなる。
また、上記該当トランジスタＴｒ１がエンハンスメント
トランジスタ（第５図に示すトランジスタＴｒ２に相当
する構造のもの）で構成されていれば、該トランジスタ
Ｔｒｌは導通して電流がアースに流れるため、ビット１
ｉＢｉの出力は６Ｌ”レベルと々る。
トランジスタ（第５図に示すトランジスタＴｒ２に相当
する構造のもの）で構成されていれば、該トランジスタ
Ｔｒｌは導通して電流がアースに流れるため、ビット１
ｉＢｉの出力は６Ｌ”レベルと々る。
以上のように本発明によれば、ＲＯＭのメモリセルを、
同一ビット線に接続されるドレイン部が共通で、かつゲ
ート電極が隣相うワード線に接続され、さらにソースが
グランドに接地された２個トランジスタよシ構成し、そ
して選択されたワード線とビット線に対応する該当トラ
ンジスタをオフセットケートトランジスタまたはエンハ
ンスメントトランジスタとすることによりスーツ指定の
記憶情報を書き込み可能にしたものであるから、製造期
間の短縮は勿論可能になるとともに、隣相う２つのトラ
ンジスタのドレイン部を共通にしたため、メモリの集積
度を向上できる。例えば、２ビツトのＮＯＲゲートを形
成するパターンエＩＪ ７−は、本発明では２１μ×９
μとなシ、これに伴い従来のマスクＲＯＭに比し麩ｘ１
ｏｏ＝７５チ、即２５％程度集積度を高めることが可能
となる。
同一ビット線に接続されるドレイン部が共通で、かつゲ
ート電極が隣相うワード線に接続され、さらにソースが
グランドに接地された２個トランジスタよシ構成し、そ
して選択されたワード線とビット線に対応する該当トラ
ンジスタをオフセットケートトランジスタまたはエンハ
ンスメントトランジスタとすることによりスーツ指定の
記憶情報を書き込み可能にしたものであるから、製造期
間の短縮は勿論可能になるとともに、隣相う２つのトラ
ンジスタのドレイン部を共通にしたため、メモリの集積
度を向上できる。例えば、２ビツトのＮＯＲゲートを形
成するパターンエＩＪ ７−は、本発明では２１μ×９
μとなシ、これに伴い従来のマスクＲＯＭに比し麩ｘ１
ｏｏ＝７５チ、即２５％程度集積度を高めることが可能
となる。
第１図は従来における読み出し専用メモリの一部のメモ
リセルマトリクスの構成図、第２図はそのパターン平面
図、第３図は本発明にかかる読み出し専用メモリの一部
のメモリセルマトリクスの構成図、第４図はそのパター
ン平面図、第５図は本発明におけるメモリセルの説明用
断面図である。 図中、Ｔｒｌ＋Ｔｒ２はトランジスタ、Ｔｒｌはオフセ
ットゲートトランジスタ、ｗｉ 、ｗｊ はワード線
、Ｂｉはビット線である。 特許出願人 富士通株式会社 第１図 第２図
リセルマトリクスの構成図、第２図はそのパターン平面
図、第３図は本発明にかかる読み出し専用メモリの一部
のメモリセルマトリクスの構成図、第４図はそのパター
ン平面図、第５図は本発明におけるメモリセルの説明用
断面図である。 図中、Ｔｒｌ＋Ｔｒ２はトランジスタ、Ｔｒｌはオフセ
ットゲートトランジスタ、ｗｉ 、ｗｊ はワード線
、Ｂｉはビット線である。 特許出願人 富士通株式会社 第１図 第２図
Claims (1)
- 選択ワード線をハイレベルとし、非選択ワード線をロー
レベルとして読み出すＮＯＲゲートより々る読み出し専
用メモリにおいて、上記メモリセルを構成するＮＯＲゲ
ートが、ゲート電極を隣相う上記ワード線に、ソースを
グランドにそれぞれ接続し、かつ同一ビット線に接続さ
れるドレイン部を共通にした２つのトランジスタを有し
、上記選択されたワード線とビット線に対応する上記ト
ランジスタがオフセットゲートトランジスタであるかエ
ンハンスメントトランジスタであるかによって所望の情
報゛が書込まれてなることを特徴とする読み出し専用メ
モリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102872A JPS583192A (ja) | 1981-06-30 | 1981-06-30 | 読み出し専用メモリ |
| US06/387,558 US4542482A (en) | 1981-06-30 | 1982-06-11 | Read only memory |
| EP82303185A EP0069493A3 (en) | 1981-06-30 | 1982-06-18 | Mask read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102872A JPS583192A (ja) | 1981-06-30 | 1981-06-30 | 読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583192A true JPS583192A (ja) | 1983-01-08 |
Family
ID=14338982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102872A Pending JPS583192A (ja) | 1981-06-30 | 1981-06-30 | 読み出し専用メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4542482A (ja) |
| EP (1) | EP0069493A3 (ja) |
| JP (1) | JPS583192A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1239707B (it) * | 1990-03-15 | 1993-11-15 | St Microelectrics Srl | Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain |
| EP0575688B1 (en) * | 1992-06-26 | 1998-05-27 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54525A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Read only memory device |
| JPS54105364A (en) * | 1978-02-07 | 1979-08-18 | Satake Eng Co Ltd | Cylinder body selector of cereals |
| JPS54130887A (en) * | 1978-03-20 | 1979-10-11 | Texas Instruments Inc | Method of fabricating rom and rom array |
| JPS55105364A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory and its manufacture |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4096522A (en) * | 1974-09-26 | 1978-06-20 | Tokyo Shibaura Electric Co., Ltd. | Monolithic semiconductor mask programmable ROM and a method for manufacturing the same |
| JPS5819144B2 (ja) * | 1977-12-02 | 1983-04-16 | 株式会社東芝 | 読み出し専用記憶装置 |
| US4192014A (en) * | 1978-11-20 | 1980-03-04 | Ncr Corporation | ROM memory cell with 2n FET channel widths |
| JPS6037620B2 (ja) * | 1979-12-11 | 1985-08-27 | 株式会社東芝 | 半導体記憶装置 |
| EP0051693B1 (de) * | 1980-11-12 | 1985-06-19 | Ibm Deutschland Gmbh | Elektrisch umschaltbarer Festwertspeicher |
-
1981
- 1981-06-30 JP JP56102872A patent/JPS583192A/ja active Pending
-
1982
- 1982-06-11 US US06/387,558 patent/US4542482A/en not_active Expired - Fee Related
- 1982-06-18 EP EP82303185A patent/EP0069493A3/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54525A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Read only memory device |
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| JPS55105364A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| US4542482A (en) | 1985-09-17 |
| EP0069493A3 (en) | 1985-05-15 |
| EP0069493A2 (en) | 1983-01-12 |
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