JPH0336764A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積度の高い半導体記憶装置、とりわけ、その
メモリーセルに関する。

従来の技術 大容量の固定情報である文字フォントデータ等を記憶す
るための半導体記憶装置としてマスクプログラマブルリ
ードオンリーメモリー（以下マスクＲＯＭと略す）があ
る。マスクＲＯＭは大容量（１） （２） の情報を安価に記憶するため、そのチップサイズはでき
る限り小さく抑えることが必要である。

チップサイズに占める割合は通常メモリーセルが６０％
程度と最も大きいため、メモリーセルの面積をいかに小
さく抑えるかが最も重要となる。

第２図に従来のマスクＲＯＭのメモリーセルの例で現在
４メガビツトのマスクＲＯＭでよく用いられているＮＡ
ＮＤ型構造のメモリーセルを示す。記憶情報は全て“１
”、“０”で与えられ、“１”に対応するメモリーセル
は例えばＭｌのようにゲートがデプレッションになって
おり、“Ｏ”に対応するメモリーセルは例えばＭ２のよ
うにエンハンスメントになっている。読み出しは以下の
ように行なわれる。複数のワード線Ｗ１〜Ｗ４の中から
例えばＷ、が選択される。選択されたワード線Ｗ、のみ
低電位、通常接地電位に下がる。他のワード線Ｗ２〜Ｗ
４は高電位、通常電源電位もしくは電源電位よりＭＯＳ
）ランジスタのしきい値だけ低い電位になる。このとき
、例えば、メモリーセルＭ１に相当するゲートはデプレ
ッションのためノードＮ１と接地電位とは低インピーダ
ンスとなり、ノードＮｌより接地電位の電源が流れる。

これを図示しない回路で検知し“１”を出力する。

一方、このときメモリーセルＭ２に相当するゲートはエ
ンハンスメントのためノードＮ２と接地電位とは高イン
ピーダンスのままであり、ノードＮ２と接地電位の間に
電流系路は無い。このため、図示しない回路により“Ｏ
”が出力される。

発明が解決しようとする課題 この従来のメモリーセルのサイズは製造加工上の最小寸
法をａとすると次のようになる。横方向の大きさはゲー
ト幅ａと隣接セル間の分離にａ必要とし合計２ａとなる
。一方、縦方向はゲート長ａと隣接ゲート間分離ａを必
要とし合計２ａとなる。したがって、メモリーセル１個
当りのサイズは２ａＸ２ａ＝４ａ２となる。従来のＮＡ
ＮＤ型メモリーセルのサイズは比較的小さいが、大容量
のマスクＲｏＭにはさらに小さなメモリーセルサイズで
なければ製造コストの増加につながり、マスクＲｏＭの
安価であるという利点がなくなってしまう。

課題を解決するための手段 本発明は、従来のメモリーセルサイズを低減するため、
ＭＯ３型トランジスタのゲートがエンハンスメント領域
とデプレッション領域の両方もしくはどちらか一方より
なり、前記デプレッション領域と前記エンハンスメント
領域の前記ゲートに占める割合を変化させ、さらに、デ
プレッション領域の不純物濃度を複数に設定した半導体
記憶装置である。

作用 本発明によれば；一つのメモリーセルの中に複数のビッ
トの情報を記憶させることができ、チップサイズの小さ
な半導体記憶装置が得られる。

実施例 本発明の実施例を第１図に示す。第１図において、Ｍ　
ｃ　Ｉ−Ｍ　ｃ　４はメモリーセル、ＷＬ、　〜ＷＬ４
はワード線である。５．６、はデプレッション注入領域
を示し、ＤＭ２の方がＤ　Ｍ　＋　より注入量が多い。

メモリーセルＭ　ｃ　１〜Ｍ　ｃ　４にはそれぞれ２ビ
ット分の情報が記憶される。２ビット分の情報を記憶さ
せるには４種類の状態が必要であり、本実施例では次の
ように４種類の状態を作る。まず第１にゲート領域が全
てエンハンスメント型、第２にゲート領域の約半分がエ
ンハンスメント型で残りがデプレッション型、第３にゲ
ート領域全てがデプレッション型、第４にゲート領域が
全てデプレッション型でかつ不純物濃度が第３の場合よ
りもさらに濃い。以上４種類を例えばメモリーセル１個
ｌには第１のＭｃ２には第２のＭｃ３には第３のＭｃ４
には第４の状態にあてはめると、読み出しは以下のよう
になる。まずメモリーセルＭ　ｃ　１が選択されるとき
にはワード線Ｗ、が低電位、通常接地電位になり、他の
ワード線Ｗ２〜Ｗ４は高電位、通常電源電位もしくは電
源電位よりＭＯＳトランジスタのしきい値だけ低い電位
になる。このとき、Ｍｃｌに相当するゲートはエンハン
スメントのためノードＮｏと接地電位の間は高インピー
ダンスのままで電流は流れない。これを回路で読みとり
２ビット分の情報（０，○）を出力する。次にメモリー
セルＭ　ｃ　２が選択されるときにはワードｎ　Ｗ　Ｌ
　２が低電位、他のワード線は高電位となる。このとき
Ｍｃ２に相当するゲートは半分がデプレッションのため
ノードＮｏがら接地電位に例えばＩＯなる電流が流れる
。これを回路で読みとり情報（１，Ｏ）を出力する。次
にメモリーセルＭｃ３が選択されるときにはワード線Ｗ
Ｌ３が低電位、他のワード線は高電位となる。

このときＭｃ３に相当するゲートはほぼ全領域デプレッ
ションのためノードＮｏから接地電位にメモリーセル１
個２の場合よりさらに大きな電流、例えば２１ｏが流れ
る。これを回路で読みとり情報（０，１）を出力する。

次にメモリーセル１個４が選択されるときにはワード線
Ｗ　Ｌ　４が低電位、他のワード線は高電位となる。こ
のときＭｃ４に相当するゲートはデプレッションでかっ
Ｍｃ３のデプレッション領域より不純物濃度が濃いため
にノードＮｏから接地電位にメモリーセルＭｃ３よりさ
らに大きな電流、例えば３１ｏが流れる。これを回路で
読みとり情報（１，１）を出力する。

メモリーセルサイズのデプレッションの濃度は例えばイ
オン注入量を多くすることで濃くできる。

発明の効果 本発明によれば１個あたりのメモリーセルサイズは最小
寸法をａとすると横方向はゲート幅としてエンハンスメ
ントとデプレッションとの２つを作るため２ａ必要とし
、隣接セル間の分離にａの合計３ａ、縦方向はゲート長
にａおよび隣接ゲート間分離にａの合計２ａとなりメモ
リーセルサイズは３ａＸ２ａ＝６ａ２となる。しかし、
１個のメモリーセルには２ビット分の情報が入るため、
ビット当りの面積は３ａ２となる。従来の場合には４ａ
”必要であったから本発明により従来の７５％に減少す
る。マスクＲＯＭのような半導体記憶装置ではメモリー
セル部分の占める割合が全体の６０％程度あり、この効
果は非常に大きい。

【図面の簡単な説明】

第１図は本発明の実施例を示す平面図、第２図は従来例
を示す平面図である。 １〜４・・・・・・ワード線、５，６・・・・・・デプ
レッション注入領域。

Claims (2)

【特許請求の範囲】
1. （１）ＭＯＳ型トランジスタのゲートがエンハンスメン
   ト領域とデプレッション領域の少なくとも一方よりなり
   、前記ゲートに占める割合を変化させたことを特徴とす
   る半導体記憶装置。
2. （２）デプレッション領域の不純物濃度が複数あること
   を特徴とする請求項１記載の半導体記憶装置。