JP2625991B2

JP2625991B2 - マスクｒｏｍ装置

Info

Publication number: JP2625991B2
Application number: JP29297188A
Authority: JP
Inventors: 龍一松尾; 正秀金子
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-11-17
Filing date: 1988-11-17
Publication date: 1997-07-02
Anticipated expiration: 2012-07-02
Also published as: JPH02137199A

Description

【発明の詳細な説明】［産業上の利用分野］この発明はマスクROM装置に関し、さらに特定的には
電流源と接地との間に複数のメモリトランジスタを直列
に接続したNAND型メモリを有するマスクROM装置に関す
る。

［従来の技術］マスクROM（マスクプログラム可能な読出専用メモ
リ）のデータは、その名のとおり、製造段階でマスクパ
ターンに応じてシリコンウェーハ上に作り込まれる。し
たがって、他のメモリのようにユーザ側でデータの書換
えを行なうことはできない。これは、ちょうどレコード
とカセットテープの関係にたとえられる。

マスクROMのメモリセルは種類が多く、それぞれ一長
一短があるが、基本的構成は１ビット１トランジスタで
ある。

マスクROMをメモリセルの回路方式で分類すると、NOR
型,NAND型,X型に分けられる。本願発明は、NAND型メモ
リを有するマスクROM装置に関する。

NAND型は、メモリトランジスタを直列につなぐ方式で
ある。データの書込みはデプレッション化イオン注入方
式で行なう。メモリセルサイズは最も小さく、高集積化
に適するが、直列抵抗が大きく読出速度は遅い。このた
め、比較的低速タイプの大容量ROMにおいてよく用いら
れる。

読出しは、NOR型と逆で、他のメモリセルはすべてオ
ン状態とし、選ばれたメモリセルのみゲートを“0"レベ
ルにする。これにより、常時オン（デプレッション）状
態かどうかを判別し、データ“1",“0"を読出す。

直列トランジスタの段数は、増やすほど集積度が上が
るが、読出速度は遅くなる。通常は、８段か16段にする
ことが多い。最近は、メモリセルサイズの小さい利点を
生かすため、センスアンプ回路の工夫などにより高速タ
イプのマスクROMに採用されることもある。

第６図は、NAND型メモリを有する従来のマスクROM装
置の構成を示したブロック図である。なお、この第６図
は、128Kビット（1024×128）,1ビット出力のマスクROM
装置を一例として示している。図において、メモリセル
アレイ１は、メモリセルブロックがＸ方向およびＹ方向
に沿ってマトリクス状に配置されている。各メモリセル
ブロックは、NAND型メモリによって構成されている。ア
ドレス入力バッファ２は、外部から入力されたアドレス
データA₀〜A₁₆を保持する。アドレス入力バッファ２に
保持されたアドレスデータA₀〜A₁₆のうち、アドレスA₀
〜A₉はブロック選択用デコーダ３およびＸデコーダ４に
与えられる。ブロック選択用デコーダ３は、メモリセル
アレイ１においてＸ方向に沿って配置された複数個のメ
モリセルブロックの中から１つのメモリセルブロックを
選択するためのデコーダである。Ｘデコーダ４はＸ方向
に沿って配置された複数個のメモリセルブロックの各々
に設けられ、各メモリセルブロック内の複数個のメモリ
トランジスタの中から１つのメモリトランジスタを選択
するためのデコーダである。トランスファゲート群５は
Ｘデコーダ４と各メモリセルブロックとの間に配置され
ており、その開閉はブロック選択用デコーダ３によって
制御される。また、アドレス入力バッファ２に入力され
たアドレスデータA₀〜A₁₆のうち、アドレスA₁₀がセレク
タトランジスタ群６に与えられ、アドレスA₁₁〜A₁₆がＹ
デコーダ７に与えられる。セレクタトランジスタ群６は
メモセルブロック内に配置された２列のメモリトランジ
スタ列のうち左右いずれかのメモリトランジスタ列を選
択するためのものである。Ｙデコーダ７は、メモリセル
アレイ１においてＹ方向に沿って配置された複数個のメ
モリセルブロックの中から１つのメモリセルブロックを
選択するためのデコーダである。また、Ｙデコーダ７に
関連してセンスアンプ７および出力バッファ９が設けら
れる。センスアンプ８は選択されたメモリトランジスタ
に電流を供給することにより、選択されたメモリトラン
ジスタの記憶情報が“1"であるか“0"であるかを検知す
るためものである。出力バッファ９はセンスアンプ８の
検知出力を増幅，波形整形するものである。出力バッフ
ァ９の保持情報（１ビット）は、出力端子10から１ビッ
ト読出情報D₀として取出される。

第７図は、第６図に示す従来のマスクROM装置におい
て、１個のメモリセルブロックおよびそれに関連する周
辺回路を抜出して示した回路図である。図において、メ
モリセルブロックMBは、電界効果トランジスタQ₁₁〜Q₁₈
を直列に接続してなる第１のメモリトランジスタ列と、
電界効果トランジスタQ₂₁〜Q₂₈を直列に接続してなる第
２のメモリトランジスタ列とから構成される。各メモリ
トランジスタQ₁₁〜Q₁₈,Q₂₁〜Q₂₈は、それぞれが１ビッ
トのメモリセルを構成している。マスクROM装置の製造
時において、各メモリトランジスタQ₁₁〜Q₁₈,Q₂₁〜Q₂₈
は最初はＮチャネル型エンハンスメントランジスタとし
て形成される。データの書込みは、プログラムすべきメ
モリトランジスタにデプレッション化イオン注入を行な
うことによりなされる。これによって、プログラムすべ
きメモリトランジスタがＮチャネル型デプレッショント
ランジスタに改変される。第７図では、メモリトランジ
スタQ₁₄にのみプログラムがなされ、このメモリトラン
ジスタQ₁₄がＮチャネル型デプレッショントランジスタ
となっている。各メモリトランジスタのゲートには、ト
ランスファゲート群５を介してＸデコーダ４のデコード
出力が与えられる。ここで、第１のメモリトランジスタ
列と第２のメモリトランジスタ列の対応するメモリトラ
ンジスタには、同じデコード出力が与えられる。トラン
スファゲート群５は８個のトランスファゲートQ₁〜Q₈を
含む。各トランスファゲートはＮチャネル型エンハンス
メントトランジスタによって構成されており、各トラン
ジスタQ₁〜Q₈のゲートにはブロック選択用デコーダ３の
デコード出力のうち対応する１本のデコード出力が共通
に与えられている。メモリセルブロックMBの２列のメモ
リトランジスタ列は、セレクトトランジスタ群６を介し
て対応のコモンビット線13と選択的に接続される。セレ
クトトランジスタ群６は、第１のメモリトランジスタ列
のメモリトランジスタQ₁₁とコモンビット線13との間に
直列に介挿されるトランジスタQ₉,Q₁₀と、第２のメモリ
トランジスタ列のメモリトランジスタQ₂₁とコモンビッ
ト線13との間に直列に介挿されるトランジスタQ₁₉,Q₂₀
とによって構成されている。トランジスタQ₉,₂₀はＮチ
ャネル型デプレッショントランジスタであり、トランジ
スタQ₁₀,Q₁₉はＮチャネル型エンハンスメントトランジ
スタである。トランジスタQ₉,Q₁₉の各ゲートにはアドレ
スバッファ11に入力されたアドレスA₁₀が与えられる。
トランジスタQ₁₀,Q₂₀の各ゲートにはアドレスバッファ1
1に入力されたアドレスA₁₀がインバータ12によって反転
されて与えられる。Ｙデコーダ７は、アドレスA₁₁〜A₁₆
に基づいて、複数のコモンビット線13の中の１本を選択
し、その選択されたコモンビット線とセンスアンプ８と
を接続するように構成されている。

次に、第６図および第７図に示す従来のマスクROM装
置の動作を説明する。まず、ブロック選択用デコーダ３
は、アドレスA₀〜A₆に基づいて、複数のデコード出力の
中の１本のデコード出力のみをハイレベルにし、そのデ
コード出力に対応するトランスファゲートQ₁〜Q₈をオン
させる。ブロック選択用デコーダ３はその他のデコード
出力をすべてローレベルにし、その他のトランスファゲ
ート群５をすべてオフ状態にする。これによって、メモ
リセルアレイ１のＸ方向における複数のメモリセルブロ
ックの中から１つのメモリセルブロックが選択される。
Ｘデコーダ４はアドレスA₇〜A₉に基づいて、メモリセル
ブロックMBにおける直列８段のメモリトランジスタのう
ち１ゲートを選択する。すなわち、Ｘデコーダ４は、選
択すべきメモリトランジスタへのデコード出力のみをロ
ーレベルにし、その他のメモリトランジスタへのデコー
ダ出力をハイレベルにする。セレクトトランジスタ群６
はアドレスバッファ11に入力されたアドレスA₁₀がハイ
ベルであるかローレベルであるかに応じて、対応のメモ
リセルブロックMB内の２列のメモリトランジスタ列のう
ちどちらか１列を選択する。たとえば、アドレスバッフ
ァ11に保持されたアドレスA₁₀がローレベルの場合、ト
ランジスタQ₆,Q₁₀,Q₂₀がオンし、Q₁₉がオフし、左側の
メモリトランジスタ列を選択し、コモンビット線13と接
続する。Ｙデコーダ７は、アドレスA₁₁〜A₁₆に基づい
て、複数のコモンビット線13の中から１本を選択する。
これによって、メモリセルアレイ１のＹ方向における複
数のメモリセルブロックの中から１のメモリセルブロッ
クが選択される。

ここで、一般にＮチャネル型エンハンスメントトラン
ジスタのしきい値電圧は0.1〜1.0V,Nチャネル型デプレ
ッショントランジスタのしきい値電圧は−２〜−5V程度
のものが用いられる。

次に或るメモリセルブロックMBにおけるメモリトラン
ジスタQ₁₄から情報を読出す場合の動作について考えて
みる。この場合、アドレスA₁₀はローレベルとなってお
り、セレクトトランジスタ群６は左側のメモリトランジ
スタ列（Q₁₁〜Q₁₈）を選択している。一方、Ｘデコーダ
４は、選択すべきメモリトランジスタQ₁₄のゲートX₁に
与えるデコード出力のみをローレベルとし、その他のメ
モリトランジスタの各ゲートへのデコード出力をハイレ
ベルとする。このとき、メモリトランジスタQ₁₄はＮチ
ャネル型デプレッショントランジスタなのでオンする。
また、その他のメモリトランジスタQ₁₁〜Q₁₃,Q₁₅〜Q₁₈
は各ゲートにハイレベルの電圧が印加されているのです
べてオンとなる。したがって、左側のメモリトランジス
タ列のメモリトランジスタQ₁₁〜Q₁₈はすべてオン状態と
なり、それによって放電経路が形成されてコモンビット
線13の電位が接地電位となる。このとき、Ｙデコーダ７
によって当該コモンビット線13が選択されていればセン
スアンプ８によってコモンビット線13の接地電位が検知
され、メモリトランジスタQ₁₄の記憶情報が“0"と判定
される。センスアンプ８の判定出力は出力バッファ９を
介して出力端子10から出力される。

次に、メモリセルブロックMBにおけるメモリトランジ
スタQ₁₅から記憶情報を読出す場合の動作について考え
てみる。この場合、Ｘデコーダ４はメモリトランジスタ
Q₁₅のゲートX₂へのデコード出力のみをローレベルと
し、その他のデコード出力をすべてハイレベルにする。
ここで、メモリトランジスタQ₁₅はＮチャネル型エンハ
ンスメントトランジスタなのでオフし、コモンビット線
13と接地間の放電経路を遮断する。このとき、コモンビ
ット線13はセンスアンプ８からの充電を受けてハイレベ
ルとなる。センスアンプ８はこのコモンビット線13のハ
イレベル電位を検知し、メモリトランジスタQ₁₅の記憶
情報が“1"と判定して出力する。

［発明が解決しようとする課題］従来のNAND型メモリを用いたマスクROM装置は、以上
のように構成されているので、最も接地から遠いメモリ
トランジスタQ₁₁,Q₂₁は、接地との間に複数個のメモリ
トランジスタが存在するため、そのソース電位が浮き上
がりバックゲート効果により最も大きな負荷を持ち他の
メモリトランジスタに比べて最もそのスイッチング速度
が遅れる。したがって、NAND型メモリ１ブロックのトー
タルのアクセス時間は上記のメモリトランジスタQ₁₁,Q
₂₁のスイッチング速度によって決定されることになる。
そして、これらメモリトランジスタQ₁₁,Q₂₁のスイッチ
ング速度は、メモリトランジスタの直列段数を増やすほ
ど遅くなるため、段数を増やして集積度を上げることが
困難であった。

この発明は上記のような問題点を解消するためになさ
れたもので、従来のマスクROM装置に比べてアクセス速
度の高速化を図れ、また高集積化を図ることのできるマ
スクROM装置を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係るマスクROM装置は、複数のメモリトラ
ンジスタを電流源と接地との間に直列に接続したNAND型
メモリを有し、データの書込みはデプレッション化イオ
ン注入によってNAND型メモリにおける所望のメモリトラ
ンジスタのしきい値電圧を変化させることにより行な
い、データの読出しは選択されたメモリトランジスタの
みゲートを接地レベルにし他のメモリトランジスタはす
べてオン状態とすることにより行なうようなものにおい
て、選択されたメモリトランジスタがNAND型メモリのど
の位置にあるかに応じて電流源と接地に対するNAND型メ
モリの一端と他端の接続関係を切換え、それによって選
択されたメモリトランジスタが電源側よりも接地側に近
くなるように配置するための切換回路を備えるようにし
たものである。

［作用］この発明においては、選択されたメモリトランジスタ
がNAND型メモリのどの位置にあるかに応じて、電流源と
接地に対するNAND型メモリの接続関係を切換えることに
より、選択されたメモリトランジスタが電源側よりも接
地側に近くなるように配置され、その結果メモリトラン
ジスタの負荷の軽い組合わせが常に選択され、アクセス
速度の高速化を図ることができる。

ここで、第４図および第５図を参照して、この発明の
作用ないし原理についてさらに具体的に説明する。

第４図は、Ｎチャネル型エンハンスメントトランジス
タとＮチャネル型デプレッショントランジスタの特性を
示すグラフである。この第４図では、横軸にゲート−ソ
ース間電圧V_Gsをとり、縦軸にドレイン−ソース間電流I
dsをとっている。また、図中、V_Eはエンハンスメントト
ランジスタのしきい値電圧であり、V_Dはデプレッション
トランジスタのしきい値電圧である。また、V₀はデプレ
ッショントランジスタのゲート電位が0Vのときに流れる
ドレイン−ソース間電流Ids（＝I₁）と同じ量の電流を
流すために必要なエンハンスメントトランジスタのゲー
ト電圧である。さらにI₂はエンハンスメントトランジス
タにおいてゲート電圧が5VのときのIdsである。

ここで、たとえば第５図（ａ）に示すような８段積み
のメモリトランジスタ列に流れるIdsに対して、メモリ
トランジスタQ₁がデプレッション型のときとエンハンス
メント型のとき、どちらがより大きいIdsを流すかを考
えてみる。ここで、メモリトランジスタQ₂〜Q₈はいずれ
もゲートに5Vを加えてオン状態であるので、各々のオン
抵抗R₂〜R₈に変えた第５図（ｂ）の等価回路に置換えて
考える。たとえば、オン抵抗R₂〜R₈により、点Ｐの電位
は仮に0.7Vとすると、（１）デプレッショントランジスタの場合ゲートG₁₁には0Vが印加されており、点Ｐが0.7Vであ
るので、V_Gs＝０−0.7V＝−0.7Vとなり、見かけ上−0.7
Vが印加され、第４図中の電流I_Rが流れる。

（２）エンハンスメントトランジスタの場合ゲートG₁₁には5Vが印加され、上記と同様にV_Gs＝５−
0.7＝4.3Vとなる。すると、Idsは第４図のI_Qだけ流れ
る。

第４図からもわかるように、I_Q＞I_Rであり、メモリト
ランジスタQ₁がデプレッショントランジスタの場合によ
り多くドレイン−ソース間電流Idsが制限される。した
がって、選択されたメモリトランジスタがデプレッショ
ン型であり第５図（ａ）のメモリトランジスタ列が放電
経路を形成するとき、当該選択されたメモリトランジス
タはできるだけ接地側に配置されていることが高速動作
性の点で好ましい。

そこで、この発明では、選択されたメモリトランジス
タがメモリトランジスタ列のどの位置にあるかに応じて
電流源（センスアンプ８に対応する）と接地に対するメ
モリトランジスタ列の接続関係を切換える。たとえば、
第５図（ａ）に示す回路を例にとって説明すると、選択
されたメモリトランジスタが下側半分に位置する場合す
なわちメモリトランジスタQ₁₅〜Q₁₈の場合は第５図
（ａ）の接続関係とされる。一方、選択されたメモリト
ランジスタが上側半分に位置する場合すなわちメモリト
ランジスタQ₁₁〜Q₁₄の場合はメモリトランジスタQ₁₁が
接地に、メモリトランジスタQ₁₈が電流源８に接続され
る。これによって、選択されたメモリトランジスタは常
に接地側に近くなるように配置され、アクセス速度の向
上を図ることができる。

［実施例］第１図はこの発明の一実施例の構成を示す回路図であ
る。なお、この第１図は、前述した第７図と同様に、１
つのメモリセルブロックおよびそれに関連する周辺回路
の構成を示したものである。図において、この実施例で
はNAND型メモリセルブロックが中央より２分割されてお
り、これら分割されたメモリセルブロックMB₁およびMB₂
の間にセルレクトトランジスタ群６が挿入されている。
また、メモリトランジスタQ₁₁,Q₂₁には第１の切換回路2
1aが接続され、メモリトランジスタQ₁₈,Q₂₈には第２の
切換回路21bが接続される。第１の切換回路21aは、２つ
のＮチャネル型エンハンスメントトランジスタQ₂₉,Q₃₀
によって構成され、第２の切換回路21bは２つのＮチャ
ネル型エンハンスメントトランジスタQ₃₁,Q₃₂によって
構成される。トランジスタQ₂₉は接地とメモリトランジ
スタQ₁₁,Q₂₁との間に介挿される。トランジスタQ₃₀はコ
モンビット線13とメモリトランジスタQ₁₁,Q₂₁との間に
介挿される。トランジスタQ₃₁はコモンビット線13とメ
モリトランジスタQ₁₈,Q₂₈との間に介挿される。トラン
ジスタQ₃₂は接地とメモリトランジスタQ₁₈,Q₂₈との間に
介挿される。切換制御回路22はアドレスA₇に基づいて各
切換回路21a,21bの切換えを制御するための回路であ
り、その出力はトランジスタQ₂₉,Q₃₁のゲートに与えら
れる。また、切換制御回路22の出力はインバータ23によ
って反転されてトランジスタQ₃₀,Q₃₂の各ゲートに与え
られる。切換回路21aおよび21bは切換制御回路22の出力
およびその反転出力に応じて、コモンビット線13および
接地に対するメモリセルブロックMB₁,MB₂の接続関係を
切換える。すなわち、第１の態様では、メモリトランジ
スタQ₁₁,Q₂₁をコモンビット線13に接続しかつメモリト
ランジスタQ₁₈,Q₂₈を接地に接続する。また、第２の態
様では、メモリトランジスタQ₁₁,Q₂₁を接地に接続しか
つメモリトランジスタQ₁₈,Q₂₈をコモンビット線13に接
続する。その他の構成は、第７図に示す従来のマスクRO
M装置と同様であり、相当する部分には同一の参照番号
を付しその説明を省略する。

次に、第１図に示す実施例の動作を説明する。なお、
ブロック選択用デコーダ３に基づくメモリセルブロック
の選択動作およびセレクトトランジスタ群６に基づくメ
モリトランジスタ列の選択動作は第７図に示す従来のマ
スクROM装置と同様であるのでその説明を省略する。な
お、ここではセレクトトランジスタ群６によって左側の
メモリトランジスタ列（Q₁₁〜Q₁₈）が選択されているも
のとする。

アドレスA₇が第１のメモリセルブロックMB₁を選択す
る場合、切換制御回路22はアドレスA₇を受けてハイレベ
ルの出力を導出する。そのため、トランジスタQ₂₉,Q₃₁
はオン状態となる。このとき、インバータ23の出力はロ
ーレベルとなるので、トランジスタQ₃₀,Q₃₂はオフ状態
となる。その結果、左側のメモリトランジスタ列のトラ
ンジスタQ₁₁は第１の切換回路21aを介して接地に接続さ
れ、トランジスタQ₁₈は第２の切換回路21bを介してコモ
ンビット線13に接続される。ここで、アドレスA₇〜A₉に
よってメモリトランジスタQ₁₄が選択されると、Ｘデコ
ーダ４は当該メモリトランジスタQ₁₄のゲートX₁のみを
ローレベルとし、その他のメモリトランジスタQ₁₁〜
Q₁₃,Q₁₅〜Q₁₈のゲートをハイレベルにする。メモリトラ
ンジスタQ₁₄はＮチャネル型デプレッショントランジス
タであるのでオンし、メモリトランジスタQ₁₁〜Q₁₃,Q₁₅
〜Q₁₈は各ゲートにハイレベル電圧が印加されるのでオ
ンする。したがって、コモンビット線13の電位は第２の
切換回路21b,左側のメモリトランジスタ列，第１の切換
回路21aを介して接地に放電される。ここで、メモリト
ランジスタQ₁₄がＮチャネル型エンハンスメント型トラ
ンジスタであればオフし、コモンビット線13と接地との
間の放電経路は遮断される。

次に、アドレスA₇が第２のメモリセルブロックMB₂を
選択する場合、切換制御回路22の出力はローレベルとな
り、その反転信号はハイレベルとなる。このとき、トラ
ンジスタQ₂₉,Q₃₁はオフし、トランジスタQ₃₀,Q₃₂はオン
するので、左側のメモリトランジスタ列のメモリトラン
ジスタQ₁₁は第１の切換回路21aを介してコモンビット線
13に接続され、メモリトランジスタQ₁₈は第２切換回路2
1bを介して接地に接続される。ここで、アドレスA₇〜A₉
により第２のメモリセルブロックMB₂中のメモリトラン
ジスタQ₁₅が選択されると、Ｘデコーダ４は当該メモリ
トランジスタQ₁₅のゲートX₂のみにローレベルを与え、
その他のメモリトランジスタのゲートにハイレベルを与
える。メモリトランジスタQ₁₅はＮチャネル型エンハン
スメントトランジスタであるのでオフし、コモンビット
線13と接地との間の放電経路は遮断される。ここで、メ
モリトランジスタQ₁₅がＮチャネル型デプレッショント
ランジスタであればオンし、コモンビット線13の電位は
第１の切換回路21a,左側のメモリトランジスタ列，第２
の切換回路21bの経路で接地に放電される。なお、コモ
ンビット線13の電位の変化は、Ｙデコーダ７を介してセ
ンスアンプ８により検出され、その検出出力が出力バッ
ファ９を介して外部へ導出される。

以上説明したように、第１図の実施例では、選択され
たメモリトランジスタがメモリトランジスタ列の中央よ
り常に接地側寄りになるように切換回路21a,21bにより
接続関係が切換えられる。その結果、選択されたメモリ
トランジスタの負荷が軽くなり、スイッチング速度が速
くなるので、第７図に示す従来のマスクROM装置に比べ
てアクセス速度を向上させることができる。

なお、上記実施例では、切換回路21a,21bがＮチャネ
ル型エンハンスメントトランジスタで構成されたものを
示したが、第２図（ａ）に示すようにＮチャネル型エン
ハンスメントトランジスタ（Q₂₉′,Q₃₀′,Q₃₁′,
Q₃₂′）とＮチャネル型デプレッショントランジスタ（Q
₃₃,Q₃₄,Q₃₅,Q₃₆）とで構成されてもよく、また、第２図
（ｂ）に示すようにＮチャネル型エンハンスメントトラ
ンジスタ（Q₂₉″,Q₃₀″,Q₃₁″,Q₃₂″）とＰチャネル型
エンハンスメントトランジスタ（Q₃₇,Q₃₈,Q₃₉,Q₄₀）と
で構成されてもよい。

また、本文中で示したアドレスデータA₀〜A₁₆の構成
は一例であり、アドレスデータA₀〜A₁₆の構成（ビット
数）を変えても本願発明が適用でき、上述の実施例と同
様の効果が得られる。

また、上記実施例では、１つのメモリセルブロックMB
を２つのメモリセルブロックMB₁,MB₂に分割しその間に
セレクトトランジスタ群６を配置したものを示したが、
第３図に示すようにセレクトトランジスタ群を２つの部
分6a,6bに分割しその間にメモリセルブロックMBを挿入
してもよい。

［発明の効果］以上のように、この発明によれば、選択されるメモリ
トランジスタが電源側よりも接地側に近くなるように接
続関係が切換えられるので、従来のNAND型メモリと比べ
てバックゲート効果によるスイッチング速度の遅れを小
さくすることができ、その結果トータルのアクセス速度
の速いマスクROM装置を得ることができる。したがっ
て、NAND型メモリの直列段数を増やすことが可能とな
り、より集積度の高いマスクROM装置が得られる。

【図面の簡単な説明】

第１図は、この発明の一実施例の構成を示す回路図であ
る。第２図（ａ）および（ｂ）は、第１図に示す切換回路21
a,21bはその他の回路構成例を示す図である。第３図は、この発明の他の実施例の構成を示す回路図で
ある。第４図は、Ｎチャネル型エンハンスメントトランジスタ
とＮチャネル型デプレッショントランジスタの特性を示
すグラフである。第５図（ａ）および（ｂ）は、この発明の原理を説明す
るための回路図および等価回路図である。第６図は、従来のマスクROM装置の全体構成を示すブロ
ック図である。第７図は、従来のマスクROM装置において１つのメモリ
セルブロックとそれに関連する周辺回路の構成を示す回
路図である。図において、１はメモリセルアレイ、２はアドレス入力
バッファ、３はブロック選択用デコーダ、４はＸデコー
ダ、５はトランスファゲート群、６はセレクトトランジ
スタ群、７はＹデコーダ、８はセンスアンプ、９は出力
バッファ、11はアドレスバッファ、12および23はインバ
ータ、13はコモンビット線、MBはメモリセルブロック、
MB₁,MB₂は分割されたメモリセルブロック、21a,21bは切
換回路、22は切換制御回路を示す。

Claims

(57)【特許請求の範囲】

【請求項１】複数個のメモリトランジスタを電流源と接
地との間に直列に接続したNAND型メモリを有し、データ
の書込みはデプレッション化イオン注入によって前記NA
ND型メモリにおける所望のメモリトランジスタの閾値電
圧を変化させることにより行い、データの読み出しは選
択されたメモリトランジスタのみゲートを接地レベルに
し、他のメモリトランジスタはすべてオン状態とするこ
とにより行うようなマスクROM装置において、選択されたメモリトランジスタが前記NAND型メモリのど
の位置にあるかに応じて、前記電流源と接地に対するNA
ND型メモリの一端と他端の接続関係を切替え、それによ
って選択されたメモリトランジスタが前記電流源側より
も前記接地側に近くなるように配置するための切替回路
を備えたことを特徴とするマスクROM装置。