JPH02137199A - マスクｒｏｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はマスクＲＯＭ装置に関し、さらに特定的には
電流源と接地との間に複数のメモリトランジスタを直列
に接続したＮＡＮＤ型メモリを有するマスクＲＯＭ装置
に関する。

［従来の技術］ マスクＲＯＭ　（マスクプログラム可能な読出専用メモ
リ）のデータは、その名のとおり、製造段階でマスクパ
ターンに応じてシリコンウェーハ上に作り込まれる。し
たがって、他のメモリのようにユーザ側でデータの書換
えを行なうことはできない。これは、ちょうどレコード
とカセットテープの関係にたとえられる。

マスクＲＯＭのメモリセルは種類が多く、それぞれ一長
一短があるが、基本的構成は１ビツト１トランジスタで
ある。

マスクＲＯＭをメモリセルの回路方式で分類すると、Ｎ
ＯＲ型、ＮＡＮＤ型、Ｘ型に分けられる。

本願発明は、ＮＡＮＤ型メモリを有するマスクＲ０Ｍ装
置に関する。

ＮＡＮＤ型は、メモリトランジスタを直列につなぐ方式
である。データの書込みはデプレッション化イオン注入
方式で行なう。メモリセルサイズは最も小さく、高集積
化に適するが、直列抵抗が大きく読出速度は遅い。この
ため、比較的低速タイプの大官１ｔＲＯＭにおいてよく
用いられる。

読出しは、ＮＯＲ型と逆で、他のメモリセルはすべてオ
ン状態とし、選ばれたメモリセルのみゲートを′０”レ
ベルにする。これにより、常時オン（デプレッション）
状態かどうかを判別し、データ“１　ｍ、　　“０”を
読出す。

直列トランジスタの段数は、増やすほど集積度が上がる
が、読出速度は遅くなる。通常は、８段か１６段にする
ことが多い。最近は、メモリセルサイズの小さい利点を
生かすため、センスアンプ回路の工夫などにより高速タ
イプのマスクＲＯＭに採用されることもある。

第６図は、ＮＡＮＤ型メモリを有する従来のマスクＲＯ
Ｍ装置の構成を示したブロック図である。

なお、この第６図は、１２８にビット（１０２４Ｘ１２
８）、１ビツト出力のマスクＲＯＭ装置を一例として示
している。図において、メモリセルアレイ１は、メモリ
セルブロックがＸ方向およびＹ方向に沿ってマトリクス
状に配置されている。

各メモリセルブロックは、ＮＡＮＤ型メモリによって構
成されている。アドレス人力バッファ２は、外部から入
力されたアドレスデータＡＯ＝Ａ＋　ｓを保持する。ア
ドレス人力バッファ２に保持されたアドレスデータＡｏ
−Ａ１６のうち、アドレスＡＯ％Ａ９はブロック選択用
デコーダ３およびＸデコーダ４に与えられる。ブロック
選択用デコーダ３は、メモリセルアレイ１においてＸ方
向に沿って配置された複数個のメモリセルブロックの中
から１つのメモリセルブロックを選択するためのデコー
ダである。Ｘデコーダ４はＸ方向に沿って配置された複
数個のメモリセルブロックの各々に設けられ、各メモリ
セルブロック内の複数個のメモリトランジスタの中から
１つのメモリトランジスタを選択するためのデコーダで
ある。トランスファゲート群５はＸデコーダ４と各メモ
リセルブロックとの間に配置されており、その開閉はブ
ロック選択用デコーダ３によって制御される。また、ア
ドレス人力バッファ２に保持されたアドレスデータＡ、
〜ＡＩ６のうち、アドレスＡ＋０がセレクトトランジス
タ群６に与えられ、アドレスＡ。

、〜ＡＩ６がＹデコーダ７に与えられる。セレクトトラ
ンジスタ群６はメモセルブロック内に配置された２列の
メモリトラ−ンジスタ列のうち左右いずれかのメモリト
ランジスタ列を選択するためのものである。Ｙデコーダ
７は、メモリセルアレイ１においてＹ方向に沿って配置
された複数個のメモリセルブロックの中から１つのメモ
リセルブロックを選択するためのデコーダである。また
、Ｙデコーダ７に関連してセンスアンプ７および出力バ
ッファ９が設けられる。センスアンプ８は選択されたメ
モリトランジスタに電流を供給することにより、選択さ
れたメモリトランジスタの記憶情報が１“であるか“０
＃であるかを検知するためものである。出力バッフ７９
はセンスアンプ８の検知出力を一時的に保持するもので
ある。出力バッファ９の保持情報（１ビツト）は、出力
端子１０から１ビツト読出情報ＤＯとして取出される。

第７図は、第６図に示す従来のマスクＲＯＭ装置におい
て、１個のメモリセルブロックおよびそれに関連する周
辺回路を抜出して示した回路図である。図において、メ
モリセルブロックＭＢは、電界効果トランジスタＱｌｌ
〜Ｑ＋ａを直列に接続してなる第１のメモリトランジス
タ列と、電界効果トランジスタＱ２１〜Ｑ２ａを直列に
接続してなる第２のメモリトランジスタ列とから構成さ
れる。各メモリトランジスタＱｌｌ〜Ｑ、ａ、Ｑ２、〜
Ｑ２８は、それぞれが１ビツトのメモリセルを構成して
いる。マスクＲＯＭ装置の製造時において、各メモリト
ランジスタＱ＋＋〜Ｑ、８゜Ｑ２１〜Ｑ２８は最初はＮ
チャネル型エンハンスメントランジスタとして形成され
る。データの書込みは、プログラムすべきメモリトラン
ジスタにデプレッション化イオン注入を行なうことによ
りなされる。これによって、プログラムすべきメモリト
ランジスタがＮチャネル型デプレッショントランジスタ
に改変される。第７図では、メモリトランジスタＱＩ４
にのみプログラムがなされ、このメモリトランジスタＱ
＋４がＮチャネル型デプレッショントランジスタとなっ
ている。各メモリトランジスタのゲートには、トランス
ファゲート群５を介してＸデコーダ４のデコード出力が
与えられる。ここで、第１のメモリトランジスタ列と第
２のメモリトランジスタ列の対応するメモリトランジス
タには、同じデコード出力が与えられる。

トランスファゲート群５は８個のトランスファゲートＱ
、〜Ｑａを含む。各トランスファゲートはＮチャネル型
エンハンスメントトランジスタによって構成されており
、各トランジスタＱ１〜Ｑ８のゲートにはブロック選択
用デコーダ３のデコード出力のうち対応する１本のデコ
ード出力が共通に与えられている。メモリセルブロック
ＭＢの２列のメモリトランジスタ列は、セレクトトラン
ジスタ群６を介して対応のコモンビット線１３と選択的
に接続される。セレクトトランジスタ群６は、第１のメ
モリトランジスタ列のメモリトランジスタＱ＋＋とコモ
ンビット線１３との間に直列に介挿されるトランジスタ
Ｑｓ、Ｑ＋ｏ　と、第２のメモリトランジスタ列のメモ
リトランジスタＱ２１とコモンビット線１３との間に直
列に介挿されるトランジスタＱ　＋　ｓ　＋　　Ｑ２　
ｏ　とによって構成されている。トランジスタＱ９１２
０はＮチャネル型デプレッショントランジスタであり、
トランジスタＱ＋　ｏ　＊　Ｑ＋　９はＮチャネル型エ
ンハンスメントトランジスタである。トランジスタＱｓ
、Ｑ。

９の各ゲートにはアドレスバッファ１１に保持されたア
ドレスＡ＋０が与えられる。トランジスタＱ＋　ＯＩ　
Ｑ２　ｏの各ゲートにはアドレスバッファ１１に保持さ
れたアドレスＡ＋０がインバータ１２によって反転され
て与えられる。Ｙデコーダ７は、アドレスＡＩｌ〜ＡＩ
６に基づいて、複数のコモンビット線１３の中の１本を
選択し、その選択されたコモンビット線とセンスアンプ
８とを接続するように構成されている。

次に、第６図および第７図に示す従来のマスクＲＯＭ装
置の動作を説明する。まず、ブロック選択用デコーダ３
は、アドレスＡＯ−Ａ、に基づいて、複数のデコード出
力の中の１本のデコード出力のみをハイレベルにし、そ
のデコード出力に対応するトランスファゲートＱ、〜Ｑ
８をオンさせる。ブロック選択用デコーダ３はその他の
デコード出力をすべてローレベルにし、その他のトラン
スファゲート群５をすべてオフ状態にする。これによっ
て、メモリセルアレイ１のＸ方向における複数のメモリ
セルブロックの中から１つのメモリセルブロックが選択
される。Ｘデコーダ４はアドレスＡ、〜Ａ９に基づいて
、メモリセルブロックＭＢにおける直列８段のメモリト
ランジスタのうち１ゲートを選択する。すなわち、Ｘデ
コーダ４は、選択すべきメモリトランジスタへのデコー
ド出力のみをローレベルにし、その他のメモリトランジ
スタへのデコード出力をハイレベルにする。

セレクトトランジスタ群６はアドレスバッファ１１に保
持されたアドレスＡ＋Ｏがハイベルでアルかローレベル
であるかに応じて、対応のメモリセルブロックＭＢ内の
２列のメモリトランジスタ列のうちどちらか１列を選択
する。たとえば、アドレスバッファ１１に保持されたア
ドレスＡ＋０がローレベルの場合、トランジスタＱ９＋
　　Ｑ　＋　ｏ　＋Ｑ２０がオンし、Ｑ、９がオフし、
左側のメモリトランジスタ列を選択し、コモンビット線
１３と接続する。Ｙデコーダ７は、アドレスＡ、ｌ〜Ａ
、６に基づいて、複数のコモンビット線１３の中から１
本を選択する。これによって、メモリセルアレイ１のＹ
方向における複数のメモリセルブロックの中から１のメ
モリセルブロックが選択される。

ここで、一般にＮチャネル型エンハンスメントトランジ
スタのしきい値電圧は０．５〜１．ＯＶ。

Ｎチャネル型デプレッショントランジスタのしきい値電
圧は−２〜−５ｖ程度のものが用いられる。

次に成るメモリセルブロックＭＢにおけるメモリトラン
ジスタＱ１４から情報を読出す場合の動作について考え
てみる。この場合、アドレスＡ。

０はローレベルとなっており、セレクトトランジメタ群
６は左側のメモリトランジスタ列（Ｑ＋＋〜Ｑ１８）を
選択している。一方、Ｘデコーダ４は、選択すべきメモ
リトランジスタＱ＋４のゲートＸ、に与えるデコード出
力のみをローレベルとし、その他のメモリトランジスタ
の各ゲートへのデコード出力をハイレベルとする。この
とき、メモリトランジスタＱ＋４はＮチャネル型デプレ
ッショントランジスタなのでオンする。また、その他の
メモリトランジスタＱ＋＋〜Ｑ＋ａ＋Ｑ＋ｓ〜Ｑ＋ａは
各ゲートにハイレベルの電圧が印加されているのですべ
てオンとなる。したがって、左側のメモリトランジスタ
列のメモリトランジスタＱ＋　＋　”Ｑ＋８はすべてオ
ン状態となり、それによって放電経路が形成されてコモ
ンビット線１３の電位が接地電位となる。このとき、Ｙ
デコーダ７によって当該コモンビット線１３が選択され
ていればセンスアンプ８によってコモンビット線１３の
接地電位が検知され、メモリトランジスタＱ、４の記憶
情報が“０“と判定される。センスアンプ８の判定出力
は出力バッファ９を介して出力端子１０から出力される
。

次に、メモリセルブロックＭＢにおけるメモリトランジ
スタＱＣｓから記憶情報を読出す場合の動作について考
えてみる。この場合、Ｘデコーダ４はメモリトランジス
タＱ＋５のゲートＸ２へのデコード出力のみをローレベ
ルとし、その他のデコード出力をすべてハイレベルにす
る。ここで、メモリトランジスタＱ＋ｓはＮチャネル型
エンハンスメントトランジスタなのでオフし、コモンビ
ット線１３と接１１１！間の放電経路を遮断する。この
とき、コモンビット線１３はセンスアンプ８からの充電
を受けてハレイベルとなる。センスアンプ８はこのコモ
ンビット線１３のハイレベル電位を検知し、メモリトラ
ンジスタＱ＋ｓの記憶情報が“１″と判定して出力する
。

［発明が解決しようとする課題］ 従来のＮＡＮＤ型メモリを用いたマスクＲＯＭ装置は、
以上のように構成されているので、最も接地から遠いメ
モリトランジスタＱｌｌｌＱ２１は、接地との間に複数
個のメモリトランジスタが存在するため、そのソース電
位が浮き上がりバックゲート効果により最も大きな負荷
を持ち他のメモリトランジスタに比べて最もそのスイッ
チング速度が遅れる。したがって、ＮＡＮＤ型メモリ１
ブロックのトータルのアクセス時間は上記のメモリトラ
ンジスタＱＩＩＩＱ２１のスイッチング速度によって決
定されることになる。そして、これらメモリトランジス
タＱｌｌｌＱ２１のスイッチング速度は、メモリトラン
ジスタの直列段数を増やすほど遅くなるため、段数を増
やして集積度を上げることが困難であった。

この発明は上記のような問題点を解消するためになされ
たもので、従来のマスクＲＯＭ装置に比べてアクセス速
度の高速化を図れ、また高集積化を図ることのできるマ
スクＲＯＭ装置を提供することを目的とする。

［課題を解決するための手段コ この発明に係るマスクＲＯＭ装置は、複数のメモリトラ
ンジスタを電流源と接地との間に直列に接続したＮＡＮ
Ｄ型メモリを有し、データの書込みはデプレッション化
イオン注入によってＮＡＮＤ型メモリにおける所望のメ
モリトランジスタのしきい値電圧を変化させることによ
り行ない、データの読出しは選択されたメモリトランジ
スタのみゲートを接地レベルにし他のメモリトランジス
タはすべてオン状態とすることにより行なうようなもの
において、選択されたメモリトランジスタがＮＡＮＤ型
メモリのどの位置にあるかに応じて電流源と接地に対す
るＮＡＮＤ型メモリの一端と他端の接続関係を切換え、
それによって選択されたメモリトランジスタが常に接地
側に近くなるように配置するための切換回路を備えるよ
うにしたものである。

［作用］ この発明においては、選択されたメモリトランジスタが
ＮＡＮＤ型メモリのどの位置にあるかに応じて、電流源
と接地に対するＮＡＮＤ型メモリの接続関係を切換える
ことにより、選択されたメモリトランジスタが常に接地
側に近くなるように配置され、その結果メモリトランジ
スタの負荷の軽い組合わせが常に選択され、アクセス速
度の高速化を図ることができる。

ここで、第４図および第５図を参照して、この発明の作
用ないし原理についてさらに具体的に説明する。

第４図は、Ｎチャネル型エンハンスメントトランジスタ
とＮチャネル型デプレッショントランジスタの特性を示
すグラフである。この第４図では、横軸にゲート−ソー
ス間電圧ＶＧ’ｓをとり、縦軸にドレイン−ソース間電
流１ｄａをとっている。

また、図中、■Ｅはエンハンスメントトランジスタのし
きい値電圧であり、ＶＤはデプレッショントランジスタ
のしきい値電圧である。また、Ｖ。

はデプレッショントランジスタのゲート電位がＯＶのと
きに流れるドレイン−ソース間電流１ｄｓ（−Ｉ＋）と
同じ量の電流を流すために必要なエンハンスメントトラ
ンジスタのゲート電圧である。

さらにＩ２はエンハンスメントトランジスタにおいてゲ
ート電圧が５ｖのときのＩｄｓである。

ここで、たとえば第５図（ａ）に示すような８段積みの
メモリトランジスタ列に流れるＩｄｓに対して、メモリ
トランジスタＱ、がデプレッション型のときとエンハン
スメント型のとき、どちらがより大きいＩｄｓを流すか
を考えてみる。ここで、メモリトランジスタＱ２〜Ｑ８
はいずれもゲートに５Ｖを加えてオン状態であるので、
各々のオン抵抗Ｒ２〜Ｒ８に変えた第５図（ｂ）の等価
回路に置換えて考える。たとえば、オン抵抗Ｒ２〜Ｒ８
により、点Ｐの電位は仮に０，７Ｖとすると、 （１）　デプレッショントランジスタの場合ゲートＧｌ
＋にはＯｖが印加されており、点Ｐが０．７Ｖであルノ
テ、ＶＧ　ｓ　−００，７Ｖ−−０，７Ｖとなり、見か
け上−〇、７Ｖが印加され、第４図中の電流ｌ、が流れ
る。

（２）　エンハンスメントトランジスタの場合ゲートＧ
１１には５ｖが印加され、上記と同様にＶＧ　５−５−
０．７−４．３Ｖとなる。すると、Ｉｄｓは第４図のＩ
Ｑだけ流れる。

第４図からもわかるように、ＩＱ＞ＩＲであり、メモリ
トランジスタＱ、がデプレッショントランジスタの場合
により多くドレイン−ソース間電流Ｉｄｓが制限される
。したがって、選択されたメモリトランジスタがデプレ
ッション型であり第５図（ａ）のメモリトランジスタ列
が放電経路を形成するとき、当該選択されたメモリトラ
ンジスタはできるだけ接地側に配置されていることが高
速動作性の点で好ましい。

そこで、この発明では、選択されたメモリトランジスタ
がメモリトランジスタ列のどの位置にあるかに応じて電
流源（センスアンプ８に対応する）と接地に対するメモ
リトランジスタ列の接続関係を切換える。たとえば、第
５図（ａ）に示す回路を例にとって説明すると、選択さ
れたメモリトランジスタが下側半分に位置する場合すな
わちメモリトランジスタＱ＋　ｓ　＝Ｑ＋　ｓの場合は
第５図（ａ）の接続関係とされる。一方、選択されたメ
モリトランジスタが上側半分に位置する場合すなわちメ
モリトランジスタＱ＋＋〜Ｑ１４の場合はメモリトラン
ジスタＱ＋＋が接地に、メモリトランジスタＱ＋ａが電
流源８に接続される。これによって、選択されたメモリ
トランジスタは常に接地側に近くなるように配置され、
アクセス速度の向上を図ることができる。

［実施例コ 第１図はこの発明の一実施例の構成を示す回路図である
。なお、この第１図は、前述した第７図と同様に、１つ
のメモリセルブロックおよびそれに関連する周辺回路の
構成を示したものである。

図において、この実施例ではＮＡＮＤ型メモサメモリセ
ルブロックより２分割されており、これら分割されたメ
モリセルブロックＭＢ、およびＭＢ２の間にセルレフト
トランジスタ群６が挿入されている。また、メモリトラ
ンジスタＱ＋　＋　＋　　０２には第１の切換回路２１
ａが接続され、メモリトランジスタＱ＋　ａ　＋　　Ｑ
２　ａには第２の切換回路２１ｂが接続される。第１の
切換回路２１ａは、２つのＮチャネル型エンハンスメン
トトランジスタＱ２　ｓ　＊　Ｑａ　ｏによって構成さ
れ、第２の切換回路２１ｂは２つのＮチャネル型エン１
１ンスメントランジスタＱ３１１Ｑ３２によって構成さ
れる。トランジスタＱ２９は接地とメモリトランジスタ
ＱＩＩＩ０２１との間に介挿される。トランジスタＱａ
ｏはコモンビット線１３とメモリトランジスタＱ＋＋、
Ｑｚ＋　との間に介挿される。トランジスタＱａ＋はコ
モンビット線１３とメモリトランジスタＱ＋　ａ　＋　
　Ｑ２　ａとの間に介挿される。

トランジスタＱ３２は接地とメモリトランジスタＱ＋８
．Ｑ２Ｂとの間に介挿される。切換制御回路２２はアド
レスＡ、に基づいて各切換回路２１ａ、２１ｂの切換え
を制御するための回路であり、その出力はトランジスタ
Ｑ２９１０３１のゲートに与えられる。また、切換制御
回路２２の出力はインバータ２３によって反転されてト
ランジスタＱ３０　、　Ｑ３２の各ゲートに与えられる
。切換回路２１ａおよび２１ｂは切換制御回路２２の出
力およびその反転出力に応じて、コモンビット線１３お
よび接地に対するメモリセルブロックＭＢ、。

ＭＢ２の接続関係を切換える。すなわち、第１の態・様
では、メモリトランジスタＱ＋＋、Ｑ２＋をコモンビッ
ト線１３に接続しかつメモリトランジスタＱ　＋　ａ　
＋　Ｑ２　ａを接地に接続する。また、第２の態様では
、メモリトランジスタＱＩＩＩ０２、を接地に接続しか
つメモリトランジスタＱ、８゜Ｑ２８をコモンビット１
ｉ！１３に接続する。その他の構成は、第７図に示す従
来のマスクＲＯＭ装置と同様であり、相当する部分には
同一の参照番号を付しその説明を省略する。

次に、第１図に示す実施例の動作を説明する。

なお、ブロック選択用デコーダ３に基づ（メモリセルブ
ロックの選択動作およびセレクトトランジスタ群６に基
づくメモリトランジスタ列の選択動作は第７図に示す従
来のマスクＲＯＭ装置と同様であるのでその説明を省略
する。なお、ここではセレクトトランジスタ群６によっ
て左側のメモリトランジスタ列（Ｑｌ、〜Ｑ１Ｂ）が選
択されているものとする。

アドレスＡ７が第１のメモリセルブロックＭＢ、を選択
する場合、切換制御回路２２はアドレスＡ７を受けてハ
イレベルの出力を導出する。そのため、トランジスタＱ
２９１Ｑ３１はオン状態となる。このとき、インバータ
２３の出力はローレベルとなるので、トランジスタＱａ
ｏ＋Ｑａｚはオフ状態となる。その結果、左側のメモリ
トランジスタ列のトランジスタＱ＋＋は第１の切換回路
２１ａを介して接地に接続され、トランジスタＱ１８は
第２の切換回路２１ｂを介してコモンビット線１３に接
続される。ここで、アドレスＡ、〜Ａ９によってメモリ
トランジスタＱ＋４が選択されると、Ｘデコーダ４は当
該メモリトランジスタＱ１４のゲートＸ１のみをローレ
ベルとし、その他のメモリトランジスタＱ＋＋〜Ｑ＋　
ａ　＊　　Ｑ＋　ｓ〜Ｑ＋＋３のゲートをハイレベルに
する。メモリトランジスタＱ１４はＮチャネル型デプレ
ッショントランジスタであるのでオンし、メモリトラン
ジスタＱ＋＋〜ＱＩ３ＩＱＩｌ〜Ｑ＋ｓは各ゲートにハ
レイベル電圧が印加されるのでオンする。したがって、
コモンビット線１３の電位は第２の切換回路２１ｂ、左
側のメモリトランジスタ列、第１の切換回路２１ａを介
して接地に放電される。

ここで、メモリトランジスタＱ１４がＮチャネル型エン
ハンスメント型トランジスタであればオフし、コモンビ
ット線１３と接地との間の放電経路は遮断される。

次に、アドレスＡ７が第２のメモリセルブロックＭＢ２
を選択する場合、切換制御回路２２の出力はローレベル
となり、その反転信号はハイレベルとなる。このとき、
トランジスタＱ２　ｓ　＋　　Ｑ　ｓｌはオフし、トラ
ンジスタＱａ　ｏ　＋　　Ｑａ　２はオンするので、左
側のメモリトランジスタ列のメモリトランジスタＱ＋＋
は第１の切換回路２１ａを介してコモンビット線１３に
接続され、メモリトランジスタＱ＋ａは第２切換回路２
１ｂを介して接地に接続される。ここで、アドレスＡ７
〜へ〇により第２のメモリセルブロックＭＢ２中のメモ
リトランジスタＱＣｓが選択されると、Ｘデコーダ４は
当該メモリトランジスタＱ＋ｓのゲートＸ２のみにロー
レベルを与え、その他のメモリトランジスタのゲートに
ハイレベルを与える。メモリトランジスタＱ＋５はＮチ
ャネル型エンハンスメントランジスタであるのでオフし
、コモンビット線１３と接地との間の放電経路は遮断さ
れる。ここで、メモリトランジスタＱＣｓがＮチャネル
型デプレッショントランジスタであればオンし、コモン
ビット線１３の電位は第１の切換回路２１ａ。

左側のメモリトランジスタ列、第２の切換回路２１ｂの
経路で接地に放電される。なお、コモンビット線１３の
電位の変化は、Ｙデコーダ７を介してセンスアンプ８に
より検出され、その検出出力が出力バッファ９を介して
外部へ導出される。

以上説明したように、第１図の実施例では、選択された
メモリトランジスタがメモリトランジスタ列の中央より
常に接地側寄りになるように切換回路２１ａ、２１ｂに
より接続関係が切換えられる。その結果、選択されたメ
モリトランジスタの負荷が軽くなり、スイッチング速度
が速くなるので、第７図に示す従来のマスクＲＯＭ装置
に比べてアクセス速度を向上させることができる。

なお、上記実施例では、切換回路２１ａ、２１ｂがＮチ
ャネル型エンハンスメントトランジスタで構成されたも
のを示したが、第２図（ａ）に示すようにＮチャネル型
エンハンスメントトランジスタ（Ｑ２９　　＊　　Ｑｓ
Ｏ’　＋　　Ｑ３＋　　＋　　Ｑ３２’　）とＮチャネ
ル型デプレッショントランジスタ（Ｑ３３１　Ｑ３４１
　Ｑａｓ＋　Ｑ３Ｇ）とで構成されてもよく、また、第
２図（ｂ）に示すようにＮチャネル型エンハンスメント
トランジスタ（Ｑ２９Ｑ　３　Ｇ　　＋　Ｑａ　ｌ　　
ｒ　Ｑａ　２″）とＰチャネル型エンハンスメントトラ
ンジスタ（Ｑ３７　、Ｑ３　ａＱ３９．Ｑ４０）とで構
成されてもよい。

また、上記実施例では、１つのメモリセルブロックＭＢ
を２つのメモリセルブロックＭＢ、、ＭＢ２に分割しそ
の間にセレクトトランジスタ群６を配置したものを示し
たが、第３図に示すようにセレクトトランジスタ群を２
つの部分６ａ、６ｂに分割しその間にメモリセルブロッ
クＭＢを挿入してもよい。

［発明の効果コ 以上のように、この発明によれば、選択されるメモリト
ランジスタが常に接地側に近くなるように接続関係が切
換えられるので、従来のＮＡＮＤ型メモリと比べてバッ
クゲート効果によるスイッチング速度の遅れを小さくす
ることができ、その結果トータルのアクセス速度の速い
マスクＲＯＭ装置を得ることができる。したがって、Ｎ
ＡＮＤ型メモリの直列段数を増やすことが可能となり、
より集積度の高いマスクＲＯＭ装置が得られる。

【図面の簡単な説明】

第１図は、この発明の一実施例の構成を示す回路図であ
る。 第２図（ａ）および（ｂ）は、第１図に示す切換回路２
１ａ、２１ｂのその他の回路構成例を示す図である。 第３図は、この発明の他の実施例の構成を示す回路図で
ある。 第４図は、Ｎチャネル型エンハンスメントトランジスタ
とＮチャネル型デプレッショントランジスタの特性を示
すグラフである。 第５図（ａ）および（ｂ）は、この発明の詳細な説明す
るための回路図および等価回路図である。 第６図は、従来のマスクＲＯＭ装置の全体構成を示すブ
ロック図である。 第７図は、従来のマスクＲＯＭ装置において１つのメモ
リセルブロックとそれに関連する周辺回路の構成を示す
回路図である。 図において、１はメモリセルアレイ、２はアドレス人力
バッファ、３はブロック選択用デコーダ、４はＸデコー
ダ、５はトランスファゲート群、６はセレクトトランジ
スタ群、７はＹデコーダ、８はセンスアンプ、９は出力
バッファ、１１はアドレスバッファ、１２および２３は
インバータ、１３はコモンビット線、ＭＢはメモリセル
ブロック、ＭＢ、、ＭＢ２は分割されたメモリセルブロ
ック、２１ａ、２１ｂは切換回路、２２は切換制御回路
を示す。

Claims (1)

【特許請求の範囲】
1. 複数のメモリトランジスタを電流源と接地との間に直列
   に接続したＮＡＮＤ型メモリを有し、データの書込みは
   デプレッション化イオン注入によって前記ＮＡＮＤ型メ
   モリにおける所望のメモリトランジスタのしきい値電圧
   を変化させることにより行ない、データの読出しは選択
   されたメモリトランジスタのみゲートを接地レベルにし
   他のメモリトランジスタはすべてオン状態とすることに
   より行なうようなマスクＲＯＭ装置において、選択され
   たメモリトランジスタが前記ＮＡＮＤ型メモリのどの位
   置にあるかに応じて、前記電流源と接地に対するＮＡＮ
   Ｄ型メモリの一端と他端の接続関係を切換え、それによ
   って選択されたメモリトランジスタが常に接地側に近く
   なるように配置するための切換回路を備えたことを特徴
   とする、マスクＲＯＭ装置。