JPS60500352A - 読出専用メモリ−・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は読出専用メモリーに関する。

この発明は、又読出専用メモリーに使用するに適した読出増幅器（感知又はセン ス・アンプ）に関する。

背景技術 読出専用メモリーの設計技術者が現在特に考察しているその進歩発展はアクセス 時間を短縮又は少くとも維持しながらそのテータ記憶密度を高める特徴である。

そのような目的の達成を試みるために、現在、ＲＯＭの設計技術者はデプリーシ ヨン或はエンハンスメント装置の選択的形成によってプログラムされたシリコン ・ゲート電界効果トランジスタ（ＦＥＴ）を利用する場合、共通なノア／オア・ ロジ、り構造からナンド／アンド・ロジック構造固有の高密度構造の方に目を向 けるようになってきた。その傾向の結果化じた差異及び考え方は米国特許第４， １４２，１７６号に述べられているものがふされしい。

米国特許第４，１４２，１７６号から知ることができ、第１図に例示する基本的 ナンドＲＯＭ　１の行Ｏ乃至行ｎと指定された線は選択的にバイナＩＪ　”　Ｏ ”又は１”レベルの電圧（夫々”　ｏ　”及び”　５　”ボルト）で付勢され、 ビット線Ｏ乃至ｍはそれに応答して選択的に接地通路の方に傍受（ｍｏｎｉｔｏ ｒ）される。第１図に表わすように、もしＦＥＴ　２がデプリーション形である ように作られると、ビット線ｍ−１の出力は行３の線の電圧が′Ｏ″であろうと ′１”であろうと同一レベルである。そのような構造が利用しうるチップ面積の 利用効率は同じく上記の米国特許に記載されている。

ナンＦＲＯＭ　１によって表わされる構造によって密度の改善が得られたにも拘 わらず、その利用はアクセス速度が遅いため、相陥限定されたものとなった。そ のアクセス速度は従来のノア構造のＲＯＭと比較してそれよりかなり悪いもので ある。速度が遅くなったのは、導通路が長くなり、それに関連して導通路のイン ピーダンスが増加したのが主な原因である。

メモリー密度とそれを阻害しないアクセス時間の短縮とを最大に向上する設削特 性のバランスを計るために、ＲＯＭのロジック構造として第２図の３に示すよう なバンク（ＢＡＮＫ）（スタ、り）選択形式を有するナンドＲＯＭ構造を採用す るように提案された。このような構造では、４のような補足のビット線が追加さ れて、それがｎ行のアレイ（ａｒｒａｙ）を２つのバンクに分割してナンドＦＥ Ｔを通る直列の導通路の長さを約１／２だけ短くするようにしている。その代り 、そのＲＯＭは追加のビット線に用いられるチップ面積と、ＦＥＴ　６及び７の ような追加のバンク選択アドレスＦＥＴ及びビット線４をノード９に対応する電 極に接続する追加の接続線８の面積とを犠牲にしている。一般的な実施としてそ れを説明すると、ノード９は実際はＦＥＴ　６及び７に共通な単一のソース／ド レイン（Ｓ／Ｄ　）拡散で構成され、接続線８は誘電体層を通る媒体であり、ビ ット線４は物理的にはＦＥＴの対応する列の上に大体積わるように置かれた第２ の導電（金属）層である。そのような集積回路構造の第１の導電層は典型的には 多結晶シリコン（ポリ、　ＰＯＬＹ　）からパターン化されて、行及びバンク選 択線に対応するＦＥＴゲート電極を形成する。

不幸にも、バンク選択３を持つナンドＲＯＭはアクセス時間を短くするために、 大きなテップ密度の犠牲を要求している。今、密度の相関関係を理解するために 、集積回路構造における第１図及び第２図のロジック構造を対比してみよう。与 えられた行の数が相当大であると、第１図の単一ナンドＲＯＭから第２図のバン ク選択を持つナンドＲＯＭに進化させる際のノード９、接続線８、及びバンク選 択ＦＥＴ　６　、７のためのチップ面積の損失は微小である。ある範囲に対する この結果は行方向のポリ・ゲート線間のピッチ（中心線間の間隔）の導電性が小 さいだめである。しかし、第２図の構造の列は構造的な再構成によって相当な影 響を受ける。

ＦＥＴ０列を画成する連続的な拡散の間のピッチは変らずに残るが、ここでビッ ト線間の大きなピッチは連続する列間の間隔に低い限界を課すことになる。例え ば、もしアクティブな面積のチップ、すなわち、第１図のナンド行構造の連続す るビット線ｍｌ＋ｍを形成する拡散のピッチが公称４ミクロンであり、第２図の バンク選択を持つナンドＲＯＭの金属ビット線４の公称ピッチが８ミクロンであ るとすると、その金属ビット線はそのＲＯＭ密度を第１図の構造で利用できるも のの約１／２に制限されるであろう。

この発明の目的は受入可能なアクセス時間を維持しながら最高の密度を有する読 出専用メモリーを提供することである。

この発明の他の目的は高い感度を持ち、読出専用メモリーに使用するに適した読 出（感知）増幅器（センス　アンプ）を提供することである。

従って、この発明は、その−面によると、第１の端部において第１のノードに共 通に接続された直列構造のメモリー・セルの第１の複数のメモリー・スタ、りと 、前記第１の複数のメモリー・スタ、りの第２の端部及び第２のノードに接続さ れ前記第１の複数のメモリー・スタックを選択するようになした第１の選択手段 と、前記第１及び第２のノードを同時に選択してそれら間の導通性を確認するよ うになした第２の選択手段と、第１の端部において第３のノードに共通に接続５ され直列に配置されたメモリー・セルの第２の複数のメモリー・スタックと、前 記第２の複数のメモリー・スタックの第２の端部と前記第２のノードとに接続さ ようになした第３の選択手段と、前記第２及び第３のノードを同時に選択してそ れら間の導通性を確認するようになし前記第２の選択手段と二者択一的に動作す る第４の選択手段とを含む読出専用メモリーを提供するものである。

更に、この発明は、他の一面によると、夫々第１及び第２の基準ノードに接続さ れた第１及び第２の定電流発生手段と、入力線と前記第１の基準ノードとの間に 接続され前記入力線の電位に反比例してバイアスされるゲート電極を持つ第１の パヌ（ｐａｓｓ）電界効果トランジスタと、前記基準線と前記第２の基準ノード との間に接続され前記基準線の電位に反比例してバイアスされるゲート電極を持 つ第２の・ぐスミ界効果トランジスタと、前記入力線と前記基準線との間の電流 シンキング（ｓｉｎｋｉｎｇ）容量の差異を検出するように々した検出手段とか ら成り、入力線と基準線とを持つ読出増幅器（センス・アンプ）を提供するもの である。

ここで実施するこの発明は金属ビット線のピッチによってＲＯＭの密度が制限さ れないことを保証することによって寸法を小さくした集積回路ＲＯＭを作成する ロジ、り及び構造的配置を提供するものでちる。その上、この特徴ある構造は各 ナンド・スタックのＦＥＴの数を制限して許容しうるアクセス時間を維持するよ うにしている。更に、その上の利点としては、仮想接地絶縁を通すアドレスされ ないビット線の負荷の取出しと、オア・ロジック構造における列選択の構成と、 ビット線の選択的プリチャージと、電流応答センス・アンプと、データ信号と基 準セルとの比較と、出力信号の立上シ及び立下シ速度のマスク・プログラマブル 調節を持つドライブ回路とを提供するそれらの回路に有する特徴を含むものであ る。現在の好ましい実施例においては、ＲＯＭアレイはアドレス可能に４つの群 に分けられ、バンク線と行線とが直交しているナンドＦＥＴスタックから成るＸ −アンド−オア（Ｘ　−ＡＮＤ　−ＯＲ）構造に構成される。そのプレイの４つ の隣シ合うスタックはその一端において共通のビット線に接続される。１対の隣 シ合うスタ、りは上記４スタツクの反対側の端部において、隣シ合う４ナンド・ スタ、りのうちの更に他の１対のスタックと共通に仮想接地線に接続される。対 のスタック間の選択はナンド構造のバンク選択ＦＥＴによって行われる。

複合（ｃｏｍｐｏｓｉｔｅ）　ＲＯＭシステムは各列（コラム）セグメントが共 通な８ピツト線を一組に接続した全体として列（コラム）構造である。そのビッ ト線は多ナンド・スタックに接続され、その多ナンド・スタックは行、バンク及 び列選択アドレスに従って個々に選択される。アクセス時間を短縮するために、 複合ＲＯＭシステムの各列セグメントのビット線及び仮想接地線はマスタ・プリ チャージ駆動回路と呼ばれる個々に同期するバイアス回路によってプリチャージ される。

ＲＯＭのデータ内容は行−バンクー列／接地アドレスの同時発生によって選択さ れる。各選択されたナンド・スタックは選ばれたビット線を介して独特なセンス ・アンプ回路に接続される。センス・アンプの１つの形式においては、２つの電 流応答増幅器と差動増幅器とが含まれる。電流応答増幅器の１つはビット線に接 続され、他の１つは基準セルに接続される。定電流源がビット線及び基準セルに 接続されて、プリチャージ・レベルからビット線の電位の変化を検出する。ナン ド・スタックの導通路の形成によって接地に対しビット線が放電すると、定電流 源から電流が引出されて差動増幅器に接続されているノード電圧を偏位する。

更に、この複合ＲＯＭシステムはバイナリ形式の出力信号の立上シ及び立下シ速 度を調節するように適切に構成された独特な可変速度駆動回路が含まれる。この ・ぐラメータの調節可能性は後続するデータ応答回路に対するマツチングを可能 にする。

図面の簡単な説明 次に、下記の添付図面を参照してその例によシこの７ｔ　１口　／ｒＮ　宙　憾 Ｌ９１　ブー、目ｂ　８日　−ヒ　入　〜第１図及び第２図は、夫々バンク選択 の特徴を持たない構造及び持つ構造のナンド配置ＲＯＭ　ＦＥＴの回路図を表わ す。

第３図は、好ましい複合ＲＯＭシステムの概略ブロック図である。

第４図は、好ましいメモリー・アレイ・ユニット及びプリチャージ回路及び列／ 接地選択回路のセグメント又は部分を含む回路図である。

第５図及び第６図は、夫々第４図の回路の機能等価回路及び同回路のだめのロジ ック等価回路を表わす図である。

第７図は、好ましい基準セル回路の回路図である。

第８図は、好ましいセンス・アンプ回路の回路図である。

第９図は、好ましいマスク・プログラマブル可変速度駆動回路の回路図である。

第１０図乃至第１３図は、可変速度駆動回路のためにプログラムされた立上シ及 び立下シ速度のプロットを描いた曲線図である。

第１４図は、第４図の回路に対する代替実施例の回路図である。

第１５図は、メモリー・プレイのナンド・スタックの製造に適した好ましいマス ク・・ぐターンの略図である。

９ 以下に開示するこの発明の現在好ましい実施例は第３図における全体的に参照番 号１１で表わす複合ＲＯＭ７ステムについて説明することにする。その模範的Ｒ ＯＭは１３本のアドレス線によって個々にアドレスされる６　５，５３６データ ・ヒツトのメモリー内容を含むように構成される。その出力は８線バスに現われ る８ビ７ト　データ・ワードで構成される。

そのＲＯＭは物理的には約５ボルトの電源電圧ＶＤＤの周囲に指定されたｎチャ ンネル　シリコンを使用して集積回路（ＩＣ）チップの上に作られる。ＲＯＭデ ータはＦＥＴの動作モードをデプリーション形か又はエンハンスメント形のどち らかに設定するために使用されるマスクのレベルにおいて、イオン注入の差異で プログラムされる。この好ましい物理的構成は、更に行導線のために多結晶／リ コン材料を利用し、それは行及びバンク選択ＦＥＴのゲート電極を構成する。ヒ ツト線及び仮想接地線導体は金属が好ましい。活性領域（Ｓ／Ｄ拡散）のだめの 公称ピッチは、寸法的に４ミクロンであり、金属導体のピッチは公称８ミクロン である。

図に描いである各種回路を理解するために、第１図のＦＥＴ　２に使用している 形の記号がデプリーション形装置を表わし、第２図のＦＥＴ　６又は７に相当す る記号がユーンハンスメント形ＦＥＴを表わすものと解釈するべきである。エン ハンスメント及びデブリーンヨンＦＥＴのしきい値電圧は夫々約０６ボルト及び −３０ボルトである。

Ｘ−アンド−オア・アレイを独特にするある特徴を理解し認識するために、第３ 図に表わす現在好ましい構成に対応するアレイの動作を考えよう。ＲＯＭのアド レス線Ａ。−ＡＭは以下の３つの部分で構成するように表わしである。すなわち 、（１）列／接地（ｃｏｌ／ｇｎｄ）線をアドレスする線Ａ。−ＡＫ、　（２） バンク線をアドレスする線ＡＫ＋１〜ＡＬ、（３）ＲＯＭの行線をアドレスする 線ＡＬ＋１〜ＡＭである。

現在好ましい複合ＲＯＭシステムは個々にアドレス可能な複数のアドレス可能・ セルで形成され、それら各セルはそれら自体製造中にエンハンスメント・モード 又ハデプリーション・モードのどちらかで動作するように選択的にプログラムさ れたＦＥＴによって形成される。それは第４図のＲＯＭセルＦＥＴ　３２によっ て理解される。そのようなＦＥＴば、次の組合せ段階において、独特な相互接続 構造を持つ多ナンド・スタックに組織されて、単一のメモリー　アレイ・ユニ、 ト１２を形成する。第３図の複合ＲＯＭンスシステムに従って、メモリー・アレ イ・ユニット１２は更に１６列の１６バンク（構造的には行として現われる）に 群分けされる。

このような構造により、すべての列の８ビツト線は列／接地選択１６．１７の作 用によって８線バス１９に接続することができる。

１ 従来型デコーダ１３は行選択線Ｒ６−Ｒ１５に信号を発するために、線ＡＬ＋１ 〜ＡＭに現われだアドレス・ビットをそれら行選択信号に変換する。すべて１６ 本の行選択線は中央に配置されている行バス１８から各ユニメモリー・プレイ１ ０の各バンク内のユニットは更にバンク選択プロ、り１４からメモリー　アレイ １゜の各バンクを対で横切って通る１対のバンク選択線（例えば、Ｂｏ及びＢ、 　）によって選択される。線Ｂ。〜Ｂ５１間の選択はアドレス線ＡＫ＋１〜Ａ、 に現われた信号に基づいて行われる。

列及び仮想接地の選択は列／接地選択プロ、り］６及び１７で遂行される。列／ 接地選択が行われると、メモリー　・アレイ１０の１６個の別々な別ユニットの １つの８ビツト線が８線バス１９に接続される。その際、アドレス線Ａ。・〜Ａ Ｋの信号が選択を決定する。

実施されたこの発明の更に新規な点はバス１９に接続された各ビット線の状態に よって表わされるデータ内容を検出するためにプロ、り２１で表わすような８個 の電流応答センス・アンプ（読出増幅器）の使用にある。プロ、り２１の各セン ス・アンプはブロック２２の８基準セルの電流シンキング容量とそれに対応する ヒツト線のそれとを比較する。

データＯ乃至データ７の線上にあるセンス・アンプの出力におけるバイナリ信号 は選択的なレイト・オア・チェンジ（ｒａｔｅ−ｏｆ−ｃｈａｎｇｅ　）補償（ 信号の大きさ乃至速度の変化を補償する）と共に電力増幅全党ける。レイト・オ ア・チェンジ補償はブロック２３の８マスク・プログラマブル可変速度ドライバ で行われ、後続する回路に対するインタフェースの適合性を保証する。

複合ＲＯＭシステムの第３図の実施例は更に夫々メモリー・アレイ１０の列組織 に接続され、各８つの回路から成る２つのグループ２４．２６に配置された複数 のプリチャージ回路を使用する。１６個のプリチャージ回路のすべてはプリチャ ージ駆動回路２７で設定されたバイアス電圧に従って駆動される。プリチャージ 回路２４．２６を使用することによって、メモリー・アレイ　ユニ、ト１２のビ ット線及び仮想接地線の両方に対し、ブロック２１の各電流センス・アンプの公 称レベルに大体等しい電圧にプリチャージを行うようにしている。

以上、複合ＲＯＭシステム１１の全体的構造組織を説明したので、以下の説明は 単独で及び組合わせでこの発明を特徴とする特な特徴を提供するように貢献する 実際の回路の構造及び機能的面に焦点を当てることにする。行選択１３及びバン ク選択１４は先行技術にお−いて公知の構造に相当するから以下の開示では説明 しない。それは列アドレス線Ａ。−ＡＫの信号を参照記号Ｃで指定する列選択線 に変換するデコード回路についても同様である。

詳細に説明する最初の要素はメモリー・アレイ１０のメモリー・アレイ・ユニ、 ト１２である。

ユニット１２の構造は第４図の点線内に略図的に描かれ、部分的動作等価回路は 第５図に略図的に描かれ、部分的ロジ、り図は第６図に略図的に描いである。第 ３図の複合ＲＯＭシステム１１の図中の位置を参照すると、第４図のメモリー・ アレイ・ユニットはメモリー・アレイ１０の上部左隅に存在するであろう。

第４図の回路の解析に当シ、メモリー・アレイ・ユニット１２はメモリー・プレ イ１０（第３図）を形成する１６Ｘ１６グループの１つであるということ認める べきである。プリチャージ駆動回路２７は全体が第４図に表わされるが、プリチ ャージ・セグメント２８はメモリー・アレイ１０の第１の列を動作するに必要な プリチャージ・セグメント２４（第３図）だけを表わしている。列／接地選択セ グメント２９も同様な状態に置かれ、それも又メモリー・プレイ１０の単一列に ついてのみ関係するように描いである。列／接地選択セグメント２９からの出力 線（すなわち、ビット線θ〜９）はセンス・アンプ２１に接続されているノ（ス １９の８本の線に対応する（第３図）。

８個の電気的ノードは第４図のメモリー・アレイ・ユニット１２の周囲の点線上 にダイヤモンド形記号３１で指定しであるということに注目しよう。これらノー ドはメモリー・アレイ１０の単一の列のすべてのユニット（第３図）に共通であ る。Ｂｏ及びＢ１として表わすバンク選択線は描かれているようなバンクに従っ てアレイ１０のすべての列ごとに異なるものである。

第４図の例において、バンク選択線としてのＢ。及びＢ１があるということは、 そこに表わしであるメモリーアレイ・ユニット１２はメモリー・プレイ１０（第 ３図）の１６バンクの最初Ｏバンクのものであるということを指定することにな る。

第１図及び第２図に表わす回路においてもそうであったように、第４図のメモリ ー・アレイ・ユニ、ト１２は多重のナンド接続ＦＥＴで構成される。ナンド・ス タックの各ＲＯＭセルＦＥＴ　３２はプログラムされるビット内容に従い、エン ハンスメント・モード又はデプリーション・モード装置のどちらかとなるように 先行技術の方法に従って製造される。

この発明のＸ−アンド−オア・アレイ（Ｘ　−ＡＮＤ　−ＱＲａｒｒａｙ　）を より深く理解するために、ビット・ノード３３に接続され、ビット線Ｏとしてア ドレス可能な第４図のメモリー・アレイ・ユニット１２を考察する。

４ナンド接続のＦＥＴスタ、り３４．３６．３７及び３８はその一端においてビ ット・ノード３３に接続され、その反対側の端部は別の対として仮想接地ノード ３９．４１に接続される。仮想接地ノード３９．４１はそれら自体隣り合うビッ ト線からの隣シ合うナンド・５ スタックの対に、及び連続交代してメモリー・アレイ・ユニット１２を横切シ、 対で接続される。

特定のナンド・スタックを選択中における上記構造の動作的かかわシ合いを理解 し、及びそれによってそこのＲＯＭデータをアドレスすることを理解するために 、第５図の機能的等価回路を折シに振れ参照する価値があると思われる。第５図 に描かれている装置、ノード及び動作信号の第４図のそれらに対する機能的対応 関係は参照番号又は文字にプライム（′）記号を付して表わしである。第４図及 び第５図を共に参照して考察するに、ナンド・スタックの６対３４及び３７、又 は３６及び３８間のバンク選択はバンク選択線Ｂ。、Ｂ１の対応するバイナリ状 態の信号に従ってスイッチ４２゜４３を用いて行われる。第４図において、その スイッチングは、例えばＦＥＴ’４４　、４６のようなスタックの交互にくるエ ンハンスメント及びデプリーションＦＥＴの構造を使用することによって達成さ れる。そのような配置において、もしＢ。線の信号がバイナＩＪ　”　ｌ”（５ ボルト）であシ、Ｂ１線の信号がバイナ１，１　”　Ｏ”であれば、ナンド・ス タック３４．３７は可能化されるが、スタック３６．３８はディセーブルのまま に維持される。バンク選択信号の反転は選択されたナンド・スタックと選択され ないナンド・スタックとを交換するであろう。

更に、ｃｏ及び０１線の適当なバイナリ状態にある列線選択信号によって、それ 以上のナンド・スタックの選択が行われ、仮想接地ノード３９又は４１の一方又 は他方を実際の接地に変化し、選ばれたビット・ノードをビット線、例えば、ビ ット・ノード３３をビット線０に接続する。このようにして、バンク選択信号は スタック３４及び３７、又は３６及び３８を可能化し、列／接地選択信号はスタ ック３４及び３６、又は３７及び３８を可能化する。そのような除外又は選択処 理によって、ただ１つのスタ、りだけが実際に選ばれる。

第４図による列／接地選択はＦＥＴ　４７　、４８によって行われる。例えば、 もし、ｃｏ線の信号がバイナリ“１＃であって、Ｃ１線の信号がバイナＩＪ　” 　０　”であれば、仮想接地ノード３９は接地に接続され、仮想接地ノード４１ はプリチャージのレベルでフローティングのままとなる。このような状態のもと に、もし、バンク線Ｂ。もバイナリ″１”であれば、ビット線０のためにスタ、 り３４が選ばれる。その後、スタックの内容と行選択線Ｒ６−Ｒ１５の信号とが 、ナンド・スタック３４を通して導通路が形成されてビット・ノード３３を放電 するかどうかを決定する。ｃｏ線のバイナリ″１″′信号もビット・ノード３３ の状態をビット線Ｏに伝送するよう列パスＦＥＴ　４９を可能化する。

第６図には、バンク及び列／接地選択要素を持つナンド・スタック３４．３６． ３７．３８の等価ロジック図が描いてアシ、それはＸ　−ＡＮＤ　−ＯＲの概念 を例示する。類似するロジック動作の点から見ると、ＲＯＭプログラム・ブロッ ク５１．５２はプログラムされたＲＯＭセルＦＥＴ、（例えば第４図の３２）の エンハンスメント又はデプリーション状態に対応し、ナンド・ブロック５３．５ ４はＲＯＭセルＦＥＴ　３２の直列接続に対応し、アンド・プロ、り５６．５７ は４４及び４６のようなバンク選択ＦＥＴの作用を表わす。これらは共にアンド ・ロジックを形成する。オア・ロジックは第６図のブロック５８で表わされ、構 造的には第４図のビット・ノード３３におけるナンド・スタック３４，３６゜３ ７．３８の共通接続に対応する。Ｘロジックは第６図のアンド・プロ、り５９及 び６１によって表わされる。Ｘの用語の意味するように、列／接地選択線Ｃによ るナンド・スタ、りの選択は出力を接続するための選択動作と仮想接地から実接 地への変換との両方を達成する。

Ｘ　−ＡＮＤ　−ＯＲ形メモリー・アレイの構造及び動作を理解したのに続き、 次に、複合ＲＯＭシステム１１の形成に貢献する関連回路にある独特な特徴につ いて説明する。

第３図に表わすプリチャージ駆動回路ブロック２７を形成する回路要素は第４図 に詳細に例示しである。

プリチャージ駆動回路２７からの出力線はＶＡで指定する。第３図に表わすよう に、ＶＡ線は両プリチャージ・プロ、り２４　、．２６を通して延び、そのため 、１６ブリチヤージ・セグメント全部に共通となる。

第４図に表わすプリチャージ駆動回路２７の回路図には、出力線ＶＡに共通な点 を介してアンプ・ンスメントＦＥＴ　６３に直列に接続され、出力線ＶＡに対す る分圧器を形成するソース１ホロワ−（５ｏｕｒｃｅ−ｆｏｌｌｏｖｅｒ　）接 続デプリーションＦＥＴ　６２が含まれる。その分圧器と並列に直列接続のエン ハンスメン）　ＦＥＴ　６４及びデプリーションＦＥＴ　６６が接続される。出 力線ＶＡはＦＥＴ　６４のゲート電極に接続される。ＦＥＴ　６６のゲート及び ソース電極は接地される。夫々ＦＥＴ　６４及び６６のソース及びドレイン接続 に共通なノードはＦＥＴ　６３のゲート電極に接続される。ＦＥＴ　６６はＦＥ Ｔ　６３のゲートのフローティングを防止する。

プリチャージ駆動回路２７の出力線ＶＡはｖＤＤが５ポルｉ・のときに公称２４ ボルトの値を持つ固定電圧値を有する。ＦＥＴ　６７　、６８　、６９が０６ボ ルトの公称しきい値電圧を持つときに、仮想接地ノード（３９，４１のよりな） 及びビット　ノード（３３のような）は公称電圧値１８ボルトにプリチャージ（ ｐｒｅｃｈａｒｇｅ　）される。選択により、その１８ボルトは夫々のノードの バイナリの両端仏間あ中間電圧全表わすようにすることかでさる。３３．３９及 び４１に対応するノードが正しいレベルにプリチャージされるのを保証するため に、ＲＯＭシステム１１（第３図）はプリチャージ・ブロック２４．２６（第３ 図）の！リチャ→ノ・セグメント２８及びそれに続くプリチャージ・セグメント のＦＥＴ　６７　、６８及び６９は大体同一のしきい値電圧及び寸法を持つよう に設計される。

次に続く第４図の開示においては、プリチャージセグメント２８及び列／接地選 択セグメント２９による組合せの動作及びその構造を考察しよう。ＦＥＴ　７１ 　。

７２．７３．７４及び７６は線７７で可能化され、ＦＥＴ　７８　、７９　、８ １　、８２及び８３は線８４によって可能化されて、両列選択線Ｃ６及びＣ１が バイナリ”　ｏ　”レベルにあるときに、３３のようなビット線のノードを１８ ボルトのプリチャージ可能レベルに充電する。１８ボルトはＦＥＴ　６８のしき い値より小さい出力線ＶＡの電圧を表わす。ＦＥＴ　６８は常時導通である。

他方、もし選択線Ｃ８又はＣ１のどちらかがバイナリ”　１　”であれば、７２ 又は７８のような直列接続ＦＥＴの一方又は他方はノード３３をプリチャージ・ セグメｙ　ｔ・２８からデカップル（減結合）する。そのようにして、ナンド・ スタックはビット・ノードにおける容量性電荷又は充電を放電して、ナンド・ス タックのデータの如何に従ってノード３３の電位を下げる必要があるだけである 。プリチャージ・セグメント２８の基本構造はメモリー・アレイ１０の列ごとに 繰返えされるが、プリチャージ駆動回路２７はそうではないということに注目し よう。

ｉ訂にｙＢ−ζブこように、アドレスＡ。−ＡＫから′Ｃ”と指定した線に信号 を変換発生するデコード回路は広く知られ、利用されているものであるから説明 を除外する。第４図の構造に関連して、列選択線Ｃ６の列／接地選択信号は仮想 接地ノード３９を接地しであるナンドスタックを選択し、同時にノード７７を接 地してプリチャージ動作をディセーブル（ｄｉｓａｂｌｅ　）する。列選択線Ｃ ８のバイナリ゛１″信号は更にパス（ｐａｓｓ　）　ＦＥＴ８８．４９．８９． ９１及び９２を可能化して、ビット・ノードからそれに対応するビット線にデー タを接続又は結合する。例えば、ＦＥＴ　４９はノード３３の状態によって表わ されたデータをビット線０に接続する。

第４図の左側にあるビット線７ば２つのナンド−スタックだけに接続されて半分 のビット・データを提供し、残りの２つのナンド・スタックは８列のメモリー・ アレイ・ユニット（第３図）の右側に置かれている。プリチャージ・セグメント ２８と同様、列／接地選択セグメント２９の構造は列ごとに１回、更に進んでユ ニットごとに右方へ繰返えされる。

以上、プリチャージ及び列／接地選択回路の説明を終了したので、第３図に描か れている複合ＲＯＭシステム１１は基準セル２２．センス・アンプ２１及び可変 速度ドライバ２３を除くすべてが説明されたことになる。残るプロ、りを十分に 考察するために、バス１９の８本の線はメモリー・アレイ１０を構成する１６列 の各々の対応するビット線に共通に接続されるということを認識するべきである 。従って、ユニットの１つの列、すなわち選ばれた１列だけがある１時期にバス １９に接続することができる。その上、３ブロツク２１．２２．２３すべてはバ ス１９に備えられた８本のデータ線に対応する数の８つの大体同じ回路を保有す る。

説明するべき残シのブロックの最初のブロックは基準セル２２である。基準セル ９４の好ましい実施例は第７図に表わされる。その基準セル回路は選ばれたスタ ックのナンドの状態が満足した場合、ビット線Ｏ〜７（第４図）に現われた電位 に大体等しい電位を基準線９３に発生する。これを達成するために、基準セル９ ４は構造及び電気・々ラメータの１点から見てナンド・スタック、バンク選択及 び列／接地選択の各回路を反復するように作られる。構造及び動作の類似性は複 合ＲＯＭシステム１１（第３図）の各装置は共通のＩＣチ。

プのそれらの場所によって大体同一の製造環境を受けるという事実によって更に 保証される。

第７図の基準セル９４の各要素とナンド・スタック（第４図）の各要素との間の 機能的対応は二重プライムの肩文字（”）を対応する参照番号に付加して変更し た参照番号を使用することによって表示する。例えば、第７図のスタック３７“ のデプリーションＦＥＴ　４６“は第４図のスタック３７のデプリーションＦＥ Ｔ　４６に機能的に対応する。

次に、第３図のブロック２１からとった代表的なセンス・アンプ９６の構造及び 機能を説明する。、センス・アンプ９６は第８図の回路図に描いであるが、それ はフロック２１にある８個の大体同一のセンス・アンプのうちの１つである。セ ンス・アンプ９６は第４図からくるビット線０の状態と第７図からくる基準線０ の基準状態とを比較してと、ト線０のために選ばれたナンド・スタックのビット 内容を決定する。

センス・アンプ回路９６を概略分析すると、それは電流センス・アンプ・セグメ ント９７．９８．電源セグメント９５．定電流源セグメン）９９，１０１．及び 差動アンプ・セグメント１ｏ２を含み、それらは差動センス動作を行うように対 称に配置される。それらは対称であるから、その片方のみを特に詳細に説明する だけでよい。

出力線１０３，１０４に対する差動アンプ・セグメント１０２からの出力信号が 反対方向に遷移すると、電圧増幅セグメン）１０６は差動アンプ・セグメント１ ０２からの出力線１０３，１０４の信号を受信して、バイアス電圧を除去し、差 異を増幅し、１０７と指定したデータ線データ０に出方を発生する。出力線デー タＯの信号レベルは夫々バイナリ“０″′がバイナリパ１”に対応する大きさが ０ボルトが又はｖＤＤボルトである。

センス・アンプ９６の各セグメントを以下ひき続き説明する。

ＦＥＴ　１７１　、１７２　、１７３　、１７４及び１７６は定電流源９９．１ ０１の共通ＦＥＴ　１０８をバイアスするに癲切に安定した電源セグメント９５ を形成するように構成される。電源セグメント９５の出力線ＶＧＥＮからの出力 はａＶＤＤの電源のフラッキにほとんど感応しない。そのため、セグメン）９’ ９．１０１から発生した基準電流も又ｖＤＤ電圧のフラッキから絶縁される。

この実施例においては、単一の電源セグメント９５がブロック２１（第３図）の ８個のセンス・アンプ９６全部のバイアスに使用され、共通の線ＶＧＥＮに公称 ８ボルトを夫々供給する。

出力線ＶＧＥＮの安定な電圧は定電流源９９，１０１の形成に使用される。この 実施例によると、共通ノード１１８がバイアスＦＥＴ　１０８によって約３２ボ ルトに保持されているときに、等価デプリーションＦＥＴ　１０９゜１１１はノ ード１１２に約３マイクロアンペアの電流を供給し、等価デプリーションＦＥＴ １２３，１２５はノード１１９にも約３マイクロアンペアの電流を供給する。Ｆ ＥＴ　１０９　、１１１　、１２３及び１２５はＲＯＭセルＦＥＴ　３２　（第 ４図）の寸法に同−又は類似の寸法を持つ多重ＦＥＴによって形成されるのが好 ましい。もし、それらに構造的類似性があると、処理のバリエション又は変動は 定電流源セグメン）９９，１０１にＲＯＭセルＦＥＴと同一範囲の影響を及ぼす であろう。この実施例においては、等価ＦＥＴ　１０９　、１２３は夫々ノード １３０及び１２２に共通なすべてのゲート電極を持つ５個の直列接続デプリーシ ョンＦＥＴによって夫夫形成される。等価ＦＥＴ、　１１１　、１２５は構造的 には夫々ノード１１２及び１１９に共通なゲート電極を持つ４個の直列接続デプ リーションＦＥＴによって形成される。

電流センス・アンプ・セグメント９７はＦＥＴ　１１３゜１１４．１１６及び１ ２１によって構成される。ＦＥＴ１１３．１１４及び１１６は第４図のＦＥＴ　 ６２　、６３及び６４に夫々構造的且つ機能的に等しくなるように選ばれ、処理 される。このような配置はセンス線１１７が先に指定したプリチャージ・レベル の約１．８ボルトの上限にＦＥＴ　Ｉ　１３　、１１４及び１１６によってクラ ンプされるだろうということを保証するものである。

従って、アドレス時においては、メモリー・アレイ川（第３図）の３３（第、４ 図）のようなビット・ノードのプリチャージ電圧は第８図のセンス線１１７のプ リチャージの振幅に大体等しいでおろう。

もし、第４図の配置におけるビット・ノード３３がナンド・スタックを通して放 電を受けないなら、第８図のセンス線１１７とビット・ノード３３との間の電圧 バランスはノード１１２の電圧が基準側のノード１２２の電圧よシ高いままに維 持されるということを保証するであろう。他方、もしノード３３が放電を受けた なら、それら間の総体的な電位差にょシ、ノード１１２からビット線Ｏを介して ノード３３に電流が流れるであろう。そのような後者の場合、定電流源セグメン トＣ）９からの電流のノンキングはノード１１２の電位を差動アンプ・セグメン ト１０４の反対側に接続されているノード１２２の電位以下に下げるであろう。

上記の動作を達成するために、ＦＥＴ　１２１はＦＥＴ１１６よシ低いしきい値 電圧を持つように作られ、両ＦＥＴのゲート電極はノード１３５に接続される。

故に、Ａス・トランジスタ１２１のゲート電極はセンス線１１７の電位に反比例 してバイアスされる。これらの関係によって、実際に、センス線１１７の電位が 下方に下げられたとき、例えば、選択されたナンド・スタツクを通して導通路が 形成されることによってその電位が下げられたときに、ＦＥＴ　ｌ　２１が最初 に可能化される。ＦＥＴ　１２１がターン・オンしたときに、ノード１１２はセ ンス線１１７に接続される。この実施例のノード１１２における２つの動作電圧 の両端は１８ボルト及び３ボルトの範囲にある。

注意深く観察すると、定電流源セグメント９９と１０１とはある関係で差がある ということがわかる。

差動アンプ・セグメント１０２からのノード１１２は下の等価ＦＥＴ　１１１に 接続されるが、差動アンプ（増幅）セグメン）１０２からの対応するノード１２ ２は上の等価ＦＥＴ　１２３に接続される。この配列がノード１２２に約２５ボ ルトの固定した偏差を作υ出して、差動アンプ１０２の一方の側のしきい値を他 の側に供給される電圧遷移の両端間の大体中央に設定するであろう。

電圧アンプ（増幅）セグメント１０６は差動アンプ（増幅）セグメント１０２か らの差動出力電圧を増幅し、ノン・ゼロ（ｎｏｎ−ｚｅｒｏ　）レベルを取除い て、データＯ線１０７にバ、ファード（緩衝された）出力を供給する。電圧増幅 セグメント１０６のＦＥＴの配置及び動作は比較的普通のものであり、従って更 に詳述する必要はない。

第３図に描いである複合（ｃｏｍｐｏｓｉｔｅ）　ＲＯＭシステム１１を構成す る各種要素を再び見ると、可変速度駆動プロ、り２３がまだ説明されていないと いうことがわかる。センス・アンプ・ブロック２１でもそうであったように、デ ータ線の数に対応する８個の個々のドライバ（駆動）ブロック２３がある。

可変速度ドライバ２３を構成する回路の構造及び動作を特徴づける多数の独特な 設計的特徴についてのある認識を得るために、まず複合ＲＯＭシステム１１のた めの基本的アクセス及びスイッチング時間が相当短いということを認めるべきで ある。不幸にも、データ出力線の信号の立上り及び立下り遷移が高速であるとい うことは必ずしも意図する応用によっては利益でもなく、矛盾がないわけではな い。その上、変動するインタフェースの限界を補償するよう異なる回路設計を開 ７ 発するためには有効ではない。

そのように拘束がそらされるのを克服するだめに、複合ＲＯＭンヌテム１１は第 ９図のマスク・プログラマブル可変速度駆動回路１２４を使用することによって 、公称３．１の範囲で出力電圧の立上シ及び立下シ両時間の調節を行う。この実 施例によると、回路の速度の変化はドライバ１２４の２つのＦＥＴの動作モード を変化するようＲＯＭマスクの適当な・ぐターンを使用して行われるデプリーシ ョン注入動作を通してプログラムされる。そのようにしてＲＯＭデータとドライ バの速度のＲＯＭへの挿入は同時に行われる。

第９図はマスク・プログラマブル可変速度ドライバ１２４の実施例を例示する。

ドライバ１２４に対する人力信号は１０７と指定されたセンス　アンプ９６（第 ８図）からの線データＯに現われるが、その出力信号はテ−り出力線Ｏに供給さ れる。線１２６に現われたヂ、ブ・エネーブル信号はＦＥＴ　１２７　、１２８ で使用され、夫々のノード１２９，１３１が接地されてディセーブルされたとき に、それがデータ出力線０に感知されるような３状態デイセーブル・モードを実 行するよう複合ＲＯＭシステム１１で利用される。

遷移速度のプログラミングはＦＥＴ　１３２及び１３３を露出するか又はマスク してデプリーション注入することによって行われる。それは、普通、デプリーシ ョン形装置を表示する位置には点線を使用して第９図に略図的に表わしである。

ＦＥＴがデプリーション注入を受けた場合には遷移速度は高速のままである。他 方、ＦＥＴ　１３２　、１３３がエンハンスメント・モード装置のままであると 、出力電圧の立上り及び立下り速度は約３の倍数だけ短縮される。それらが達成 されるのを理解するために、第９図及びデータ線１０７の歩進状入力信号につい て、夫々第１０図、第１１図、第１２図及び第１３図に表わしである普遍化され た出力波形を参照することにする。

ＦＥＴ　１３２　、１３３のゲート電極はＦＥＴ　１３４　。

１３６及び１３７によって形成された直列配列分圧器に置かれているノードＶＸ に接続されているということに注目しよう。その分圧器によると、ノードＶＸの 電圧は約２つのＦＥＴ　Ｌきい値（約１２ボルト）に等しい。

故に、ＦＥＴ　１３２　、１３３は夫々のソース・ノード１２９．１３１が０６ ボルトに達したときに、それらＦＥＴがエンハンスメント・モード装置の場合に はカットえフされ、それらがデプリーション注入を受けた場合には決して力、ト ・オフされないであろう。回路１３８．１３９，１４１，１４２及び１４３の他 のデプリーンヨンＦＥＴは負荷要素として従来方式で配置される。

第１の動作的配列として、ＦＥＴ　１３２　、１３３が製造中にデプリーション 注入を受けなかった場合の状況ヲ考えると、ＦＥＴ　１３２　、１３３はエンハ ンスメント・モード装置として残る。それらは第１０図及び第１１図の立上シ及 び立下シ波形に相当する。線１０７の信号のＯボルトから５ボルトへの立上シは ＦＥＴ　１３８　。

１４６の作用によって、ノード１４４においては反転される。ノード１４４の電 圧が降下することによって、ＦＥＴ　１４７はカット・オフされ、ＦＥＴ１３９ ，１４１゜１３２を介して容量ノード１２９の充電を開始する。

しかし、時間ｔ１においては、ＦＥＴ　１３．２もカット・オフされ、小さなＦ ＥＴ　１３９を通して電流がわずか供給されるためにノード１２９の充電速度は 制限されるということに注目しよう。出力側のＦＥＴ　１４８は容量ノード１２ ９の電圧の立上シ速度に従って上昇する。第１０図は３０＋１秒の範囲の代表的 立上り時間を表わす。

第１１図にデータ出力線０のために描いた立下シ時間についても同様なシーケン スが発生する。しかし、その場合、その後に続く時間ｔ１において、ＦＥＴ　１ ４９がＦＥＴ　１３３と共にターン・オフされた際の容量性ノード１３１の影響 が出力ＦＥＴ　１５１に作用する。

ＦＥＴ１３２　、１３３がＲＯＭのプログラムの際にデプリーション注入を受け た場合には、どちらもカット・オフ状態に達成しない。故に、容量性ノード１２ ９゜１３１は最高速度で電圧■ＤＤまで増加し、約１０＋１秒の立上り又は立下 り時間で出力信号をドライブする。

それらデプリーション・モードの際の信号は第１２図及び第１３図のプロ、トに 表わす。

第３図に表わすよう外複合ＲＯＭシステム１１全体を考察するに、それは疑いな く、第４図の回路図に表わすＸ　−ＡＮＤ　−ＯＲ構造はこの発明の基本的、教 示から離れることなくこの発明の目的を満足するように多くの方法で変更するこ とができるということがわかるであろう。例えば、もしアクセス速度が特に重要 であれば、第１４図に表わした変更の利点を評価するべきである。

第１４図の回路によると、その複合ＲＯＭシステムは列／接地選択セグメント２ ９に物理的に接近して補足的プリチャージ・セグメント１５２を追加するように 変更された。この補足の回路は、ｃｏ及びＣ１又はＣ１及びｃｏのような隣シ合 う列を直接連続してアドレス信号が選択したときに容量性仮想接地ノード３９． ４１の急速なプリチャージを保証する。もし、補足のプリチャージがなかった場 合には、仮想接地ノード３９　、４１の性質の延長から、メモリー・アレイ・ユ ニ、ト１２（第３図）の各列の上からくるプリチャージに関連する遅延を招くで あろう。

補足のプリチャージ・セグメンＩ−１５２とプリチャージ・セグメント２８（第 ４図）との類似性は第１４図のＦＥＴ　１５３　、１５４　、１５６　、１５７ 　、１５８　。

１５９．１６１と第４図のそれらに夫々対応する状態にあるＦＥＴ　６２　、６ ３　、６４　、６６　、６７又は６９゜１６３．９４との配列を比較することに よって可視的に感知することかできる。列／接地選択線Ｃ２によって１ ドライブされるＦＥＴ　１６２は線Ｃ１に関連する仮想接地ノード４１がＣ８又 はＣ２どちらかの選択サイクルの後に適切にプリチャージされるということを保 証する。

再び、プリチャージ線ＶＣＰＬは１８ボルトの公称電位に固定される。第４図の プリチャージ・セグメント２８の電流導通容量を増加するために第１４図の補足 のプリチャージ・セグメント１５２を追加するように選択すると、それは第４図 のＦＥＴ　４７のような仮想接地選択ＦＥＴの電流ンンキング容量によって大き く影響される。もし、プリチャージ・セグメント２８の電流導通容量が増加され るべきであった場合、４７のようなＦＥＴ及びすべての関係する導通相互接続の 大きさ又は寸法は増加しなければならなかったでおろう。しかし、この変更形式 がメモリー・アレイ・ユニット１２（第３図）の各列の３９のようなノードの容 量を更に増加するであろう。対照的に、第１４図の補足のプリチャージ・セグメ ント１５２は他の残シの回路を変更することなく仮想接地ノードに対してプリチ ャージを供給する。

第１５図は集積回路としてのメモリー・アレイ１０（第３図）の一部分を製造す るに使用されるマスク・ノＲターンを模式的に描いたものでちる。第４図に表わ す回路と第１５図の物理的構成とを比較すると、それはＸ−アンド−オア・アレ イ構造から高密度が得られるということがわかるであろう。第１５図の実施例の よう眞、層ソース／ドレイン（Ｓ／Ｄ　）拡散領域１６４及び電気絶縁する酸化 領域１６６はその図では縦に延びている。第１の導電層の行及びビット線を形成 するポリ・ゲート電極領域１６７は水平に延びている。ＩＣの第２の導電層に形 成される金属ビット及び仮想接地線領域１６８は、それも又その図では縦に延び ている。

１つが１６９であるような相互接続はＳ／１）拡散と金属の第２の導電層線との 間の導通バイアスを形成する。

交差斜線領域は夫々のＲＯＭセルＦＥＴ　３２　（第４図）の相対的位置を指示 する。ＲＯＭセルＦＥＴはポリ行領域１６７と拡散領域１６４との各交点に存在 するということがわかるということは疑いないであろう。縦方向の金属線領域１ ６８の回数が縦方向のＳ／Ｄ拡散領域１６４と比較して少いということは個有的 に寸法が犬きくなシ、テップ面積の有効利用には一般的でない。

特表昭（ｉｏ−５００３５２（１２） Ｃ’Ｊ　ｒＱ ｈ’、）′ｒ、！ｊ、−０１＝７）４＊　−’　”ト＋鼠゛２国際調査報告

Claims (1)

1. 【特許請求の範囲】 １　夫々第１端において第１のノード（３９）に共通に接続された直列配列メモ リー・セルの第１の複数のメモリー　スタ、り（３’４　、３６　）と、前記第 １の複数のメモリー・スタ、り（３４，３６）の第２端及び第２のノード（３３ ）に接続され前記第１の複数のメモリー・スタ、ｚり（３４，３６）間を選択す るようになした第１の選択手段と、前記第１（３９）及び第２（３３）のノード を同時に選択してそれら間の導通性を確認するようになした第２の選択手段と、 それらの第１端において第３のノード（４１）に共通に接続された直列配列メモ リー・セル（３２）の第２の複数のメモリー・スタック（３７，３８）と、前記 第２の複数のメモリー・スタック（３７，３８）の第２端及び前記第２のノード （３３）に接続され前記第２の複数のメモリー・スタック（３７，３８）間を選 択するようになした第３の選択手段と、前記第２（３３）及び第３　（−１１） のノードを同時に選択してそれら間の導通性を確認するようになし前記第２の選 択手段と代替的に動作可能な第４の選択手段とを含む読出専用メモリー〇 ２　前記第１　（３９）　、第２（３３）及び第３（４１）の！−ドが選択され ていないときにそれらを選択的にプリチャージするようになしたプリチャージ手 段（２４゜２６．２７）を含む請求の範囲１項記載の読出専用メモリー。 ３　選ばれた第１（３９）及び第２（３３）のノ、−ド又は選ばれた第２　（３ ３）のノードと第３（４１）のノードとの間の電位の差を感知するようになした 感知手段（２１）を含む請求の範囲２項記載の読出専用メモリー。 ４、前記第２のノード（３３）はビット・ノードであり、前記第１（３９）及び 第３（４１）のノードは仮想接地ノードであり、前記第２の選択手段は前記第１ のノード（３９）を選択したときにはそれを電気的接地に接続するようになし、 前記第４の選択手段は選択されたときに前記第３のノー）（４１）を電気的接地 に接続するようになし、前記第２及び第４の選択手段は選択されたときに前記第 ２のノート（３３）をビット線に接続するようになした請求の範囲３項記載の読 出専用メモリー。 ５　前記プリチャージ手段（２４，２６，２７）は基準電源手段（ＶＤＤ　）と 、前記第１　（３９）及び第３（４１）のノードが接地されていないときに前記 基準電源手段（ＶＤＤ）を前記第２のノード（３３）に接続する第１の回路手段 （７２，７８）と、前記第３のノード（４１）が接地されていないときに前記基 準電源手段（ＶＤＤ）を前記第１のノード（３９）に接続する第２の回路手段（ ６７）と、前記第１のノード（３９）が接地されていないときに前記基準電源手 段（■ＤＤ）を前記第３のノード（４１）に接続する第３の回路手段（６９）と を含む請求の範囲４項記載の読出専用メモリー。 ６　前記第１及び第２の複数のメモリー・スタ、りは夫々第１及び第２のメモリ ー・スタック（３４，３６）と第３及び第４のメモリー・スタック（３７，３８ ）とを含み、前記第１及び第３の選択手段は第１及び第２のメモリー・スタック （３４，３６）に接続されたトランジスタの対で及び第３及び第４のメモリー・ スタック（３７，３８）に接続されたトランジスタの対で交互順序に配列された 直列接続のデプリーション及びエンハンスメント電界効果トランジスタの夫々の 対を含み、第１及び第３のメモリー・スタック（３４゜３７）又は第２及び第４ のメモリー・スタック（３６３８）は共通な対のバンク選択ライン（例えば、１ ３０１３１）を利用して選択することができる請求の範囲５項記載の読出専用メ モリー。 ７、　前記感知手段は前記ビット線の電流シンキング容ｉＫ応答するセンス・ア ンプ（２１）を含む請求の範囲６項記載の読出専用メモリー。 ８　前記センス・アンプ（２１）は基準線（９３）に基準電位を供給するように なした基準電位発生手段（９４）と、第１及び第２の定電流発生手段（９９゜１ ０１）と、前記第１及び第２の定電流発生手段（９９１０１）を夫々前記ビット 線（１１７）及び前記基準線（９３）に接続するように外した第１及び第２の接 続手段（９７，９８）と、前記ビット線（１１７）と前記基準線（９３）との間 の電流シンキング容量の差異を検出するようになした検出手段（１０２）とを含 む請求の範囲７項記載の読出専用メモリー。 ９　前記第１の接続手段（９７）は前記ビット線（１１７）と前記第１の定電流 発生手段（９９）の第１の基準ノード（１１２）との間の電位の差に応答する電 流パス電界効果トランジスタ（１２１）を含み、前記第２の接続手段（９８）は 前記基準線（９３）と前記第２の定電流発生手段（１０１）の第２の基準ノード （１２２）との間の電位の差に応答する第２の電流パス電界効果トランジスタを 含む請求の範囲８項記載の読出専用メモリ１０　前記検出手段は前記第１及び第 ２の基準ノード（１１２，１２２）間の電位の差に応答する差動増幅器（１０２ ）を含み、前記基準ノード（１１２，１２２）の公称電位は固定偏位置によって 異なる請求の範囲９項記載の読出専用メモリー。 １１、前記センス・アンプ（２１）の出力に接続され前記センス・アンプ（２１ ）の出力信号の変化速度を制御するようになしたプログラマブル駆動手段（１２ ４）を含み、前記プログラマブル駆動手段（１２４）は前記メモリー・セル（３ ２）のプログラミングと同時にプログラム可能である請求の範囲７項記載の読出 専用メモリー。 １２、前記プログラマブル駆動手段（１２４）はデプリーション・モード又はエ ンハンスメント・モードのトチらかで動作するよう選択的にシログラムされた第 １のプログラマブル電界効果トランジスタ（’　１３２　）を通して充電電流の 供給を受ける第１の容量性ノード（１２９）の電位に応答し及び接地電位にバイ アスされるゲート電極を有する増幅器を含む請求の範囲１１項記載の読出専用メ モリー。 １３　前記増幅器は又デプリーション・モード又はエンハンスメント・モードの どちらかで動作するよう選択的にプログラムされた第２のプログラマブル電界効 果トランジスタ（１３３）に接続された第２の容量性ノード（１３１）の電位に も応答するようになし、前記第１（１２９）及び第２　（１３１）の容量性ノー ドは夫々反対方向に充電するよう構成された請求の範囲１２項記載の読出専用メ モリー。 １４、夫々第１及び第２の基準ノード（１１２，１２２’）に接続された第１及 び第２の定電流発生手段（９９，１０１）と、前記入力線（１１７）と前記第１ の基準ノー）”（１１２）との間に接続され前記入力線（１１７）の電位に反比 例してバイアスされたゲート電極を有する第１のノ９ス電と前記第２の基準ノー ド（１２２，）との間に接続され前記基準線（９３）の電位に反比例してバイア スされるゲート電極を有する第２の・ぐスミ界効果トランジスタと、前記入力線 （１１７）と前記基準線（９３）との間の電流ンンキング容量の差異を検出する ようになした検出手段（１０２）とを含み、入力線（１１７）と基準線（９３） とを有する感知増幅器。 １５　前記検出手段は前記第１及び第２の基準ノード（１１２，１２２）の電位 間の差異に応答する差動増幅器（１２２）を含み、前記第１の基準ノード（１１ ２）の公称電位は前記第２の基準ノード（１２２）の公称電位から固定の差異だ け偏位する請求の範囲１４項記載の感知増幅器。 １６、前記入力線（１１７）は読出専用メモリーのプリチャージ可能なノード（ ３３）に選択的に接続されるようになし、前記基準線は前記読出専用メモリーの 一部を模写する基準セル（９４）に接続されるようになした請求の範囲１５項記 載の感知増幅器。