JPS58218100A - 読出し専用メモリ及びそれに使用する回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は読み出し専用メモリ（ＲＯＭ）及びそれに使用
する回路に関し、特にアクセス時間を短縮した直列スタ
ック形読み出し専用メモリ及びそれに使用する回路に関
する。

読み出し専用、ｌ）（’−Ｅ　ＩＪ　Ｕ電子的に１青報
を３２憶するデバイスで為る。消去可能なメモリとは□
。

異なり、読み出し専用メモリはメモリ構造に１・。

よって規定された情報を含むように製造され、内部の情
報は変えることができない。斯かるメモリは、内部情報
を周期的なリフレッシュの必要性なく保持する利点を有
するものである。従って、電源が切れた場合にメモリに
含まれた情報は失われない。

他の形式の電子式メモリにおいては、チップ上の与えら
れた領域上に格納できる情報量を最大にするように読み
出し専用メモリを製造することが望ましい。斯くして、
与えられた領域あたりのメモリユニット数を増加させる
と共に、メモリ密度を増加させるように製造技術が開発
されてきた。

例えば、セルファライン形ゲート構造を採用したシリコ
ン１−ト技術では、アルミニウムゲート形の金属−酸化
物−半導体形トランジスタと比較して、チップ上の必要
空間を約２０〜３０％だけ減じている。この理由により
、シリコンデート技術を採用した読み出し専用メモリは
境在、広く採用されている。

米国電気重子学会、固体回路論文誌、１９７６年６月号
に、カワゴエヒロト氏とツシノブヒロ氏とにより発表さ
れた“シリコンゲートＥ／Ｄ　　ＭＯＳ　　ＬＳＩと互
換性を有する最小寸法のＲＯＭ構造パと題する論文にお
いては新しい読み出し専用メモリが開示されている。

（１，Ｅ、Ｅ、Ｅ、　　Ｊｏｕｒｎａｌ　　ｏｆ　５ｏ
ｌｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓｏｆ　Ｊｕｎｅ
　１９７６　、　Ｈｉ’ｒｏｔｏ　Ｋａｗａｇｏｅ　ａ
ｎｄ　Ｎｏｂｕｈｉｒ。

Ｔｓｕｊｉ　、　”　Ｍｉｎｉｍｕｍ　５ｉｚｅ　ＲＱ
Ｍ　５ｔｒｕｃｔｕｒｅ　Ｃｏｍｐａ　−ｔｉｂｌｅ　
Ｗｉｔｈ　Ｓｉｌ　１ｃｏｎ−Ｇａｔｅ　Ｅ／Ｄ　ＭＯ
Ｓ　ＬＳ　Ｉ　、　”　）この新しい構造においては、
カスケード接続されたレシオレス形回路構造が使用され
ている。メモリセルの内容はトランジスタの閾値モード
、すなわち、エンハンスメント形か、あるいはデプレシ
ョ、ン形かにより決定されるものであり、動作可能なト
ランジスタが存在するか否かによりメモリセルの内容が
区別され−るような従来の読み出し専用メモリと対比す
るものである。本発明者は、従来のシリコンアート形の
読み出し専用メモリと比べて、本発明の製造技術によれ
は読み出し専用メモリの大きさを４５％だけ減すること
ができることをａ青水するものである。

従来の読み出し専用メモリは複数のフリップフロップ回
路と、アドレスデコーダと、メモリユニットのマトリッ
クスアレイとから成ｔつ。フリップフロップは、メモリ
ユニットマトリックスにおけるアドレスを二進コードの
形式で保持するだめのものである。アドレスデコーダは
、読み出される特定メモリユニットの行と列とを選択す
るだめのものである。

従来形式のメモリの列は、それぞれ並列にＷＮ２された
複数のメモリユニットから成立つものである。各メモリ
ユニットの状態は、動作可能なトランジスタが存在する
か否かにより区別されている。Ｐチャネル形金属−酸化
物−半導体トランジスタを使用している場合には、低レ
ベル信号（負の電源電圧値に近い値）を、選択されたア
トＬ？ｌニス行、に与えて信号の読み出し７を行う。高
し−へ、圧信号（零電圧値に近い呟）は、非選択アドレ
ス行のすべてに対して与えておくものとする。

選択されたトランジスタが動作不可能であり、厚いゲー
ト酸化膜を有する場合には、低レベル信号をトランジス
タ制御端子へ印加し７てもトランジスタは導通せず、予
備充電された出力節点は放電しないであろう。いっぽう
、機能トランジスタが選択され、薄いゲート酸化膜を有
するものの場合には、アドレス信号をトランジスタ制御
端子へ印加するとトランジスタは導通し、これによって
予備充電された出力節点が放電する。斯くシ、て、出力
節点が放電するか否かは、アドレスされた位置に動作可
能なトランジスタが存在するか否かを指すことになる。

論文に開示されたカワゴエ／ツジ形の読み出し専用、メ
モリ構造では、メモリユニットにエンハンスメントキー
ド形のトランジスタと□ デプレションモー・：・ド、形のトランジスタとの両、
′・：： 者を使用している。・・このため、スルーホール′１１
１ が必要ではないだめ、設計と製造とが簡易ｆヒされてい
る。メモリの単一ピッ４トの大きさは事実上縮小され、
マトリックスにおけるアルミニウム層の必要性は除去さ
れている。

カワゴエ／ツジ形の読み出し専用メモリには、従来の並
列接続の代りにスタックを形成するドライバ素子として
直列接続されたエンハンスメントモード形のシリコンゲ
ート半導体トランジスタと、デプレションモ、、−Ｈ，
−ｙｐシリコンケート半導体トランジスタとから、成る
カスケード式ｌノシオレス回路が採用されている。デプ
レション王−ド形のトランジスタは、エンハンスメント
モード形のトランジスタの間で抵抗器として作用するも
のである。

トランジスタのモード、すなわち、同一トランジスタが
エンハンスモード形であるか、あるいはデプレションモ
ード形であるかは、特定のトランジスタ位置において規
定されるべき情報に従って選定されている。この構成ゆ
えに、チップの構造は可なり簡易化され、斯くシ、で、
ランダムアクセスメモリの大きさは大幅に縮小し、でい
る。

カワゴエ、ツシ両氏により提案された読み出し専用メモ
リ構造では、従来のシリコンゲート形読み出し専用メモ
リに比べて、かなり改良されているとは云え、かなりな
欠点を有する。合理的な寸法のメモリを得るためには、
各スタックは比較的長くなければならない。

多数の直列接続形ドライバ用トランジスタは、比較的高
インピータンスを崩する回路を形成している。この高イ
ンピーダンス回路が高い直の容量性負荷に直接、接続さ
れている、カワゴエ／ツジ形読み出し春用メモリのよう
な場合には、放電時間が比較的長くなる。論文における
実例においては、各スタックは４８個の直列接続された
シリコンゲート形半導体ドライバ用トランジスタから成
立つ。この回路は直接、は”ｆｌ、５ＰＦの負荷を駆動
するために接続され、はソ２マイクロ秒の遅延時間を得
ている。

この観点において、カワゴエ／ツジ形のメモリにおいて
は、スタックに２ける直列接続トランジスタの数とメモ
リ遅延時間との間に直接的ンテ関係があることが容易に
認められる。

スタックにおけるトランジスタの数が増加すると共に、
遅延時間も増加するわけである。

ル［＜シて、応答時間を犠牲にしなくても大きなメモリ
が得られるようにこの関係を改善することができるなら
ば、かなりな成果になるであろう。

直列接続形ドライバ用トランジスタと出ブノ節点との間
に置かれた分離用トランジスタの使用を通して、本発明
においてはこの関係力≦教書されている。分離用トラン
ジスタの制御節点は、直列接続されたドライノ〜に接続
されてい、る。出力回路は接地点と出力節点との間に接
続されている。出力節点は負荷を介して電源に接ＦｊＣ
されている、。、′ アドレシングの前（へ分離用トランジスタの制ｒ卸節点
は、分離用・：□″ｉｑ、ｉｑ、ランシスタせるだめに
予備充電される。スタ゛ツクにおけるトランジスタがす
べてアドレスされた時に導囲するならば、分離用トラン
ジスタの市１］御節点はドライバを介して接地され、こ
れによって予備充電に電力が消費され、分離用トランジ
スタは非導通状態になるが、出力節点は充電したままで
ある。さもなければ、分離用トランジスタは導通したま
まであって、出力節点が分離用トランジスタの出力回路
を介して接地電位に対して速やかに放電することになる
。

このシステムを使用し、だ場合に、出力節点を放電する
に要する時間は、分離用トランジスタの大きさの関数で
ある。短かい放電時間を得るだめには、分離用トランジ
スタは比較的太きくなけれ゛ばならない。しかしながら
、分離用トランジスタが大きくなれば大きくなる程、出
力回路・“のキャパシタンスは大きくなり、放電時間が
：＝　くなるので、分離用トラン、、、、つｆｄや１．
犬□玉ニオ。、６ｏよ、□ヶい。

最大速度が得られるように選択された分離用トランジス
タの大きさで、ひとつの分離用トランジスタを各スタッ
クに備えである場合には、最大回路密度を得ることがで
きるものよりも分離用トランジスタが大きすぎることは
明らかである。それゆえ、直列接続されたドライバ用ト
ランジスタの多重列に対して、ひとつの分離用トランジ
スタを使用することにより、ドライバ用トランジスタの
集中度をあげるようにして回路を設定しておいだ。

これは、分離用トランジスタと多重スタックとの間に選
択用トランジスタを置くことにより達成される。選択信
号に従って、これらのトランジスタが分離用トランジス
タに対して接続されるように、スタックのひとつを選択
するものである。この方法で、高速度と高密度とが同時
に達成されている。

それゆえ、本発明の第１の目的はかなりア本発明の他の
目的は、アクセス時間を減じた小形の読み出し専用メモ
リでちって、直列接続されたドライバ用トランジスタに
より形成された比較的高インピ′−ダンスの回路を、出
力の比較的高い値の容量性負荷から分離するように構成
したものを提供することにある。

本発明の他の目的は、アクセス時間を減じた小形の読み
出し灼用メモリであって、それぞれの直列接続された回
路におけるトランジスタの数が遅延時間を著しく増加さ
せることなく増加させることができるように構成したも
のを提供することにある。

本発明の他の目的は、アクセス時間を減じた小形の読み
出し専用メモリであって、ひとつの分離用トランジスタ
を使用して、出力から選択されたスタックを分離するよ
うに構成したものを提供することにある。

本発明の他の目的は、アクセス時間を減じた小形の読み
出し専用メモリであって、分離用トランジスタに関連し
た制御節点がスイッチ式接地技決を使用して充電される
ように構成したものを提供することにある。

本発明の他の目的は、アクセス時間を減じた小形の読み
出し専用メモリでおって、複数のスタックに対して単一
の分離用トランジスタのみを備えることによりメモリ密
度を増加させるように構成したものを提供することにあ
る。

本発明による読み出し専用メモリは、第１の電位源と、
制御節点と、通常は比較的高い電位に保持されている出
力節点と１、複数のドライバ用トランジスタとから成立
つものである。各ドライバ用トランジスタは制御端子と
出力回路とを備えている。ドライノル用トランジスタの
出力回路は、電位源と制御節点との間に直列に動作可能
な状態に接続され、比較的高インピーダンスの回路を形
成するように構成されている。出力部、、、点は比較的
高い値の容酸性負荷に接続されぞいる。ドライノル用ト
□９」 ランジスタを選択するた一：あの手段と、選択信号をト
ランジスタの制御端子に加えるための手段と、非選択信
号を選択されていないドライバ用トランジスタの制御端
子に加えるための手段とが備えである。制御節点を出力
節点から動作可能な状態で分離するだめの手段も備えで
ある。動作時には、分離用手段は出力節点を放電させな
いようにするのに有効である。選択信号と非選択信号と
を印加する前に１、第１の電位よりも高い電位に制御節
点を充電するための手段が備えである。分離するだめの
手段は、選択信号と非選択信号とを印加した時に、制御
節点がドライバ用トランジスタを介して、第１の電位点
に対して動作可１な状態に接続されている場合に限って
分離用トランジスタが動作するように備えたもので、制
御節点に接続された制御端子を備えている分離用トラン
ジス、夕から成立つ。分離用トランジスタを動作させた
場合には、出力節点を放電させるため（＜１、トランジ
スタの出力回路が接地点と出力語点との間に接続されて
いる。

制御節点充電手段は第１の電位を供給することができ、
適当な時点で制御節点に対して第２の電位を与えること
ができるスイッチ形の接地電位源から成立つものである
ことが望捷しい。ｆｌｔ制御節点を予備充電するだめの
選択信号と非選択信号とを印加する前に、第２の電位は
制御節点に印加され、分離用トランジスタを導通せしめ
る。選択信号と非選択信号とが印加されている期間に、
−電位源は第１の電位源、好ましくは接地ポテンシアル
にスイッチすることが望ましい。

電位源を第１の電位に保っている場合には、スイッチ形
の接地式電位源を介して第１の電位点に制御節点が放電
することを防ぐだめの手段を、接地式の電位源と・制御
節点との間に備けである。斯くして、直列接続されたド
ライバ用トランジスタのすべてが選択信号と非選択信号
とにより導通せしめられている場合には、ドライバ用ト
ランジスタを介して制御節点が第１の電位にまで放電す
るものであると共に、出力節点は分離用トランジスタの
非導通出力回路によって第１の電位から分離するもので
ある。さもなければ、制御節点はその電荷を保持し、分
離用トランジスタは導通状態を保持しているので、出力
節点は第１の電位に接続され続けて同一のトランジスタ
の電荷を放電することになる。

第１の電位源の代りに、制御節点とスイッチ形の接地穴
′電位源との間に、直列接続形のドライバ回路を接続す
ることにより、さらに改善を達成させることができる。

この期間には、スイッチ形の接地式電位源が第１の電位
に保持されているので、ドライバがアドレスされている
時と効果は同一である。し、かじながら、制御節点の充
電期間には、選択信号と非選択信号とを印加する前に、
スイッチ形の接地式電位源は制御節点を光電するだめ第
２の電位に保持されている。制御節点の充電期間にドラ
イバのすべてが導通している場合には、スイッチ形の接
地式電位源からの第２の電位も、直列接続されたドライ
バを介して制御節点に印加され、斯くして制御節点上の
電荷を強める傾向をもっている。

多数の直列接続されたドライバ用トランジスタにより形
成された、比較的高インピーダンスの回路は、分離用ト
ランジスタにより出力の高い値の容量性負荷から分離さ
れているので、遅延時間はかなり減少する。４８個のト
ランジスタの回路は長くテストしておいた。

ルｒくし７て、本発明によれば市販規模で、はソ２００
〜３００ナノ秒のアクセス時間を有する大容量の読み出
し専用メモリを製造できることが期待されている。

メモリ回路の密度を増加させるために、直列接続された
ドライバ用トランジスタのいくつかのスタックは、アド
レス信号に従ってアクセスするだめのスタックのひとつ
を選択するように設計された回路を介して、ひとつの−
ト 分離用トランジスタに接続されている。スタックのうち
のこれらのグツ１（、、、−リのそれぞれと、その；そ
めの選択回路とをここでは°゛ページ′とし、て言及し
ておく。さらに空間の経済性のため、２ページをそれぞ
れひとつの分離用トランジスタに関連させることができ
るものとする。ページ選択手段は、分離用トランジスタ
に対する接続用のページのひとつを選択するために使用
されている。斯くして、アドレス信号はページアドレス
信号と、スタック（列）アドレス信号と、ビット（行）
アドレス信号とから成立つ。アドレス信号を適切に印加
することにより、ひと°つの指定されたド′　ライバ用
トランジスタをアクセスすることができる。

この方法においては、出力節点を速く放電させるに袈す
る比較的大きな分離用トランジスタは、直列接続された
ドライバ用トランジスタの多重スタックに関連するもの
である。

これは、事実上達・度を犠牲にすることなく回路の大き
さを減ず：掛ものである。

上記の達成な６・転に後に説明するであろう・　　　１
■□ 他の斯かる目的に対して、本発明はアクセス時間を減じ
た小形の読み出し専用メモリに関するものであり、次の
明細書に詳細に記載されていて付属する特許請求の範囲
に記載され、付随する図面にも取上げられているような
ものであって、図中同一部品及び相当部品は同−奇岩で
示す。

次に、図面を参照して本発明の詳細な説明する。

第１図は、上記論文に開示されたカワゴエ／ツジ形メモ
リを系統的に表示したものである。メモリはタイミング
回路、すなわち全体的にＡで規定され、全体的にＢで規
定された列アドレス回路に接続されているクロックと、
全般にＣで規定された行アドレス回路とから成立ってい
る。全体的にＤで規定されたシリコンゲート半導体トラ
ンジスタのマトリックスアレイは行アドレス回路Ｂの出
力にそれぞれ接続された複数の列（ひとつのみが詳細に
図示しである）から成立つ。複数の行バスは、行アドレ
ス回路Ｃのそれぞれの出力に接続されている。個々のセ
ンス増幅器は全体的にＥで規定され、マトリックスＤの
各列に対して備えられ、この各列に接続されている。

マトリックスＤの各列は複数のＰチャネル形トランジス
タＴから成立ち、各トランジスタは制御端子と出力回路
とを備えている。トランジスタＴのそれぞれの出力回路
は、接地点と列アドレス回路Ｂの出力との間に直列に接
続されている。列アドレス回路Ｂを介してトランジスタ
Ｔの制御端子はクロックＡの高レベル出力に接続しであ
るので、第１のトランジスタＴ、すなわち最上位置のト
ランジスタＴはＴｃと規定されている。列における他の
トライバとして作用するトランジスタは、それぞれＴ、
　、　Ｔ２・・・・・・Ｔｎで規定されている。

トランジスタＴｃはドライバ用トランジスタＴ、、Ｔ２
・・・・・Ｔｎの負荷として作用する。ドラ　゛イハ用
トランジスタＴ＋　、　Ｔ２・・・・・・Ｔｎのそれぞ
れの制御端子は、それぞれ列アドレス回路Ｃに接続され
ている。このようにして、カスケード形のレシオレス回
路が形成されている。

トランジスタＴｃは工’　７　／＼ンスメントモート形
のトランジスタでｉる。ドライ・・用トランジスタＴ、
・・・・・Ｔｎ　　ｔエンノ１ンスメントモート形トラ
ンジスタか、′”１あるいはデプレションモート形トラ
ンジスタであり、これにより定義されるべき情報に依存
する。列アドレスレス回路により特定の列が選択されて
いる場合には、負荷トランジスタＴｃの出力回路は電圧
源Ｖに接続され、トランジスタＴｃを導通せしめるよう
に、クロックＡはトランジスタＴｃの制御端子へ高レベ
ル信号を供給する。

このようにして、出力節点１０は負電源■の値に近いレ
ベルにまで充電される。そこで、トランジスタＴｃが非
導通状態になり、出力節点１０が分離され、充電された
ま捷の状態にあるように、トランジスタＴｃの制御端子
からクロック信号を除去する。そこで、選択信号を選択
されたトライバ用トランジスタの制御端子に加え、非選
択信号を選択されていないトランジスタのそれぞれの制
御端子に加えるため、行アドレス回路Ｃを動作させる。

選択信号が（零ボルト近くの）比較的高レベルであって
、非゛哀択信号が（負の）、比較的低″１：：。

レベルのもので□あ□、１することか望ましい。

例えば、トランジスタＴ２　が選択され、トランジスタ
Ｔ２はデプレションモード形のトランジスタであるもの
と仮定する。高レベル（零）の選択信号がトランジスタ
Ｔ２に加えられている場合には、トランジスタＴ２は導
通している。選択されたトランジスタと直列接続された
選択されていないエンノ＼ンスメントモート形のトラン
ジスタとは、それぞれの制御端子に加えら九だ非選択信
号の低（負）レベルによりターンオンする。選択されて
いなかデプレションモート形トランジスタは導通状態で
ある。斯くして、トランジスタＴＩ＋Ｔ２　・・・・Ｔ
ｎの出力回路を介して、接地点近くの電位に予備充電さ
れた出力節点１０が放電するので、センス増幅器Ｅへの
出力レベルは高レベル（零ボルト近い値）である。

いっぽう、トランジスタＴ３が選択され、トランジスタ
Ｔ３がエン／＼ンスメントモード形のトランジスタであ
り、通常は非導通状態にあるものと仮定する。トランジ
スタＴ３の器側ｌ端子は選択信号を受信するが、他のす
べてのトランジスタの制御端子はそれぞれ非運４７＜　
４：　”ｊを受１．−１する３２選選択量をトランジス
タＴ、の制御端子へ印加することによって、トランジス
タＴ３を非選択状態に保持している。

斯くして、予備充電されたデータ節点１０に対して何ら
の放電路が形成されないので、センス増幅器Ｅの入力に
加えられた出力レベルは低（負）レベルである。

第２図は、本発明による改良形読み出し専用メモリ回路
の基本概念を図示したものである。比較のだめ、第２図
において相当する項目を規定するために、第１図に使用
されたものと同一の図に′印を付すものとする。メモリ
はタイミング回路、すなわちクロックＡ′と、列アドレ
ス回路Ｂ′　と、行アドレス回路Ｃ′と、　メモリトラ
ンジスタマトリックスアレイＤ′　と、センス増幅器Ｅ
′　とから成立ち、これらは第１図に関するものと同様
である。

再び、ひとつの列のみを詳細に図示しである。

この場合には、全般にＧで規定された充電制御回路には
、適当な時間順列で高レベル信号と低レベル信号とを発
生させるためのスイツチ形接地式技法を採用しである。

回路Ｇはダイオード１２を介して制御節点１０′に接続
され、アドレス信号を加える前に、予備充電のために高
レベル信号を節点１０′に加えている。列選択回路Ｂ′
は、選択された出力線路１４をセンス増幅器Ｅ′の入力
に接続するものである。線路１４は負荷１６を介して電
源ＶＣＣに接続され、斯くして放電されなければＶｃｃ
　　に近いレベルに保たれている。

本発明によれば、トランジスタＴｃは第１図に示された
ようなマトリクスＤの各列における第１のトランジスタ
であり、制御節点１０′を介してトランジスタＴ；、Ｔ
２’・・・Ｔｎ′の直列接続された出力回路に接続され
た制御端子と、接地点と列出力線路１４との間に接続さ
れた出力回路とを備′えたものである。ト１１ ランシスタＴ１はエンへ゛シスメントモート形のトラン
ジスタであり、それゆえ通常では非導通状態である。し
かしながら、線路１４が接地点に接続されるよう、充電
制御回路Ｇから節点１０′上へ高レベル出力を印加する
ことによって、トランジスタＴｉが導電状態になる。ト
ランジスタＴ、’、Ｔ２・・・・・・Ｔｎはデプレショ
ンモート形、あるいはエンハンスメントモード形のＮチ
ャネルトランジスタであり、これによって定義された情
報に依存性を有する。

行選択信号と列選択信号とが印加された場合には、充電
制御回路Ｇの出力は高レベルから低レベルに変化する。

しかしながら、ダイオ□−ド１２は制御接点１０′上の
電荷が制御回路Ｇを介して消費されるのを防いでいるた
め、制御節点１０′は充電されたままの状態にある。　
　　　・； 行選択信号はｉレベル（この場合には零ボルトに近い値
）の□、選択信号と、高レベル（こめ場合には正のイ置
□゛）（の非選択信号とを含むものである。選択信号は
、選択された行におけるトライバ用トランジスタの制御
端子に加えられているが、他のすべてのトランジスタの
制御端子には非選択信号゛が加えられている。

選択信号がデプレションモード形のトランジスタに印加
されている場合には、このトランジスタは導通状態に保
たれ、選択されていないエンハンスメントモード形のト
ライバ用トランジスタを導通状態にせしめ、選択されて
いないデプレションモート形のドライバ用トランジスタ
は導通状態に保たれている。従って、トランジスタＴｉ
の出力回路を介して出力線路１４が接地電位に放電する
ことがないように、トランジスタＴｉをターンオフしな
がら、制御節点１０′、すなわちトランジスタＴｉの制
御端子は接地点に接続されている。斯くして、センス増
幅器Ｅは高レベル出力を構出する。

いっぽう、エンハンスメントモート形のトランジスタが
選択されている場合には、このトランジスタは非導通状
態に保たれ、制御節点１０′が放電するのを防ぐと共に
、トライバ用トランジスタの直列接続された出力回路を
介して、トランジスタＴｉの制御端子が接地点に接続さ
れないように阻止されている。

この場合には、トランジスタＴｉＦｉ、導通状態に保た
れ、出力線路１４は接地電位に対して放電する。斯くし
て、センス増幅器Ｅは低レベル人力を検出する。

第２図に示すように、メモリ回路の各列、すなわちスタ
ックにはひとつの分離用トランジスタＴｉが備えである
。しかしながら、希望する速度を得るためには、分離用
トランジスタＴ１はトライバ用トランジスタよりも大き
くなければならない。それゆえ、多種のスタックまだは
多重の列のためにひとつの分離用トランジスタを使用す
ることにより、メモリ回路の密度をかなり増加させるこ
とは可能である。これを達成する方法は下に説明するが
、この方法は本発明の好ましい実施例である。

トランジスタＴｉが、直列接続されたトライバ用トラン
ジスタＴ、／・・・・・・Ｔｎ’を出力節点１０’から
分離する機能を有するものであることは評価されよう。

直列接続されたドライバ用トランジスタは多数ゆえに、
比較的高インピーダンスを有する回路を形成するため、
この事は重要である。出力線路１４は比較的高い値の容
量性負荷に接続されているため、出力回路を直接、直列
に接続されたトライバ用トランジスタに接続することは
、線路１４に対して比較的長い放電時間をもたらすこと
になる。本発明においては、トランジスタＴｉにより直
列に接続されたトランジスタから出力線路１４を分離、
またはバッファリングすることにより遅延時間をかなり
減するので、この問題が除去されている。さらに、Ｔｉ
が第２の機能を備えていると云う役目をはだし、選択さ
れたトライバ用、、上ランジスタが導通している場合に
は、出力−路１４は出力回路を介して放電するようにＴ
１が接続されていることは評価されよう。

さらに、トライバ用トランジスタ回路を出力負荷から分
離することにより、ドライバ用トランジスタ回路におけ
るトランジスタの数は、遅延時間の増加を犠牲にするこ
となく増加させることができよう。斯くして、メモリの
大きさはカワゴエ／ツシの回路におけるように制限され
ない。

第３図は、本発明を採用した簡易形の読み出し専用メモ
リのブロック図である。第３図に示しだ読み出し専用メ
モリは、わずか２ビツトのメモリを示すものである。し
かしながら、部品を単に重複させることにより大量のビ
ットを含むようにメモリを拡張できるが、これは通常の
公知技術の範囲内でも同様であるものと理解さ、５．、
れるべきである。

メモリセルの・・マトリクスＤ′は４個の別々のサブマ
トリックスクスＤ１′・・・・・・Ｄ４′　　から成立
１’、１．ｌｊｌ ち、それぞれのサブマトリックスは長方形の箱により表
わされている。垂直に整列したサブマトリックスＤの６
対は、１メモリヒツトの情報を含むものである。箱Ｄ′
はそれぞれ、４個のサブデビジョンＲ１・・・・・・Ｒ
４を含むものである。各サブデビジョンＲ３・・・・・
・Ｒ４は順に、下に詳細に記載するように４ページＰ１
・回・Ｐ。

を會むものである。

各ページＰは４個の並列に置かれた列、あるいはスタッ
クを含み、各列あるいはスタックは複数の直列接続され
たドライバ用トランジスタＴ、′・・・・・Ｔｎ’から
成立ち、これらのドライバ用トランジスタに含まれた情
報に依存して、これらはエンハンスメントモート形のト
ランジスタか、あるいはデプレションモート形のトラン
ジスタである。各ページＰも、列選択手段とページ選択
手段とを含む。列選択手段はひとつの列またはスタック
を選択し、ページ選択手段が動作している時には、選択
された列またはスタックを、ページ選択手段を介して制
御節点に接続するだめのものである。

各サブマトリックスＤ１′・・・・・・Ｄ４′の各サブ
テヒションの内部には、垂直に整列されたページＰの相
隣る２つの対が存在する。それぞれ垂直に整列されたペ
ージ対におけるスタックは動作可能な状態に、それぞれ
のページ選択手段と列選択手段とを介して、ひとつの制
御節点１０′に接続されている。制御節点１０′は順に
、ひとつの分離用トランジスタＴｉの制御端子に接続さ
れている。分離用トランジスタＴｉの出力回路は接地点
と、垂直に整列されたページ対に対して備えられた列出
力線路１４との間に接続されている。

周辺回路は複数のチップ人力Ｑ１・・・・・・Ｑｎを含
むものであり、各チップ入力はそれぞれ複数の入力バッ
ファ回路の異なったものに接続されていて、全体として
は、全般にＨとして指示しである。それぞれの入力バッ
ファ回路Ｈは２つの一出力（ひとつのみが図示しである
）を有し、その入力に基づいて個々に、相補対称の信号
を発生している。

入力バッファ回路Ｈの出力はそれぞれ、全般的にＩとし
て指示しであるペーシアトレス回路の入力に印加されて
いる。ページアドレス回路■は相補対称入力信号を受信
し、水平に整列されたサブマトリックスＤ′の各集合に
おける各サブデビジョンに対して、一対のページ選択信
号を発生させる。同様に、２個の人力バッファ回路Ｈが
列アドレス回路１６の入力に接続されている。列アドレ
ス回路１６からの２対の相補対称出力は、水平に整列さ
れたサブマトリックスＤ′の各集合のサブデビションＲ
の各ページＰに接続されていて、ページにおける４個の
列またはスタックのひとつを選択する役目をはだすもの
である。

行アドレス回路Ｃ′も７個の入力バッファ回路Ｈの出力
に接続されてい、る。これらの入力ハツファ回路Ｈから
の相補□、対称出力信号によれば、行アドレス回路Ｃは
・１、複数の出力線路を□−＾ 有し、水平に整列された１、、す、ブマトリクスＤ′の
各集合の谷すブデヒジョンＲのそれぞれＣ垂１１′！ｖ
′ｃ整列されたページＰにおける各トライバ用トランジ
スタに対して、行アドレス回路Ｃは選択された行に対す
る選択信号と、他のすべての行に対する非選択信号とを
発生させるものである。

スイッチ形接地式トライバ回路Ｇは２対の相補対称入力
を受信するための２個の入力Ｉ（ツファ回路Ｈの出力に
接続され、垂直に整列されたサブマトリックスＤ′の各
集合におけるすべての垂直に整列されたサブデビジョン
Ｒに対して、スイッチ形接地式出力を発生するものであ
る。第５図に示すように、スイッチ形接地の出力信号と
、すべての行列アドレス出力信号とはアドレシングの前
に高レベル状態に保たれているが、ペー、ジアドレス出
力信号はアドレシングの前に低レベル状態に保たれてい
る。

各サブデビジョンＲにおける垂直に整列さ１１シ せたページの６対は、負荷回路１８と出力線路デコーダ
回路２０との間に接続された列出力線路１４を備えてい
る。垂直に整列したサブデビジョンＲは同一の出力線路
１４を共用している。各列出力線路１４は、負荷１８を
介して正電位源Ｖｃｃに接続されている。斯くして、す
べての出力線路１４は通常の状態で、正電位点に置かれ
ている。

出力線路デコーダ回路２０は、各ビットに備えられてい
る。出力線路デコーダ回路２０は入力バッファ回路Ｈの
ひとつと、それぞれのビットに対して備えられた各セン
ス増幅回路Ｅ′における４個のセンス増幅器のひとつと
に対して、選択された列の出力線路１４を接続するだめ
の機能を有するものである。

各回路Ｅ′における各センス増幅器は、斯くして、垂直
に整列されたサブマトリックスＤ′のそれぞれにおける
集合の一部と関連するものである。回路Ｅ′のそれぞれ
における４個のセンス増幅器のすべては、そのビットに
対してひとつの出力バッファ２２に接続されている。

それぞれのサブデビジョンＲの特定の構造ｔ−１第４図
を診照することにより最良に評価でき、第４図は代表的
なサブデビジョンＲを描いたものである。第４図は、２
対の垂直に整列させたべ−ンｐ、・・・・・・Ｐ４　を
示すものである。

各ページＰは直列に接続されたドライバ用トランジスタ
ｒｒ　ｉ／・・・・・・Ｔｎ’の並行した列またはスタ
ックから成立つものである。ドライバ用トランジスタＴ
１′・・・・・・Ｔｎ’は、メモリに含まれるベキ情報
によって、エンハンスメントモード形か、あるいはデプ
レション形のいずれかである。図全体を通して、薄い基
体部分から成立つようにエンハンスメントモード形トラ
ンジスタが描かれていて、回路図上では厚い基体から成
立つようにデプレション形トランジスタが描かれている
。

各ページＰにおけるドライバ用トランジスタの４１ｒＩ
Ａの列あるいはスタックのそれぞれは、スイッチ形接地
式ドライバ回路Ｇと列選択手段との間に接続しである。

列選択手段はそれぞれ、４個の水平トランジスタ行から
成立ち、各行は列アドレス回路１６からの異なった出力
を受信している。列あるいはスタックに最も近い列選択
トランジスタの水平行はデプレションモート形のトラン
ジスタＣ１と、エンハンスメントモード形のトランジス
タＣ２と、デプレションモート形のトランジスタＣ３と
、エンハンスメントモード形のトランジスタＣ４とから
成立つ。トランジスタＣ１・・・・・・Ｃ２のそれぞれ
の出力回路は、一方で列あるいはスタックのひとつと、
他方でトランジスタＣ６〜Ｃ８との間に接続され、列選
択回路の次の行を形成している。トランジスタＣ６はエ
ン／＼ンスメントモート形トランジスタであり、トラン
ジスタＣ６はデプレションモート形トランジスタであり
、トランジスタＣ７はエンノ＼ンスメントモート形トラ
ンジスタであり、トラン。　、、、Ｆ、ＩＩ。

シスタＣ８はデフレンヨンモード形トランジスタである
。

列選択回路におけるトランジスタの次の水平行は、わず
か２個のトランジスタＣ９とＣＩＯとから成立つ。トラ
ンジスタＣ０はデプレションモード形トランジスタであ
り、ＣＩＯはエンハンスメントモート形トランジスタで
ある。

トランジスタＣ０の出力回路はトランジスタＣ５，Ｃ６
の出力回路に接続されている。同様に、トランジスタＣ
ＩＯの出力回路はトランジスタＣ７，Ｃ８の出力回路に
接続され“′ている。

列選択トランジスタの第４、ならびに最後の行は２つの
トランジスタＣＩＩ　＋　ＣＩ２から成立っている。ト
ランジスタＣ１の出力回路はトランジスタＣ０の出力回
路とエンハンス”メントモードページ選択トランジスタ
にの出力回路との間に接続されている。トランジスタＣ
１２の出力回路はトランジスタＣ１ｏの出力回路とペー
ジ選択トランジスタにの出力回路との間に接続さに′で
いる。

ページ選択、′刹’、、ランジスタにの出力回路は列選
択手段と制御節点１０′との間に接続され、順に分離用
トランジスタＴ１の制御端子に接続されていて、そのひ
とつは垂直に整列されたページＰの６対に対して備えら
れている。

制御節点１０′は線路２４とトランジスタ２６とを介し
て、スイッチ形接地式ドライバ回部Ｇの出力に動作可能
なように接続されている。線路２４を介して、スイッチ
形接地式トライバ回路Ｇの出力にも結合された制御端子
をトランジスタ２６が備えていて、このトランジスタは
第２図に示すダイオード１２と同様なグイオートとして
の機能を有する。

アドレシングの前に、スイッチ形接地式ドライバ回路Ｇ
の出力は、制御節点１０′がトランジスタ２６を介して
高レベルに充電されるように高レベルである。すべての
ページアドレス信号は低レベルにある。行アドレス信号
がすべて高レベルであれば、すべてのトライバ用トラン
ジスタは導通し、これによってＣ４を介して列選択トラ
ンジスタＣ１の出力回路を、それぞれのスタックを介し
てスイッチ形接地式トライバＧに接続している。列選択
信号がすべて高しヘルであれば、すべてのスタックはペ
ージ選択トランジスタＫに接続される。この点において
は、各スタックのトランジスタＴｎ’が高電位源に接続
されてぃない場合には、貫通ページ選択トランジスタに
は制御節点１０′上の電荷を消費する傾向にあろう。こ
の理由により、各スタックにおけるトランジスタＴｎ’
はスイッチ形接地式トライバＧの出力に接続され、この
期間には高電位に保たれる。

各スタックの端が接地点に接続されるように、スイッチ
形接地式ドライバ回路Ｇの出力は低レベル（接地）へと
変化する。しがしながら、制御節点１０′上の電荷はス
イッチ形＼ 接地式ドライバ回路Ｇを介して消費されることができな
いが、これは電荷の消費を阻止するためのダイオードと
して作用するトランジスタ２６のためである。回路Ｇの
出力をスイッチすると、ページ選択、列選択、ならびに
行選択の信号と、出力線路デコーダ信号とが発生して加
えられる。

選択過程は行とページとを選択する役目をはたし、選択
されたページに関連して制御節点１０′で選択されたペ
ージにおいて選択されたスタック、あるいは列を動作可
能に接続する役目をはたしている。例えば、第４図の下
の左側の隅に置かれた、ページＰ２の第３の列における
第３のドライバ用トランジスタが選択されるものと仮定
しよう。行選択信号は、行アドレス回路Ｃ′から第３の
出力線路に印加されている。他のすべての行アドレス出
力線路は非選択信号を受信している。水平に整列された
サブマトリックスＤ′のすべての下半分におけるすべて
のページに対して、ページ選択トランジスタＫに印加さ
れたページ選択信号は、相当するページ選択トランジ・
、・１′ スタには導通せしめるよ、；うに高レベルであろ□ う。他のすべての二−シ、〒択入力上の出力は、他のす
べてのページ連部トランジスタＫを非導通状態に保ち、
これによってこれらのページを相当する制御節点１０’
から切離している。

別々の４つの列選択信号を、選択されたページに関連す
る別々の４つの列選択線路に加えられている。ページの
第３の列、あるいはスタックを選択するため、列選択ト
ランジスタＣ８・・・・・・Ｃ２に加えられた列選択信
号は低しヘルにあシ、トランジスタＣ３とＣ８を導通状
態に保ち、トランジスタＣ２，Ｃ，を非導通状態に保っ
ている。列選択トランジスタＣ５・・・・・・Ｃ８の制
御端子に加えられた列選択信号は、トランジスタＣ，，
Ｃ７が導通状態にされ、トランジスタＣａ　＋　Ｃ，が
非導通状態にされるように高レベルである。トランジス
タＣ０，Ｃ１ｏ　　の制御端子に加えられた列選択信号
は高レベル状態にあり、これによりトランジスタＣ０を
：１゜ 非導通状態にする１、と共に、トランジスタＣＩＯ１１
１ を導通状態にして、いる。トランジスタＣ１１と１ ＣＩ２　の制御端子に力ｐえられた列選択信号は、トラ
ンジスタＣ１＋がターンオフされ、トランジスタＣＩ２
がターンオンされるように低レベル状態にある。斯くし
て、列選択トランジスタｃ３＋　Ｃ１＋　Ｃ１０＋　Ｃ
Ｉ２　　は列選択信号によりすべて導通し、これにより
導電状態のページ選択トランジスタＫを介して第３の列
あるいはスタックを制御節点１０′に接続している。

トライバ用トランジスタＴ、の制御端子に加え・られた
選択行アドレス信号は低レベル信号であり、非選択信号
は高レベル信号である。

斯くシて、選択信号がデプレションモード形トランジス
タに加えられている場合には、選択されていないエンハ
ンスメントモード形のトランジスタは導通状態にあり（
選択されていないデプレションモード形のトランジスタ
１は導通状態にあって）、制御節点１０′は動作可能な
状態でスイッチ形接地式ドライバ回路Ｇの出力に接続さ
れていて、制御節点１０′は選択されたページ選択トラ
ンジスタにと、選択された列選択トランジスタＣ３＋　
Ｃ？　ｚ　Ｃ１０＋ＣＩ２　　と、選択された列あるい
はスタックにおける直列接続されたトランジスタとビ介
して接地されている。このようにして、制御節点１０′
上の電荷はスイッチ形接地式トライバ回路Ｇを介して消
費され、分離用トランジスタＴｉを非導通状態にさせて
いる。分離用トランジスタＴｉが非導通状態になると、
その分離用トランジスタに関連した列出力線路１４は線
路２４から分離されるようになり、斯くして接地体から
も分離され、その後で、負荷１８を介してＶｃｅ近くの
正の電位に急速に充電される。

いっぽう、もし選択されたドライバ用トランジス９　Ｔ
３がエンハンスメントモード形トランジスタであり、こ
のトランジスタに対する低レベル選択信号の印加は、こ
のトランジスタを導通させる。それゆえ、制御節点１０
′はスイッチ形接地式トライバ回路Ｇの接地された出力
か−も分離され続けていて、制御節点１０′はその電荷
を保持し続け、分離用トランジスタＴｉは導通し続ける
と共に、線路１４が負荷１８を介して正のＶＣＣレヘル
近くまで充電されるのを防ぎ、線路２４を介して列出力
線路１４を接地体に接続する機能を有する。

列出力線路１４のそれぞれは出力線路デコーダ回路２０
を介してセンス増幅回路Ｅ′におけるセンス増幅器のひ
とつに接続されている。出力線路デコーダ回路２０は動
作可能なように、入力バッファ回路Ｈのひとつの出力に
接続され、センス増幅回路Ｅ′における相当するセンス
増幅器に対する接続に対して、対象とする列出力線路１
４のみに出力線路デコーダ回路２０を選択せしめるもの
である。

この場合には、対象とする列出力線路１４は、第４図の
左側に示しである線路である。斯くして、列出力線路１
４は列デコーダ回路２０１１ を介して、センス増幅−路Ｅ′の左側に示すセンス増幅
器へ接続さ、利でいる。ページ、列、行なでの選択を行
った後、センス増幅器は対象とする列出力線路１４が高
レベル信号か、あるいは低レベル信号かをセンスするも
のである。センス増幅器は出力線路１４上でセンスされ
たレベルの状態の関数である信号を発生させるものであ
り、これを出力バッファ回路２２へ加えるものである。

ハイステーブル回路により回路２２は出力をラッチし、
アドレスされたビットの出力を表わす高レベル信号が、
あるいは低レベル信号かのいずれかを発生させる。出力
バッファは各ビットに対応して出力信号をラッチする役
目をはたすものであり、順次、複数ビットから成るデー
タ語を読み出すためにメモリにおける各ビットをアドレ
スすることができる。

第５図は列アドレスと、行アドレスと、ページアドレス
と゛辷スイッチ形接地の信号との間の時間的な関係をグ
ラフにより図示したも□ｌ。

のである。各グ１ラフは振幅を時間に対してプロットし
たもの≠ある。

アドレシング詩：、前には、列アドレス信号と行アドレ
ス信号とはすべて正である。斯くして、すべてのドライ
バ用トランジスタと列選択トランジスタとは導通してい
る。スイッチ形接地の信号も、同様にアドレシングの前
で、制御節点が充電される期間には正である。しかしな
がら、ページアドレス信号はこの期間に低レベルである
。

スタックを介して制御節点から電荷が消費されるのを防
ぐだめの予備充電期間には、ページアドレス信号は低レ
ベル状態に保たれ、スタックが導通している。しかしな
がら、アドレシングの前にページ選択トランジスタの貫
通が生じても、予備充電期間に高レベルであるスイッチ
形接地の信号が各スタックのはるか遠くの端に接続され
ているだめに、スタックを介しての電荷の消費は阻止さ
れる。

アドレスが起ると、選択された列に依存して、列アドレ
ス信号は高レベルに保たれていて低レベルになる。行ア
ドレス信号は低レベル（選択状態）になるか、あるいは
高レベル（非選択状態）に保たれている。ページ選択信
号は低レベルに保たれているか、あるいけ高レベル状態
に変化する。

スイッチ形接地の信号は制御節点を予備充電するだめの
高レベル状態と、アドレシングならびに情報読み出しの
期間における低レベル状態との間で変化している。低レ
ベル状態の期間には、制御節点の充電は止まるがスイッ
チ形接地式ドライバを介しての放電は阻止され、各スタ
ックの向う側の端を介しての放電は可能である。　　　
″ 本発明によれば高密度と、高速アクセス時間と、大容量
とを有する読み出し専用メモリの製造ができる点は評価
されよう。遅延時間を著しく長くしないようにして長い
スタックを使用するように、高インピーダンスのスタッ
クを高容量性負荷から分離することにより大容量を得て
いる。出力線路の電位レベルに急激な変化をさせること
ができる比較的大きな分離用トランジスタを使用するこ
とにより、高速度が達成されている。多重スタック用の
ひとつの分離用トランジスタを使用した結果、高密度が
得られている。斯くして、本発明はこれらの３つの非常
に重要な観点に立って、　　　に使用従来の公知技術に
比べて著しい改良を表わす　　チ形接ものである。

説明の目的で、わずかにひとつの実施例の　　　Ｃ９，
。

みをここでは開示したが、これに対して種々　　　１ｏ
１０８．。

の変形を作ることができることは明らかであ　　　１４
９１．。

る。特許請求の範囲により規定された本発明　　■ｃｃ
−１、。

の範ちゅうで、これらの変形のすべてを含む　　Ｔ□′
０１９．。

ことが望捷れる。　　　　　　　　　　　　　　　　Ｃ
′・・・・４、図面の簡単な説明　　　　　　　　　　
　　　　　Ｔ１１１．。

第１図は」二記に言及された文献に記載され　　１２、
・、。

でいる、カワゴエ／ツシ形の読み出し専用メ　　　Ｃ□
１．、。

モリの系統図であり、　　　　　ＨＰ、−。

−′ 第２図は、本発明による読み串し専用メモ　　　■く・
・・。

゛、。

り回路の基本概念を示すブロク、り図であり、　　　　
■・・・・１、、゛ 第３図は、本発明を採用しだ声み出し専用　　　Ｃ０・
・・。

メモリのフロック図であり、 第４図は、第３図に示したメモリアレイのひとつの一部
分の系統図であり、 第５図は、第３図と第４図とに示すメモリされているア
ドレス、ならびにスイッ 也信号のタイミング図である。

〔主要部分の符号の説明〕

・・・・・電位源 ・・・・・制御節点 ・・・・・出力節点 ・・・・・高電位 ・ＴＮ′・・・・・・トライバ用トランジスタ・・・・
・選択手段 ・・・・・分離手段 ・・・・接続手段 ・Ｃ１２・・・・・・・・・接続手段 ・・・・ページ　　　　□ ・・・・接続手段 ・・・・ページ選択信夛発生手段 ・Ｃ１２・・・・・・・・スタジク選択手段、゛こ。

′　　□。

Claims (1)

1. 【特許請求の範囲】 （１）第１の電位源と、制御節点と、比較的高電位に通
   常は保たれている出力節点と、各々が制御端子と出力回
   路とを有し前記出力回路が前記電位源と前記制御節点と
   の間に動作可能な状態で直列に接続されている複数のド
   ライバ用トランジスタと、ドライバ用トランジスタを選
   択し前記トランジスタの＃ＩＪ　＃端子に選択信号を加
   え選択されなかった前記ドライバトランジスタの制御端
   子の各々に非選択信号を加えるための選択子□段とから
   成る読み出し専用メモリに使用するのに適した回路であ
   って、 前記制御節点を前記出力節点から分離すると共に動作時
   には前記出力節点が前記高電位から放電するのを防止す
   るのに有効な分離手段と、前記選択信号ならびに非選択
   信号の印加に先がけて前記第１の電位よりも高い電位に
   前記制御節点を充電するだめの手段とを具備し、 前記分離手段が基準電位点と前記出力節点との間に動作
   可能に接続された出力回路と前記制御節点に動作可能に
   接続された制御端子とを有する分離用トランジスタから
   成り、前記選択信号と非選択信号とを加えた時に前記制
   御節点が前記直列に接続されたドライバを介して前記電
   位源に動作可能な状態に接続されるならば、前記トラン
   ジスタが作用することを特徴とする読み出し均相メモリ
   に使用するのに適した回路。 （２、特許請求の範囲第１項記載の回路であって、 前記充電手段がスイッチ形接地の電位源から成立つこと
   を特徴とする読み出し専用メモリに使用するのに適した
   回路。 （３）特許請求の範囲第２項記載の回路であって、 前記スイッチ形接地の電位源が前記第１の電位における
   信号と前記第１の電位よりも高い前記電位における信号
   とを時順次に発生することを特徴とする読み出し専用メ
   モリに使用するのに適した回路。 （４）特許請求の範囲第２項記載の回路であって、 前記スイッチ形接地の電位源が前酷第１の電位の前記電
   位源から成立つことを特徴とする読み出し専用メモリに
   使用するのに適した回路。 （５）特許請求の範囲第２項記載の回路であって、 前記スイッチ形接地の一電位源を前記制御：１ 節点に動作可能な状態に接続するだめの接ｉ手′段を有
   し、　　　　□・（１□″１″１．・。 前記接続手段が前記スイッチ形接地の電位源を介し７て
   前記制御節点の放電を防ぐだめの放電防止手段から成立
   つことを特徴とする読み出し専用メモリに使用するのに
   適した回路。 （６）特許請求の範囲第５項記載の回路であって、 前記スイッチ形接地の電位源を介して前記制御節点の放
   電を防ぐだめの放電防止手段は前記電位源が前記第１の
   電位に保たれた信号を発生する場合に前記制御節点を前
   記スイッチ形接地式電位源から動作可能な状態で分離す
   るための分離手段から成立つことを特徴とする読み出し
   専用メモリに使用するのに適した回路。 （７）特許請求の範囲第６項記載の回路であって、 前記制御節点を前記スイッチ形接地の電位源から分離す
   蒼ための分離手段がダイオードから成立つＭｌ、、Ｘ、
   とを特徴とする読み出し専用メモリに使用するのに適し
   た回路。 （８）特許請求の範囲第１項記載の回路であって、 群を形成するだめの前記複数のドライバ用トランジスタ
   と並列に接続されている複数の直列接続されたドライバ
   用トランジスタ回路と、 前記ドライバ用トランジスタ回路のうちの選択されたも
   のを前記制御節点に接続するだめに前記制御節点と前記
   群との間に動作可能に挿入して置かれた接続手段と を具備したことを特徴とする読み出し専用メモリに使用
   するのに適した回路。 （９）特許請求の範囲第８項記載の回路であって、 前記接続手段が前記群において前記制御節点とそれぞれ
   のドライバ用トランジスタ回路との間に動作可能に接続
   され、且つ、列選択信号に従って前記ドライバ用トラン
   ジスタ回路のうちの選択されたものを前記副側１節点に
   接続するのに有効な トランジスタ７トリツクス から成ヴつことを特徴とする読み出し専用メモリに使用
   するのに適した回路。 αＱ　特許請求の範囲第９項記載の回路であって） 前記列選択信号を発生して前記信号を前記接続手段に加
   えるだめの手段 を具備したことを特徴とする読み出し専用メモリに使用
   するのに適した回路。 （］１）特許請求の範囲第８項記載の回路であって、 並列ドライバ用トランジスタ回路から成る第２の群と、 前記第２の群の前記ドライバ用トランジスタ回路のうち
   の選択されたものを前記制御節点に接続するだめの第２
   の手段と、前記群の各々とそれぞれ関連してページを形
   成するだめの手段と、 前記ページのうちの選択されたものを前記制御節点に接
   続するために前記ページと前記制御節点との間に動作可
   能な状態に挿入された接続手段と を具備したことを特徴とする読み出し専用メモリに使用
   するのに適した回路。 （２）特許請求の範囲第１１項記載の回路であって、 前記ページ接続手段がページ選択信号に従って、前記ペ
   ージのひとつを前記・・制御節点に対して接続するよう
   に動作可能な状態に接続された第１および第２のページ
   選択トランジスタから成立つことを特徴とする読み出し
   専用メモリに使用するのに適した回路。 ０３）特許請求の範囲第１２項記載の回路であって、 前記ページ選択信号を゛□発生させるだめの手段を　　
   　　　　　　。 具備したことを特徴ｍ’１ｌｌｊする読み出し７専用・
   Ｌ メモリに使用するのに□・適した回路。 α４）特許請求の範囲第１項記載の回路であって、 群を形成するために前記複数のドライバ用トランジスタ
   と並列に接続した複数の直列接続されたドライバ用トラ
   ンジスタ回路を 具備し、 前記群のなかで各ドライバ用トランジスタ回路における
   各ドライバ用トランジスタの制御端子が行を形成するだ
   めの前記群における他の各ドライバ用トランジスタ回路
   の相当するドライバ用トランジスタの制御端子に動作可
   能な状態に接続されることを特徴とする読み出し専用メ
   モリに使用するのに適した回路。 （至）特許請求の範囲第１４−項記載の回路であって、 前記動作可能り、二態に接続された制御端子の各行が前
   記　　信号印加手段の異なつ′：：・・：、。 た出力に接′続さ□′れ′休ことを特徴とする読み出し
   専、用メモリに使用するのに適した回路。 （至）特許請求の範面第１５項記載の回路であって、 前記選択信号印加手段の出力が前記選択信号と前記非選
   択信号とを発生する前にすべて高レベル状態にある ことを特徴とする読み出し専用メモリに使用するのに適
   した回路。 ０７）特許請求の範囲第１６項記載の回路において、 前記選択信号が低レベルであって前記非選択信号が高１
   ノベルである ことを特徴とする読み出し専用メモリに使用するのに適
   した回路。 ０８）特許請求の範囲第１項記載の回路において、 前記選択信号が低レベルであって前記非選択信号が高レ
   ベルである ことを特徴とする読み出し専用メモリに使用するのに適
   した回路。 （１９）　　特許請求の範囲第１２項記載の回路であっ
   て、 １）１ｊ記ペ一ジ選択信号が前記選択信号と前記非選択
   信号とを印加する前にすべて低レベル状態にある ことを特徴とする読み出し専用メモリに使用するのに適
   した回路。 （ホ）特許請求の範囲第９項記載の回路であって、 前記列選択信号が前記選択信号と前記非選択信号とを印
   加する前にすべて高レベル状態にある ことを特徴とする読み出し専用メモリに使用するのに適
   した回路。 （２１）　％許請求の範囲第１項記載の回路であって、 通常の状態では前記出力節点を前記比較的高電位の状態
   に保持しておくための保持手段を備え、 前記手段が比較的高電位の電位源と、 前記高電位の電位源と前記出力節点との間に動作可能な
   状態で挿入された負荷とを・具備 したことを特徴とする読み出し専用メ モリに使用するのに適した回路。 （２２）制御節点と、複数の並列なスタックで、前記ス
   タックの各々がそれぞれ１個の制御端子及び直列に接続
   された出力端子を有するトランジスタからなる複数のド
   ライバ用トランジスタから成り前記スタックのそれぞれ
   において相当するドライバ用トランジスタの制御端子が
   それぞれ行を形成するように整列されている前記複数の
   並列なスタックと行選択手段とから成る読み出し専用メ
   モリであって、第１の期間に比較的高電位を発生すると
   共に第２・・′１の期間木比較的低電位を発生するだめ
   のスイッチ形接地の電位源と、　　　　　　　ｌ’、ｆ
   、１ 前記第１′）期間には悼：・ビ高電位に充電されるよう
   に前記電位源に　作可能な状態で接続された前記制御節
   点と、 通常の状態では比較的高電位の状態に保持された出力部
   点と１ スタック選択手段で前記スタックの一端がそれぞれ前記
   電位源に接続されると共に前記スタックの他端がそれぞ
   れ前記スタック選択子゛段を介して前記制御節点に動作
   可能な状態に接続されている前記スタック選択手段と、 前記第２の期間に行を選択すると共に行選択信号を前記
   選択された行に加え行非選択信号をすべての非選択行に
   加えるだめの前記行選択手段と、 前記第２の期間にスタックを選択すると共に選択された
   スタックの前記一端を前記制御節点に接続するため前記
   スタック選択手段にスタック選択信号を印加するだめの
   ゝＮｆ＝Ｉ９　′！″・　１１１１１１゜前−記制御節
   点に接続された制御端子なら、、６６力□□品・・・・
   、・、１ゎカイやよ。０．。 された出力回路とを有す分離用トランジスタで、 前記第１の期間には前記制御節点上の電荷にｆり導通ず
   ると共に、前記第２の期間には前記選択されたスタック
   が若しも前記選択信号と前記非選択信号とによシ導通さ
   せられる場合には前記出力節点の放電を阻市するように
   非導通状態にされる前記分離用トランジスタと、 前記第２の期間中前記出力節点のレベルを検出するだめ
   の手段とから成ることを特徴とする読み出し専用メモリ
   。 （２、特許請求の範囲第２２項記載のメモリであって、 第２のスタック選択手段と、 並列接続されていて、一端が前記電位源に接続されると
   共に他端が前記第２のスタック選択手段を介し、て前記
   制御節点に接続された＠２の複数のスタックと を具備し、たことを特徴とする読み出し専用メモリ。 （２、特許請求の範囲第２３項記載のメモリであって、 前記制御節点と前記スタック選択手段との間に挿入され
   、前記スタック選択手段の１つを選択すると共に、スタ
   ック選択手段の選択信号に従って、前記選択手段を前記
   制御節点に動作可能に接続するだめの手段を具備したこ
   とを特徴とする読み出し専用メモリ。 （２、特許請求の範囲第２２項記載のメモリであって、 前記電位源を前記制御節点に接続するだめの接続手段を
   具備し、 前記接続手段がダイオードとして機能するトランジスタ
   から成立つ ことを特徴とする読み出し、専用メモリ。 （２、特許請求の範囲第２４項記載のメモリであって、 前記スタック選択手段と、前記行選択信号と、前記行非
   選択信号とはすべて、前記第１の期間に高レベル状態に
   ある ことを特徴とする読み出し専用メモリ。 （２、特許請求の範囲第２４項記載のメモリであって、 前記スタック選択手段選択信号が前記第１の期間に低レ
   ベル状態にある ことを特徴とする読み出し専用メモリ。 （２、特許請求の範囲第２２項記載のメモリであって、 前記第２の期間に前記非選択信号が低レベル状態にあっ
   て、前記行非選択信号が高レベル状態にある読み出し専
   用メモリ。 （２、特許請求の範囲第２３項記載のメモリであって、 前記複数の並列スタックと関連スタック選択手段とのそ
   れぞれがページと、更に前記制御節点と前記ページとの
   間に挿入されページを選択すると共１・にページを前記
   制御□ 節点に接Ｈ，する手段アから成ることを特徴とする読み
   出し春用メモリ。 （３０）特許請求の範囲第２９項記載のメモリであって
   、 前記ページ選択手段はページ選択信号に応答可能であっ
   て、東に ページ選択信号を発生するための手段から成ることを特
   徴とする読み出し専用メモリ。 （３１）特許請求の範囲第３０項記載のメモリであって
   、 前ｉｆａページ選択信号が前記第１の期間には低レベル
   状態にある ことを特徴とする読み出し専用メモリ。