JP2908332B2 - 半導体メモリ回路 - Google Patents

半導体メモリ回路

Info

Publication number
JP2908332B2
JP2908332B2 JP20064296A JP20064296A JP2908332B2 JP 2908332 B2 JP2908332 B2 JP 2908332B2 JP 20064296 A JP20064296 A JP 20064296A JP 20064296 A JP20064296 A JP 20064296A JP 2908332 B2 JP2908332 B2 JP 2908332B2
Authority
JP
Japan
Prior art keywords
memory cell
level
line
circuit
common connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20064296A
Other languages
English (en)
Other versions
JPH1050080A (ja
Inventor
正則 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Original Assignee
NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NIPPON DENKI AISHII MAIKON SHISUTEMU KK filed Critical NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Priority to JP20064296A priority Critical patent/JP2908332B2/ja
Priority to US08/901,811 priority patent/US5801992A/en
Priority to EP97113033A priority patent/EP0822558A3/en
Priority to KR1019970036092A priority patent/KR100252736B1/ko
Publication of JPH1050080A publication Critical patent/JPH1050080A/ja
Application granted granted Critical
Publication of JP2908332B2 publication Critical patent/JP2908332B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ回路に
関し、特に選択状態のときにオン状態，オフ状態のうち
の一方となるトランジスタでメモリセルを形成する構成
の半導体メモリ回路に関する。
【０００２】
【従来の技術】選択状態のときにオン状態，オフ状態の
うちの一方となるトランジスタでメモリセルを形成する
構成の半導体メモリ回路としては、その代表的なものと
して、このようなメモリセルを複数個直列接続してメモ
リセル列を構成する縦積み型の半導体メモリ回路があ
る。
【０００３】この縦積み型の半導体メモリ回路の一般的
な回路例を図６に示す。
【０００４】この半導体メモリ回路は、対応するワード
線（Ｗ０〜Ｗ７）が選択レベルのとき選択されてオン状
態，オフ状態のうちの一方の状態となる８個ずつのメモ
リセルＭＣを直列接続し一端を共に接地電位点と接続す
る４組のメモリセル列ＭＣＣと、これら４組のメモリセ
ル列ＭＣＣのうちの１組をブロック選択信号ＢＳ０〜Ｂ
Ｓ３により選択してこの選択されたメモリセル列の他端
を対応するディジット線（ＤＬ０〜ＤＬ３）に接続する
ブロック選択回路ＢＳＣとをそれぞれ含むメモリセル部
１０ｘ〜１３ｘと、これらメモリセル部１０ｘ〜１３ｘ
それぞれと対応するディジット線ＤＬ０〜ＤＬ３のうち
の１本をＹアドレス信号Ｙ０〜Ｙ３に従って選択するＹ
セレクタ２０と、このＹセレクタ２０で選択されたディ
ジット線と対応するメモリセル部の、ブロック選択回路
ＢＳＣ及びワード線Ｗ０〜Ｗ７で選択されたメモリセル
ＭＣの状態を判別してその状態の信号レベルを増幅し選
択されたメモリセルＭＣの記憶データを読出すセンス増
幅器３０ｘと、次のデータ読出しのためにディジット線
ＤＬ０〜ＤＬ３を接地電位レベルにする放電回路４０〜
４３とを有する構成となっている。
【０００５】この図６において、メモリセル列ＭＣＣを
形成するメモリセルＭＣ及びブロック選択回路を形成す
るトランジスタは丸印に表示され、丸印の中に縦線が入
っているものがディプレッション型のトランジスタ、入
っていないものがエンハンスメント型のトランジスタを
表わし、選択されたメモリセルＭＣがエンハンスメント
型であればオフ状態（以下、オフセルという）、ディプ
レッション型であればオン状態（以下、オンセルとい
う）となる。
【０００６】次にこの半導体メモリ回路の動作につい
て、図７に示されたタイミング図を併せて参照し説明す
る。
【０００７】Ｙアドレス信号Ｙ０〜Ｙ３、ブロック選択
信号ＢＳ０〜ＢＳ３、及びワード線Ｗ０〜Ｗ７それぞれ
のうちの１つを選択レベルとすることにより、１つのメ
モリセルＭＣが選択される。ここで、Ｙアドレス信号Ｙ
０〜Ｙ３及びブロック選択信号ＢＳ０〜ＢＳ３は高レベ
ルが選択レベル、ワード線Ｗ０〜Ｗ７は低レベルが選択
レベルである。
【０００８】選択されたメモリセルＭＣがオフセルであ
れば、センス増幅器３０ｘから選択されたメモリセルＭ
Ｃを経由して接地電位点に至る電流経路が無くなり、ま
た、オンセルであれば、選択されたメモリセルＭＣ経由
の電流経路が形成されてセンス増幅器３０ｘから接地電
位点に電流が流れる。センス増幅器３０ｘは、この電流
が流れるか流れないかによって変化するセンス増幅器３
０ｘの入力端の電位差によって、出力信号の低レベル，
高レベルを決定し、選択されたメモリセルＭＣの記憶デ
ータの読出しを行う。
【０００９】放電回路４０〜４３は、選択されて所定の
レベルとなったディジット線の電位を、センス増幅器３
０ｘによるデータ読出し後に、接地電位とし、次の読出
し動作にそなえる。
【００１０】
【発明が解決しようとする課題】この従来の半導体メモ
リ回路では、Ｙセレクタで選択されたディジット線と対
応する選択されたメモリセルＭＣがオンセルかオフセル
かにより定まる増幅器３０ｘからの電流によって、ディ
ジット線の容量等を充電し、かつセンス増幅器３０ｘの
信号入力端の電位差で選択されたメモリセルＭＣの記憶
データを読出す構成となっているので、選択されたディ
ジット線の電位が安定するまでに時間がかかり（図７の
ｔｘ）、このディジット線の電位が安定するまではセン
ス増幅器３０ｘによる選択されたメモリセルがオンセル
かオフセルかを判別することができず、その分、データ
の読出し時間が長くなる、という問題点がある。また、
この読出し時間を短かくするようにセンス増幅器やＹセ
レクタのディジット線への電流供給能力を高くすると、
選択されたディジット線を過充電してしまい、充電速度
は速くなるものの、結局ディジット線の電位が安定する
までに時間がかかってしまう。
【００１１】また、予めディジット線をデータ読出し時
の電位付近まで充電しておき、データ読出しを高速化す
る手法もあるが、この場合Ｙセレクタが選択されてから
ディジット線を充電するのでは高速化できないので、Ｙ
セレクタで選択される前にディジット線の充電をする必
要があり、全てのディジット線を充電することになり、
消費電流が大きくなるという問題点がある。
【００１２】本発明の目的は、消費電流を増大させるこ
となく読出し速度を速くすることができる半導体メモリ
回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体メモリ回
路は、対応するワード線が選択レベルのとき選択されて
オン状態，オフ状態のうちの一方の状態となるメモリセ
ルと、このメモリセルの一端に所定の電位を供給する電
源供給回路と、センス入力信号線に伝達された前記選択
されたメモリセルからの信号のレベルを判別，増幅する
センス増幅器と、一端に前記電位を受けて前記選択され
たメモリセルのオン状態，オフ状態に応じて前記メモリ
セルの他端に現われた信号のレベルを前記センス入力信
号線に伝達するセンス入力制御回路とを有し、センス入
力制御回路が、メモリセルの他端を所定のタイミングで
接地電位とする第１のトランジスタと、前記メモリセル
の他端の信号レベルが所定のレベルを越えるとこの所定
のレベルをセンス入力信号線に伝達する第２のトランジ
スタとを含む回路であることを特徴とする。
【００１４】また、第２のトランジスタのソースを接地
電位点に接続しゲートをメモリセルの他端に接続しドレ
インをセンス入力信号線に接続して、前記メモリセルの
他端の信号レベルが前記第２のトランジスタのしきい値
電圧のレベルを越えると前記センス入力信号をこの第２
のトランジスタのしきい値電圧レベルに保持するように
して構成される。
【００１５】また、対応するワード線が選択レベルのと
き選択されてオン状態，オフ状態のうちの一方の状態と
なるメモリセルを複数個直列接続したメモリセル列と、
このメモリセル列の一端に所定の電位を供給する電源供
給回路と、センス入力信号線に伝達された前記選択され
たメモリセルからの信号のレベルを判別，増幅するセン
ス増幅器と、一端に前記電位を受けて前記選択されたメ
モリセルのオン状態，オフ状態に応じて前記メモリセル
列の他端に現われた信号のレベルを前記センス入力信号
線に伝達するセンス入力制御回路とを有し、センス入力
信号線をメモリセル列の他端からの信号のレベルの伝達
前に所定のレベルにプリチャージするセンス入力信号線
プリチャージ回路を設けて構成される。
【００１６】また、ディジット線と、他端を共に接続し
て共通接続端とする複数のメモリセル列と、これらメモ
リセル列のうちの１列を選択してその一端を前記ディジ
ット線に接続するブロック選択回路とをそれぞれ含む複
数のメモリセル部を設け、これら複数のメモリセル部の
ディジット線のうちの１本を選択するＹセレクタを設
け、電源供給回路を、前記Ｙセレクタにより選択された
ディジット線に電源電位レベルを供給する回路とし、前
記複数のメモリセル部のメモリセル列の共通接続端を互
いに接続し、センス入力制御回路を、互いに接続した前
記メモリセル列の共通接続端の信号のレベルをセンス入
力信号線に伝達する回路として構成される。
【００１７】また、複数のメモリセル部のメモリセル列
の共通接続端を互いに接続することなくこれら複数のメ
モリセル部ごとに互いに分離したメモリセル列の共通接
続端を含み、前記複数のメモリセル部に共通の共通接続
線を設け、前記複数のメモリセル部それぞれのメモリセ
ル列の共通接続端の信号のレベルを前記共通接続線に伝
達する複数の信号伝達制御回路を設け、センス入力制御
回路を、前記共通接続線の信号のレベルをセンス入力信
号線に伝達する回路とし、信号伝達制御回路を、ソー
ス，ドレインのうちの一方を対応するディジット線に接
続し他方を共通接続線に接続しゲートを対応するメモリ
セル列の共通接続端に接続する第３のトランジスタと、
ソース，ドレインのうちの一方を前記メモリセル列の共
通接続端に接続し他方を前記ディジット線に接続しゲー
トを前記共通接続線に接続する第４のトランジスタとを
含む回路として構成される。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【００１９】図１は本発明の第１の実施の形態を示す回
路図である。
【００２０】この第１の実施の形態は、対応するワード
線（Ｗ０〜Ｗ７）が選択レベルのとき選択されてオン状
態，オフ状態のうちの一方の状態となる８個ずつのメモ
リセルＭＣを直列接続し一端を共通接続（ＭＣＳ）する
４組のメモリセル列ＭＣＣと、これら４組のメモリセル
列ＭＣＣのうちの１組をブロック選択信号ＢＳ０〜ＢＳ
３により選択しこの選択されたメモリセル列ＭＣＣの他
端を対応するディジット線（ＤＬ０〜ＤＬ３）に接続す
るブロック選択回路ＢＳＣとをそれぞれ含み、メモリセ
ル列ＭＣＣの共通接続端ＭＣＳを互いに接続するメモリ
セル部１０〜１３と、これらメモリセル部１０〜１３そ
れぞれと対応するディジット線ＤＬ０〜ＤＬ３のうちの
１本をＹアドレス信号Ｙ０〜Ｙ３に従って選択するＹセ
レクタ２０と、ゲートに電源供給制御信号ＰＳＣを受け
るトランジスタＴ６０を備え、このＹセレクタ２０によ
り選択されたディジット線及びこのディジット線に接続
するメモリセル列ＭＣＣの他端に所定のタイミングで所
定の期間電源電位Ｖｃｃレベルを供給する電源供給回路
６０と、センス入力信号線ＳＩＬに伝達された、上記選
択メモリセルＭＣからの信号のレベルを判別，増幅して
出力するセンス増幅器３０と、ゲートにセンス入力制御
信号ＳＩＣを受けソースを接地電位点と接続しドレイン
を共通接続端ＭＣＳと接続するトランジスタＴ７０及び
ゲートを共通接続端ＭＣＳと接続しソースを接地電位点
と接続しドレインをセンス入力信号線ＳＩＬと接続する
トランジスタＴ７１を備え、選択されたメモリセルＭＣ
のオン状態，オフ状態に応じてこのメモリセル列ＭＣＣ
の共通接続端ＭＣＳに現われた信号のレベルをセンス入
力信号線ＳＩＬに伝達するセンス入力制御回路７０と、
ゲートにプリチャージ信号ＰＣを受けるトランジスタＴ
５０を備え、センス入力信号線ＳＩＬをメモリセル列Ｍ
ＣＣの共通接続端ＭＣＳからの信号のレベルの伝達前に
所定のレベルにプリチャージするセンス入力信号線プリ
チャージ回路５０と、次のデータ読出しのためにディジ
ット線ＤＬ０〜ＤＬ３を接地電位レベルにする放電回路
４０〜４３とを有する構成となっている。
【００２１】次に、この第１の実施の形態について、図
２に示された各部信号のタイミング図を併せて参照し説
明する。
【００２２】まず、プリチャージ信号ＰＣを高レベルの
活性レベルにし、センス入力信号線ＳＩＬを、予めセン
ス増幅器３０によるデータの“０”レベル及び“１”レ
ベルの判別電位付近にプリチャージしておく。
【００２３】次に、電源供給制御信号ＰＳＣを活性レベ
ル（高レベル）にして電源供給回路６０によりＹセレク
タ２０に電源電位Ｖｃｃレベルを供給する。そして、Ｙ
アドレス信号Ｙ０〜Ｙ３，ブロック選択信号ＢＳ０〜Ｂ
Ｓ３及びワード線Ｗ０〜Ｗ７それぞれのうちの１つが選
択レベルになると、１つのメモリセル部及びディジット
線、そのうちの１つのメモリセル列ＭＣＣ、及びその１
つのメモリセルＭＣが選択され、この選択されたメモリ
セルＭＣがオンセルであれば、電源供給回路６０からＹ
セレクタ２０で選択されたディジット線、ブロック選択
回路ＢＳＣで選択されたメモリセル列ＭＣＣ及びワード
線で選択されたメモリセルＭＣを通してメモリセル列Ｍ
ＣＣの共通接続端ＭＣＳに至る電流経路ができ、このと
き、センス入力制御信号ＳＩＣによりトランジスタＴ７
０はオフ状態となっているので、共通接続端ＭＣＳの電
位は急速に上昇する。この共通接続端ＭＣＳの電位がト
ランジスタＴ７１のしきい値電圧に達するとトランジス
タＴ７１はオンとなり、センス入力信号線ＳＩＬの電位
をこのトランジスタＴ７１のしきい値電圧付近にしてこ
れを保持し、共通接続端ＭＣＳの電位がセンス入力信号
線ＳＩＬに伝達される。
【００２４】一方、選択されたメモリセルＭＣがオフセ
ルであれば、共通接続端ＭＣＳに至る電流経路は形成さ
れず、共通接続端ＭＣＳの電位は上昇しない。従って、
トランジスタＴ７１もオンとならず、センス入力信号線
ＳＩＬの電位はプリチャージ電位のままとなる。
【００２５】ここで、センス増幅器３０が電圧検出型で
あれば、センス入力信号線ＳＩＬの電圧レベルを判別
し、また、電流検出型であれば、トランジスタＴ７１が
オン状態がオフ状態かによってセンス増幅器３０，セン
ス入力信号線ＳＩＬ，トランジスタＴ７１，接地電位点
の経路に電流が流れるか否かを判別することができ、選
択されたメモリセルＭＣの記憶データを読出すことがで
きる。
【００２６】このデータ読出し後は、次に選択されるメ
モリセルＭＣのデータ読出しのために、センス入力制御
信号ＳＩＣによりトランジスタＴ７０をオンにして共通
接続端ＭＣＳの電位を接地電位レベルに下げ、続いて放
電制御信号ＤＣによって放電回路４０等のトランジスタ
４０等をオンしてディジット線の電位を接地電位レベル
に下げておく（放電期間）。
【００２７】この第１の実施の形態では、選択されたデ
ィジット線及びこのディジット線に選択，接続されたメ
モリセル列と、センス増幅器３０に対するセンス入力信
号線ＳＩＬとが分離されていて、センス入力信号線ＳＩ
Ｌはワード線，ディジット線及びメモリセル列が選択さ
れる前の、アドレス入力等の期間に、センス増幅器３０
によるデータの“０”レベル及び“１”レベル判別電位
付近にプリチャージされており、選択されたディジット
線及びこのディジット線に選択，接続されたメモリセル
列はセンス増幅器３０とは別の電源供給回路６０から電
源電位Ｖｃｃレベルが供給され、選択されたメモリセル
列の共通接続端側に現われた信号レベルをセンス入力信
号線ＳＩＬに伝達するようになっているので、選択され
たディジット線は急速に電源電位Ｖｃｃレベルに到達す
ると共に、選択されたメモリセル列の共通接続端は選択
されたメモリセルがオンセルであれば急速に上昇し（オ
フセルであれば接地電位のまま）、トランジスタＴ７１
のしきい値電圧を越えたタイミングでセンス入力信号線
ＳＩＬに選択されたメモリセルからのデータレベルが伝
達される。従って、ディジット線が選択されてセンス増
幅器３０の入力端に選択されたメモリセルの記憶データ
が伝達されるまでの期間ｔを従来の半導体メモリ回路
（以下、従来例という）より大幅に短縮することができ
る。
【００２８】また、この第１の実施の形態においては、
次のような効果も含まれる。
【００２９】第１に、センス増幅器３０の読出し動作と
は関係なく選択ディジット線に電源を供給できるので、
選択メモリセルに供給される電流，電圧を大きくするこ
とができ、高速化に役立つ。
【００３０】第２に、センス増幅器３０は読出し動作の
みを考慮すればよいので、回路の簡素化による面積の縮
小、高速化、耐ノイズ対策等が容易になる。例えば、従
来例では電流が流れるか流れないかにより選択メモリセ
ルの記憶データのレベルを判別していたが、本発明で
は、センス増幅器３０の入力端の電位の差により記憶デ
ータのレベルを判別する回路とすることができ、従っ
て、面積の縮小、高速化、耐ノイズ対策が可能となる。
なお、本発明では、センス増幅器３０は、前述したよう
に、電流検知型及び電圧検知型の何れであってもよい。
【００３１】第３に、従来例では、選択ディジット線が
センス増幅器の入力端に直接接続されているので、選択
ディジット線の電位が安定してから読出しを行なわない
と、選択ディジット線の電位の変動があるため、センス
増幅器の出力信号が読出しデータ以外のものにより変化
し、ノイズの発生や読出し動作速度の遅れを引き起す、
という問題も生じるが、本発明では読出しデータ以外に
よるセンス増幅器３０の入力端のレベル変化はなく、タ
イミング制御の必要もない。
【００３２】第４に、センス増幅器３０の入力端に接続
する信号線はセンス入力信号線ＳＩＬのみであるので、
従来例のように複数のディジット線のうちの１本を選択
してセンス増幅器の入力端に接続する回路に比べ、セン
ス増幅器３０の入力端と接続する静電容量を小さくする
ことができ、読出し動作の高速化がはかれる。
【００３３】第５に、上述の第４の場合と同様に、セン
ス増幅器の入力端に接続する信号線の数が従来例と比べ
て少なくなるので、この入力信号線の隣接配線との間隔
を広くするなどの、隣接配線との結合容量の低減対策が
容易となり、隣接配線によるノイズの影響の低減や、高
速化が可能となる。
【００３４】第６に、選択メモリセルへの電源供給回路
６０及びＹセレクタ２０等の電流供給能力を高めること
が容易であり、一方、メモリセルを流れる電流が少なく
ても読出し動作が安定して行える点とを併せ、メモリセ
ル列の縦積みされるメモリセルの数を増やすことが容易
となるので、同一メモリ容量における面積を削減するこ
とが可能となる。
【００３５】図３は本発明の第２の実施の形態を示す回
路図である。
【００３６】前述の第１の実施の形態においては、１つ
のセンス増幅器３０に接続されるメモリセル部（１０〜
１３）の数を“４”としたが、この数が多くなるとメモ
リセル列の共通接続端を接続する共通接続線が長くな
り、かつこの共通接続線に接続するメモリセル列の数も
多くなるので、この共通接続線の静電容量が増大して選
択ディジット線，選択メモリセル列及び選択メモリセル
を通して行なわれるこの共通接続線の充電速度（オンセ
ル選択時）が低下し、電位の上昇速度が低下する。
【００３７】そこでこの第２の実施の形態では、共通接
続線をメモリセル部ごとに分割してこの分割された共通
接続線の静電容量を小さくし、共通接続線、従って、各
メモリセル部のメモリセル列の共通接続端のオンセル選
択時の電位上昇速度を速くするようにしている。
【００３８】この第２の実施の形態では、１つのメモリ
セル部に含まれるメモリセル列ＭＣＣの数を８列として
２つのメモリセル部１０ａ，１１ａを備え、これらメモ
リセル部１０ａ，１１ａそれぞれに、オンセル選択時に
選択メモリセル列の共通接続端ＭＣＳａの信号レベルを
共通接続線ＭＣＳＬに伝達する信号伝達制御回路８０，
８１を設け、共通接続線ＭＣＳＬに伝達された信号を、
センス入力制御回路７０によりセンス入力信号線ＳＩＬ
に伝達するようになっている。
【００３９】信号伝達制御回路８０（８１）は、ドレイ
ンをディジット線ＤＬ０に、ゲートをメモリセル列の共
通接続端ＭＣＳａに、ソースを共通接続線ＭＣＳＬにそ
れぞれ接続するトランジスタＴ８０と、ソースをディジ
ット線ＤＬ０に、ゲートを共通接続線ＭＣＳＬに、ドレ
インをメモリセル列の共通接続端ＭＣＳａにそれぞれ接
続するトランジスタＴ８１とを備えている。
【００４０】次に、この第２の実施の形態の動作につい
て、図４に示されたタイミング図を併せて参照し説明す
る。なお、この第２の実施の形態の動作は、以下の点を
除き第１の実施の形態と同様である。
【００４１】選択されたディジット線（例えばＤＬ０）
及びメモリセル列の選択されたメモリセルがオンセルの
場合、メモリセル列の共通接続端ＭＣＳａの電位が上昇
する。この共通接続端ＭＣＳａの電位の上昇によりトラ
ンジスタＴ８０がオンし、このトランジスタＴ８０によ
りディジット線（ＤＬ０）と共通接続線ＭＣＳＬとが接
続される。このとき、ディジット線（ＤＬ０）には電源
供給回路６０から電源電位Ｖｃｃレベルが供給されてい
るので、共通接続線ＭＣＳＬの電位も上昇する。また、
選択されたメモリセルがオフセルの場合、メモリセル列
の共通接続端ＭＣＳａの電位は上昇せず、共通接続線Ｍ
ＣＳＬの電位も上昇しない。
【００４２】以下、共通接続線ＭＣＳＬの電位がセンス
入力制御回路７０によって、第１の実施の形態と同様に
してセンス入力信号線ＳＩＬに伝達され、選択されたメ
モリセルの記憶データが読出される。
【００４３】読出し動作後の放電動作をメモリセル列の
共通接続端ＭＣＳａの電位が上昇している場合について
説明すると、まず、第１の実施の形態と同様に放電回路
（４０）によりディジット線（ＤＬ０）を放電する。こ
のとき、共通接続線ＭＣＳＬの電位は高くなっているの
で、トランジスタＴ８１がオンしメモリセル列の共通接
続端ＭＣＳａはディジット線（ＤＬ０）を介して放電さ
れる。またこのとき、メモリセル列の共通接続端ＭＣＳ
ａの電位が高い間はトランジスタＴ８０を介して共通接
続ＭＣＳＬからもディジット線（Ｄ０）経由で放電が行
なわれる。共通接続線ＭＣＳＬ及びメモリセル列の共通
接続端ＭＣＳａの容量を勘案しトランジスタＴ８０，Ｔ
８１の駆動能力比を適切に設定することにより、メモリ
セル列の共通接続端ＭＣＳａの放電量を大きくしてその
放電速度を速くし、この共通接続端ＭＣＳａの放電が終
了してから、センス入力制御信号ＳＩＣを高レベルとす
ることにより、共通接続線ＭＣＳＬの放電を行うように
する。
【００４４】この第２の実施の形態では、メモリセル列
の共通接続端ＭＣＳａをメモリセル部１０ａ，１１ａそ
れぞれの単位ごとに区切って設けられているので、第１
の実施の形態のようにメモリセル部１０〜１３全てのメ
モリセル列の共通接続端ＭＣＳを互いに接続した場合に
比べ、共通接続端ＭＣＳの静電容量を小さくすることが
でき、メモリセル部の数、従ってメモリセル列の数が多
い場合の動作を速くすることができる。
【００４５】図５は、この第２の実施の形態の信号伝達
制御回路（８０）及びその周辺部分のレイアウト図であ
る。
【００４６】図５において、実線が拡散層配線、破線が
ワード線等の多結晶シリコン配線、一点鎖線がディジッ
ト線等のアルミニウム配線であり、多結晶シリコン配線
と拡散層配線とが重った部分がトランジスタＴ８０，Ｔ
８１、及びメモリセルＭＣとなる。
【００４７】図５に示すように、メモリセル列を４列１
組とすることにより、アルミニウム配線領域を確保する
ことができ、例えば、現状の縦積型の半導体メモリ回路
としてのマスクＲＯＭにおいて、メモリセル部のワード
線方向のメモリセルピッチを変更することなく、信号伝
達制御回路（８０）を形成することができる。
【００４８】
【発明の効果】以上説明したようにほ発明は、選択され
たメモリセル列の一端に供給する電源をセンス増幅器と
は別に設けられた電源供給回路から供給し、センス増幅
器の入力信号線をメモリセル列から切離してこの入力信
号線をデータの読出し前に所定の電位にプリチャージす
るセンス入力信号線プリチャージ回路を設け、選択され
たメモリセル列の他端に選択されたメモリセルのオン，
オフに応じて現われた信号のレベルをセンス増幅器の入
力信号線に伝達するセンス入力制御回路を設けた構成と
したので、消費電流を増大させることなく、データの読
出し動作速度を速くすることができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図であ
る。
【図２】図１に示された実施の形態の動作を説明するた
めの各部信号のタイミング図である。
【図３】本発明の第２の実施の形態を示す回路図であ
る。
【図４】図３に示された実施の形態の動作を説明するた
めの各部信号のタイミング図である。
【図５】図３に示された実施の形態の信号伝達制御回路
及びその周辺部分のレイアウト図である。
【図６】従来の半導体メモリ回路の一例を示す回路図で
ある。
【図７】図６に示された半導体メモリ回路の動作を説明
するための各部信号のタイミング図である。
【符号の説明】
１０〜１３，１０ａ，１１ａ，１０ｘ〜１３ｘ メモ
リセル部 ２０，２０ａ Ｙセレクタ ３０，３０ｘ センス増幅器 ４０〜４３ 放電回路 ５０ センス入力信号線プリチャージ回路 ６０ 電源供給回路 ７０ センス入力制御回路 ８０，８１ 信号伝達制御回路 ＤＬ０〜ＤＬ３ ディジット線 ＭＣ メモリセル ＭＣＣ メモリセル列 ＭＣＳＬ 共通信号線 ＳＩＬ センス入力信号線 Ｗ０〜Ｗ７ ワード線

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 対応するワード線が選択レベルのとき選
    択されてオン状態，オフ状態のうちの一方の状態となる
    メモリセルと、このメモリセルの一端に所定の電位を供
    給する電源供給回路と、センス入力信号線に伝達された
    前記選択されたメモリセルからの信号のレベルを判別，
    増幅するセンス増幅器と、一端に前記電位を受けて前記
    選択されたメモリセルのオン状態，オフ状態に応じて前
    記メモリセルの他端に現われた信号のレベルを前記セン
    ス入力信号線に伝達するセンス入力制御回路とを有し、 前記センス入力制御回路が、前記メモリセルの他端を所
    定のタイミングで接地電位とする第１のトランジスタ
    と、前記メモリセルの他端の信号レベルが所定のレベル
    を越えるとこの所定のレベルを前記センス入力信号線に
    伝達する第２のトランジスタとを含む回路である ことを
    特徴とする半導体メモリ回路。
  2. 【請求項２】 第２のトランジスタのソースを接地電位
    点に接続しゲートをメモリセルの他端に接続しドレイン
    をセンス入力信号線に接続して、前記メモリセルの他端
    の信号レベルが前記第２のトランジスタのしきい値電圧
    のレベルを越えると前記センス入力信号をこの第２のト
    ランジスタのしきい値電圧レベルに保持するようにした
    請求項１記載の半導体メモリ回路。
  3. 【請求項３】 対応するワード線が選択レベルのとき選
    択されてオン状態，オフ状態のうちの一方の状態となる
    メモリセルを複数個直列接続したメモリセル列と、この
    メモリセル列の一端に所定の電位を供給する電源供給回
    路と、センス入力信号線に伝達された前記選択されたメ
    モリセルからの信号のレベルを判別，増幅するセンス増
    幅器と、一端に前記電位を受けて前記選択されたメモリ
    セルのオン状態，オフ状態に応じて前記メモリセル列の
    他端に現われた信号のレベルを前記センス入力信号線に
    伝達するセンス入力制御回路とを有する請求項１記載の
    半導体メモリ回路。
  4. 【請求項４】 センス入力信号線をメモリセル列の他端
    からの信号のレベルの伝達前に所定のレベルにプリチャ
    ージするセンス入力信号線プリチャージ回路を設けた請
    求項３記載の半導体メモリ回路。
  5. 【請求項５】 ディジット線と、他端を共に接続して共
    通接続端とする複数のメモリセル列と、これらメモリセ
    ル列のうちの１列を選択してその一端を前記ディジット
    線に接続するブロック選択回路とをそれぞれ含む複数の
    メモリセル部を設け、これら複数のメモリセル部のディ
    ジット線のうちの１本を選択するＹセレクタを設け、電
    源供給回路を、前記Ｙセレクタにより選択されたディジ
    ット線に電源電位レベルを供給する回路とし、前記複数
    のメモリセル部のメモリセル列の共通接続端を互いに接
    続し、センス入力制御回路を、互いに接続した前記メモ
    リセル列の共通接続端の信号のレベルをセンス入力信号
    線に伝達する回路とした請求項１記載の半導体メモリ回
    路。
  6. 【請求項６】 複数のメモリセル部のメモリセル列の共
    通接続端を互いに接続することなくこれら複数のメモリ
    セル部ごとに互いに分離したメモリセル列の共通接続端
    を含み、前記複数のメモリセル部に共通の共通接続線を
    設け、前記複数のメモリセル部それぞれのメモリセル列
    の共通接続端の信号のレベルを前記共通接続線に伝達す
    る複数の信号伝達制御回路を設け、センス入力制御回路
    を、前記共通接続線の信号のレベルをセンス入力信号線
    に伝達する回路とした請求項５記載の半導体メモリ回
    路。
  7. 【請求項７】 信号伝達制御回路を、ソース，ドレイン
    のうちの一方を対応するディジット線に接続し他方を共
    通接続線に接続しゲートを対応するメモリセル列の共通
    接続端に接続する第３のトランジスタと、ソース，ドレ
    インのうちの一方を前記メモリセル列の共通接続端に接
    続し他方を前記ディジット線に接続しゲートを前記共通
    接続線に接続する第４のトランジスタとを含む回路とし
    た請求項６記載の半導体メモリ回路。
JP20064296A 1996-07-30 1996-07-30 半導体メモリ回路 Expired - Fee Related JP2908332B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP20064296A JP2908332B2 (ja) 1996-07-30 1996-07-30 半導体メモリ回路
US08/901,811 US5801992A (en) 1996-07-30 1997-07-28 High speed low-power consumption semiconductor non-volatile memory device
EP97113033A EP0822558A3 (en) 1996-07-30 1997-07-29 High-speed low-power consumption semiconductor non-volatile memory device
KR1019970036092A KR100252736B1 (ko) 1996-07-30 1997-07-30 전력 소비가 저하된, 높은 속도의 비휘발성 반도체 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20064296A JP2908332B2 (ja) 1996-07-30 1996-07-30 半導体メモリ回路

Publications (2)

Publication Number Publication Date
JPH1050080A JPH1050080A (ja) 1998-02-20
JP2908332B2 true JP2908332B2 (ja) 1999-06-21

Family

ID=16427795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20064296A Expired - Fee Related JP2908332B2 (ja) 1996-07-30 1996-07-30 半導体メモリ回路

Country Status (4)

Country Link
US (1) US5801992A (ja)
EP (1) EP0822558A3 (ja)
JP (1) JP2908332B2 (ja)
KR (1) KR100252736B1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2338808B (en) * 1998-06-23 2002-02-27 Mitel Semiconductor Ltd Semiconductor memories
US6317375B1 (en) * 2000-08-31 2001-11-13 Hewlett-Packard Company Method and apparatus for reading memory cells of a resistive cross point array
US6909639B2 (en) * 2003-04-22 2005-06-21 Nexflash Technologies, Inc. Nonvolatile memory having bit line discharge, and method of operation thereof
JP2005267821A (ja) * 2004-03-22 2005-09-29 Toshiba Corp 不揮発性半導体メモリ
JP4693375B2 (ja) * 2004-08-02 2011-06-01 株式会社東芝 半導体記憶装置
KR100736408B1 (ko) * 2006-06-10 2007-07-09 삼성전자주식회사 비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그보상 방법
US7457155B2 (en) * 2006-08-31 2008-11-25 Micron Technology, Inc. Non-volatile memory device and method having bit-state assignments selected to minimize signal coupling
US10424358B2 (en) 2017-06-12 2019-09-24 Sandisk Technologies Llc Bias control circuit with distributed architecture for memory cells

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4545033A (en) * 1982-06-01 1985-10-01 General Instrument Corp. Compact ROM with reduced access time
US4480320A (en) * 1982-06-01 1984-10-30 General Instrument Corp. Compact ROM with reduced access time
JPS62175997A (ja) * 1986-01-29 1987-08-01 Hitachi Ltd 半導体不揮発性記憶装置
EP0275212B1 (en) * 1987-01-16 1993-08-04 General Instrument Corporation Nand stack rom
JP2643896B2 (ja) * 1995-02-23 1997-08-20 日本電気株式会社 半導体メモリ
JPH09265791A (ja) * 1996-03-28 1997-10-07 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR100252736B1 (ko) 2000-05-01
US5801992A (en) 1998-09-01
EP0822558A3 (en) 2003-07-30
JPH1050080A (ja) 1998-02-20
KR980011504A (ko) 1998-04-30
EP0822558A2 (en) 1998-02-04

Similar Documents

Publication Publication Date Title
US5241506A (en) Semiconductor memory circuit apparatus
US20060291307A1 (en) Semiconductor memory and burn-in test method of semiconductor memory
US6950362B2 (en) Semiconductor memory device
JP2908332B2 (ja) 半導体メモリ回路
US6845049B2 (en) Semiconductor memory device including a delaying circuit capable of generating a delayed signal with a substantially constant delay time
US7243180B2 (en) Semiconductor memory device with bus driver circuit configured to transfer an output on a common bus onto an output bus with inversion or no inversion
KR100426912B1 (ko) 반도체 메모리 장치
US6388932B2 (en) Memory with high speed reading operation using a switchable reference matrix ensuring charging speed
US6490212B1 (en) Bitline precharge matching
CN101178928B (zh) 半导体器件和存储器
JP3924107B2 (ja) 半導体集積回路
US7751268B2 (en) Sense amplifier power supply circuit
US7009899B2 (en) Bit line precharge signal generator for memory device
JPH11297087A (ja) 半導体記憶装置
US7057944B2 (en) Semiconductor readout circuit
JP2002367386A (ja) 半導体メモリ装置
US6212120B1 (en) Semiconductor memory device with less power consumption
US6917550B2 (en) Semiconductor memory device
JPH02154393A (ja) 半導体記憶回路
JPH01100797A (ja) Ｒｏｍ回路
KR100528453B1 (ko) 반도체 메모리 장치의 비트 라인 디스챠지 회로
KR0154742B1 (ko) 비트라인 프리차아지 회로
JP2696087B2 (ja) 半導体記憶装置
KR100437352B1 (ko) 감지 증폭 회로를 구비한 반도체 메모리 장치
US20030235065A1 (en) Read only memory device

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990302

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees