JPS62175997A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS62175997A JPS62175997A JP61015614A JP1561486A JPS62175997A JP S62175997 A JPS62175997 A JP S62175997A JP 61015614 A JP61015614 A JP 61015614A JP 1561486 A JP1561486 A JP 1561486A JP S62175997 A JPS62175997 A JP S62175997A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体不揮発性記憶装置に係り、特に記憶デー
タを高速に読取ることに好適な半導体不揮発性記憶装置
に関する。
タを高速に読取ることに好適な半導体不揮発性記憶装置
に関する。
半導体不揮発性記憶装置は電源遮断時にも記憶保持を行
うものでプログラムメモリ及びデータメモリとして広く
使用されている。記憶内容を紫外線を用いて消去するか
、電気的に消去するかによりイーピーロム（Ｅｒａｓａ
ｂｌｅ ａｎｄ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ以下ＥＰＲＯＭと記す）とイー
イーピーロム（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｇａ
ｂｌｅ ａｎｄ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ以下Ｅ”ＰＲＯＭと記す）とに
大別される。
うものでプログラムメモリ及びデータメモリとして広く
使用されている。記憶内容を紫外線を用いて消去するか
、電気的に消去するかによりイーピーロム（Ｅｒａｓａ
ｂｌｅ ａｎｄ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ以下ＥＰＲＯＭと記す）とイー
イーピーロム（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｇａ
ｂｌｅ ａｎｄ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ以下Ｅ”ＰＲＯＭと記す）とに
大別される。
ＥＦＲＯＭの基本構成を第６図に示す。
メモリセルアレイ１にはｉ本のワード線Ｗとｊ本のビッ
ト線Ｂが交差配列され、各ワード線とビット線の交点付
近にメモリセル２が配置されている。アドレスバッファ
回路３Ｘ、３Ｙにはそれぞれアドレス人力Ｘｏ”Ｘｎ、
Ｙｏ”Ｙｍが入力され、その出力がデコーダ・ドライバ
回路４Ｘ、４Ｙに伝達される。該デコーダ・ドライバ回
路のうち４Ｘによりワード線Ｗが、４Ｙにより書込み回
路５、または読出し回路６が駆動され、メモリセルアレ
イ１内の選択されたメモリセル２への情報の書込みまた
は読出しが行われる。書込み読出し制御回路７は制御信
号Ｃ１” ＣＱの入力によってメモリセルアレイの周辺
回路を制御する。入出力回路８はデータの入出力を行う
回路である。第６図においてはＹ系のアドレス入力とＹ
系のアドレス人力とを別々の入力端子より入力している
が、これらの入力端子を共用する。いわゆるアドレスマ
ルチプレクス方式を採用する事もある。また第６図では
入出力情報の端子をＩＯｏ〜■Ｏｋと共用しているが、
入力情報と出力情報の端子を分離する方式もある。
ト線Ｂが交差配列され、各ワード線とビット線の交点付
近にメモリセル２が配置されている。アドレスバッファ
回路３Ｘ、３Ｙにはそれぞれアドレス人力Ｘｏ”Ｘｎ、
Ｙｏ”Ｙｍが入力され、その出力がデコーダ・ドライバ
回路４Ｘ、４Ｙに伝達される。該デコーダ・ドライバ回
路のうち４Ｘによりワード線Ｗが、４Ｙにより書込み回
路５、または読出し回路６が駆動され、メモリセルアレ
イ１内の選択されたメモリセル２への情報の書込みまた
は読出しが行われる。書込み読出し制御回路７は制御信
号Ｃ１” ＣＱの入力によってメモリセルアレイの周辺
回路を制御する。入出力回路８はデータの入出力を行う
回路である。第６図においてはＹ系のアドレス入力とＹ
系のアドレス人力とを別々の入力端子より入力している
が、これらの入力端子を共用する。いわゆるアドレスマ
ルチプレクス方式を採用する事もある。また第６図では
入出力情報の端子をＩＯｏ〜■Ｏｋと共用しているが、
入力情報と出力情報の端子を分離する方式もある。
第６図はダイナミックＲＡ Ｍ （Ｒａｎｄａｍ Ａｃ
ｃｅｓｓＭｅ＋ｍｏｒｙ）あるいはスタティックＲＡＭ
の構成と基本的に良く似ているが、ＥＦＲＯＭにおいて
はメモリセル２の構造と書込み回路５に違いがある６第
２図は一搬的な半導体不揮発性記憶装置内のメモリセル
の断面構成である。浮遊ゲート９とコントロールゲート
１０の２つのゲートを持つ絶縁ゲート電界効果トランジ
スタ（ＭＩＳＦＥＴと略す）である、１１は絶縁物１２
．１３はソース・ドレイン、１４は半導体基板である。
ｃｅｓｓＭｅ＋ｍｏｒｙ）あるいはスタティックＲＡＭ
の構成と基本的に良く似ているが、ＥＦＲＯＭにおいて
はメモリセル２の構造と書込み回路５に違いがある６第
２図は一搬的な半導体不揮発性記憶装置内のメモリセル
の断面構成である。浮遊ゲート９とコントロールゲート
１０の２つのゲートを持つ絶縁ゲート電界効果トランジ
スタ（ＭＩＳＦＥＴと略す）である、１１は絶縁物１２
．１３はソース・ドレイン、１４は半導体基板である。
書込時にはコントロールゲート１０とドレイン１３に高
電圧を印加し、飽和チャネル電流を流し、ドレイン１３
近傍で加速された電子がイオン化し、ホットエレクトロ
ンとなって浮遊ゲート９に注入される。この電子の捕獲
によりＭＩＳＦＥＴのしきい電圧が変化し、これを情報
に対応させる。
電圧を印加し、飽和チャネル電流を流し、ドレイン１３
近傍で加速された電子がイオン化し、ホットエレクトロ
ンとなって浮遊ゲート９に注入される。この電子の捕獲
によりＭＩＳＦＥＴのしきい電圧が変化し、これを情報
に対応させる。
浮遊ゲート９とドレイン１３に高電圧を印加するので書
込み回路５は必然的に高電圧スイツチン゛グ回路で構成
される。またデコーダ回路４Ｘ。
込み回路５は必然的に高電圧スイツチン゛グ回路で構成
される。またデコーダ回路４Ｘ。
４Ｙもその一部に高電圧を扱う部分を含んでいる。
次に情報の読出しについて説明する。先に述べたように
メモリセル２のＭＩＳＦＥＴのしきい電圧の値を情報に
対応づけている。第３図は１９１１２年国際固体回路会
議において発表（ＩＳＳＣＣＤｉｇｅｓｔ ｏｆＴｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐｐ １８２〜ｌ ８３
）されたメモリセル２を含む読出し回路５の例である
。ただし、ここでは列選択回路は省略して描いた基本構
成である。メモリセル２を含む駆動回路１５とｐチャネ
ルＭＩＳＦＥＴ １６からなる負荷１７から構成されて
いる。ｎチャネルＭＩＳＦＥＴ ｌ ９とｐチャンネル
にｌ５ＦＥＴ ２０とは帰還回路を形成し電源端子２１
に接続される。トランスファーゲート１８はｎチャネル
にｌ５ＦＥＴで構成されている。駆動回路１５によって
節点Ａの情報Ｏと１に対応した振幅を小さくし、単なる
メモリセル２とＭＩＳＦＥＴ １６のインバータとを組
み合わせた場合よりは高速な読取りを実現しててる。し
かしながら節点Ａの振幅を小さくするといっても１８〜
２０はＭＩＳＦＥＴであるため節点Ａ′で次段以降の信
号処理をするためには数百ｍＶの値になる。メモリセル
２の相互コンダクタンスｇ、は一般に通常のＭＩＳＦＥ
Ｔに比べて１／１０程度と小さいため、この数百ｍＶの
振幅では高速化には限界がある。集積度ＩＭｂ （メガ
ビット）の素子では標準値がおよそ１００〜１５０ｎｓ
のアドレスアクセス時間（ｔ＾＾）となっており、高速
化の要求には十分応えられていない。特にこのアドレス
アクセス時間の約１／２をワード線からセンスアンプの
出力までに要しているのが、問題である。
メモリセル２のＭＩＳＦＥＴのしきい電圧の値を情報に
対応づけている。第３図は１９１１２年国際固体回路会
議において発表（ＩＳＳＣＣＤｉｇｅｓｔ ｏｆＴｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐｐ １８２〜ｌ ８３
）されたメモリセル２を含む読出し回路５の例である
。ただし、ここでは列選択回路は省略して描いた基本構
成である。メモリセル２を含む駆動回路１５とｐチャネ
ルＭＩＳＦＥＴ １６からなる負荷１７から構成されて
いる。ｎチャネルＭＩＳＦＥＴ ｌ ９とｐチャンネル
にｌ５ＦＥＴ ２０とは帰還回路を形成し電源端子２１
に接続される。トランスファーゲート１８はｎチャネル
にｌ５ＦＥＴで構成されている。駆動回路１５によって
節点Ａの情報Ｏと１に対応した振幅を小さくし、単なる
メモリセル２とＭＩＳＦＥＴ １６のインバータとを組
み合わせた場合よりは高速な読取りを実現しててる。し
かしながら節点Ａの振幅を小さくするといっても１８〜
２０はＭＩＳＦＥＴであるため節点Ａ′で次段以降の信
号処理をするためには数百ｍＶの値になる。メモリセル
２の相互コンダクタンスｇ、は一般に通常のＭＩＳＦＥ
Ｔに比べて１／１０程度と小さいため、この数百ｍＶの
振幅では高速化には限界がある。集積度ＩＭｂ （メガ
ビット）の素子では標準値がおよそ１００〜１５０ｎｓ
のアドレスアクセス時間（ｔ＾＾）となっており、高速
化の要求には十分応えられていない。特にこのアドレス
アクセス時間の約１／２をワード線からセンスアンプの
出力までに要しているのが、問題である。
Ｅ ！ＦＲＯＭの場合にも同じような状況にある。
Ｅ ２ＦＲＯＭの基本構成は第６図と似ているが、これ
に消去回路系が加わる点が異なる。またメモリセルも２
つのトランジスタ、即ちメモリトランジスタと選択トラ
ンジスタの直列セルからなるものが多い、しかしながら
、読出しに関しては先に述べたものとほぼ同様である。
に消去回路系が加わる点が異なる。またメモリセルも２
つのトランジスタ、即ちメモリトランジスタと選択トラ
ンジスタの直列セルからなるものが多い、しかしながら
、読出しに関しては先に述べたものとほぼ同様である。
ところで高速性と大容量性と両立するためにメモリーセ
ルをＭＩＳＦＥＴにより構成し、メモリーセルと信号の
授受を行う周辺回路はバイポーラトランジスタを含んで
構成したものとしては特開昭５５−１２９９９４号、特
開昭５９−１２４０１＄６号公報に示されたスタティッ
ク型ＲＡＭなどの例がある。しかし、共に電源が切れる
と記憶された情報は失われてしまう。
ルをＭＩＳＦＥＴにより構成し、メモリーセルと信号の
授受を行う周辺回路はバイポーラトランジスタを含んで
構成したものとしては特開昭５５−１２９９９４号、特
開昭５９−１２４０１＄６号公報に示されたスタティッ
ク型ＲＡＭなどの例がある。しかし、共に電源が切れる
と記憶された情報は失われてしまう。
スタティック型ＲＡＭの場合には待機時の消費電流が小
さいので電池をバックアップ用電源に用いる方法で擬似
的に不揮発化できるが、電池の信頼性・大きさなどに問
題がある。またスタティック型ＲＡＭはメモリーセルを
フリップフロップで構成するため、集積化の点で不利で
ある。
さいので電池をバックアップ用電源に用いる方法で擬似
的に不揮発化できるが、電池の信頼性・大きさなどに問
題がある。またスタティック型ＲＡＭはメモリーセルを
フリップフロップで構成するため、集積化の点で不利で
ある。
また高速読出しが可能な半導体不揮発性記憶装置として
はメモリーセルにバイポーラトランジスタ、あるいはダ
イオードとヒユーズを用いたものが知られているが、ヒ
ユーズの溶断や接合の破壊を行って情報を記憶するので
非可逆的、即ち消去不能である。
はメモリーセルにバイポーラトランジスタ、あるいはダ
イオードとヒユーズを用いたものが知られているが、ヒ
ユーズの溶断や接合の破壊を行って情報を記憶するので
非可逆的、即ち消去不能である。
本発明の目的は上記問題を解決し、高速に読取り可能な
半導体不揮発性記憶装置を提供する事にある。
半導体不揮発性記憶装置を提供する事にある。
本発明は半導体不揮発性記憶装置においてメモリセルは
従来のままで周辺回路、特に読出し回路系（センスアン
プ）系をバイポーラトランジスタを含む回路で構成する
事により、バイポーラトランジスタの高電流駆動能力を
いかして高速読出しを可能とするものである。メモリセ
ル、書込・消去回路系は読出しに関与する極一部分を除
いて従来と同じであるので不揮発性記憶装置としての書
込・消去特性は従来と同様の特性が得られる。
従来のままで周辺回路、特に読出し回路系（センスアン
プ）系をバイポーラトランジスタを含む回路で構成する
事により、バイポーラトランジスタの高電流駆動能力を
いかして高速読出しを可能とするものである。メモリセ
ル、書込・消去回路系は読出しに関与する極一部分を除
いて従来と同じであるので不揮発性記憶装置としての書
込・消去特性は従来と同様の特性が得られる。
以下、本発明の実施例について説明する。以下の実施例
では外部インタフェイスはトランジスタトランジスタロ
ジック（ＴＴＬ）レベルとするが。
では外部インタフェイスはトランジスタトランジスタロ
ジック（ＴＴＬ）レベルとするが。
エミッタ結合ロジック（ＥＣＬ）レベルでもよい事はい
うまでもない。
うまでもない。
本実施例ではメモリセルとして第２図に示した浮遊ゲー
ト型の１トランジスタセルを用いるが、これだけに限定
されるものではなく、ＥＺＰＭＯＭ用の２トランジスタ
セル、Ｅ ”ＰＲＯＭ用の１トランジスタセルなどをも
つ半導体不揮発性記憶装置全般に適用可能である。
ト型の１トランジスタセルを用いるが、これだけに限定
されるものではなく、ＥＺＰＭＯＭ用の２トランジスタ
セル、Ｅ ”ＰＲＯＭ用の１トランジスタセルなどをも
つ半導体不揮発性記憶装置全般に適用可能である。
本発明による半導体不揮発性記憶装置の全体構成な第６
図と同じである。
図と同じである。
第４図は読出し回路を説明するために第６図を詳細に示
した図であるにこで２２は読出しと書込みの切換え回路
、２４は読出し時の出力バッファ、２５は書込時の入力
バッファである。Ｖ ｐ ｐは書込み用の高電圧である
ｅ Ｖｃｐは読出し時にはＶｃｃ、書込み時にはＶｐｐ
となる。なお本図では第６図の書込み読出し制御回路７
は省略しである。
した図であるにこで２２は読出しと書込みの切換え回路
、２４は読出し時の出力バッファ、２５は書込時の入力
バッファである。Ｖ ｐ ｐは書込み用の高電圧である
ｅ Ｖｃｐは読出し時にはＶｃｃ、書込み時にはＶｐｐ
となる。なお本図では第６図の書込み読出し制御回路７
は省略しである。
また読出しと書込の切換え回路２２は第５図のようにし
て実現できる。ここでｙｓｏ、ｙｓｉ・・・とｙｐｓｏ
、ｙｐｓｌ・・・はデコーダ４Ｙの出力信号、ｙｐｓｏ
、ｙｐｓｌは書込回路５の出力信号である。
て実現できる。ここでｙｓｏ、ｙｓｉ・・・とｙｐｓｏ
、ｙｐｓｌ・・・はデコーダ４Ｙの出力信号、ｙｐｓｏ
、ｙｐｓｌは書込回路５の出力信号である。
ｙｓｏ、ｙＳｉ・・・から１つの阿ｌ５ＦＥＴがオンに
なり、読出し回路にはｙ ｐ Ｓ Ｏ、ｙ ｐ Ｓ １
− （’） １ つのＭＩＳＦＥＴがオンになり、読出
し回路につながり、ｐｓｏ。
なり、読出し回路にはｙ ｐ Ｓ Ｏ、ｙ ｐ Ｓ １
− （’） １ つのＭＩＳＦＥＴがオンになり、読出
し回路につながり、ｐｓｏ。
Ｐｓｉ、はすべてオフで書込み回路は分離される６書込
時には逆にｐｓｏ、ｐＳｉ・・・のうちから１つが選ば
れてオンになり、ＶｐＳＯ，ｙｒ＋ｓｉ・・・はすべて
オフになる。ここでは切換え回路２２はＭＩＳＦＩＩＥ
Ｔで構成したが、バイポーラトランジスタを使ってもか
まわない。
時には逆にｐｓｏ、ｐＳｉ・・・のうちから１つが選ば
れてオンになり、ＶｐＳＯ，ｙｒ＋ｓｉ・・・はすべて
オフになる。ここでは切換え回路２２はＭＩＳＦＩＩＥ
Ｔで構成したが、バイポーラトランジスタを使ってもか
まわない。
読出し回路６の例を第１図に示す。この図では便宜上出
力バッファ２４も含めて描いた。読出し回路６は第３図
のＭＩＳＦＥＴ １９〜２ｏで構成していた帰還回路と
トランスファーゲート１８の部分をバイポーラトランジ
スタＱ２と定電圧ＶＢＢで置きかえたものである。メモ
リセルの記憶情報によりビット線の電流が変化し、この
電流変化（約数十μＡ）を負荷抵抗で検出する。通常節
点Ｃには大きな浮遊容量がつくが、バイポーラトランジ
スタでこの電位を一定に押さえれば、ビット線の電流変
化はそのままコレクタ電流の変化となる。コレクタ側り
点の浮遊容量は小さいので０．１〜１■の振幅をとり出
しても遅れ時間は短縮できる。節点Ｃの振幅が抑えられ
ればメモリセルトランジスタのｇｍが小さくても高速に
動作できる。この出力はＱ３を通してＱ４．Ｑ５からな
る差動増幅器に接続される。ＬＳはレベルシフト回路で
トランジスタＱ４の動作点を適当な電位に設定するもの
である。Ｑ５のベースには一定の参照電圧Ｖｒｅｚが加
わるが、これはＱ４のベースに現われる信号の電位に応
じて調整する。■は単なる定電圧源であっても構わない
しダミーのメモリーセルを用いても良い、この時、ダミ
ーセルのしきい電圧を情報パ１′″と０”に相当する値
の中間の値に設定するか適当なレベルシフトを行う必要
がある。Ｒ１−Ｒ３は負荷抵抗、１１〜工３はバイアス
用電流源である。待機時にはこれをオフ状態にするよう
ＭＩＳＦＥＴで構成しても良い。負荷抵抗Ｒ１〜Ｒ３は
、Ｍ工Ｓトランジスタを使っても構成できる。Ｑｌには
第３図と同様、ｐチャネルＭＩＳＦＥＴを用いたが、ｎ
チャンネルＭＩＳＦＥＴでもまた抵抗でも良い。第７図
に出力バッファ２４の側を示す。図中、ＤＯＣはデータ
の入出力端力が同じ時に、読出しと書込みを切りかえる
信号である。ＧＥはチップイネーブル信号で待機時にパ
ワーダウンするために用いる。なお、第１図Ｆ−Ｆ’
より右側の回路は１図示したものに限られず種々の回路
を使用し得る。
力バッファ２４も含めて描いた。読出し回路６は第３図
のＭＩＳＦＥＴ １９〜２ｏで構成していた帰還回路と
トランスファーゲート１８の部分をバイポーラトランジ
スタＱ２と定電圧ＶＢＢで置きかえたものである。メモ
リセルの記憶情報によりビット線の電流が変化し、この
電流変化（約数十μＡ）を負荷抵抗で検出する。通常節
点Ｃには大きな浮遊容量がつくが、バイポーラトランジ
スタでこの電位を一定に押さえれば、ビット線の電流変
化はそのままコレクタ電流の変化となる。コレクタ側り
点の浮遊容量は小さいので０．１〜１■の振幅をとり出
しても遅れ時間は短縮できる。節点Ｃの振幅が抑えられ
ればメモリセルトランジスタのｇｍが小さくても高速に
動作できる。この出力はＱ３を通してＱ４．Ｑ５からな
る差動増幅器に接続される。ＬＳはレベルシフト回路で
トランジスタＱ４の動作点を適当な電位に設定するもの
である。Ｑ５のベースには一定の参照電圧Ｖｒｅｚが加
わるが、これはＱ４のベースに現われる信号の電位に応
じて調整する。■は単なる定電圧源であっても構わない
しダミーのメモリーセルを用いても良い、この時、ダミ
ーセルのしきい電圧を情報パ１′″と０”に相当する値
の中間の値に設定するか適当なレベルシフトを行う必要
がある。Ｒ１−Ｒ３は負荷抵抗、１１〜工３はバイアス
用電流源である。待機時にはこれをオフ状態にするよう
ＭＩＳＦＥＴで構成しても良い。負荷抵抗Ｒ１〜Ｒ３は
、Ｍ工Ｓトランジスタを使っても構成できる。Ｑｌには
第３図と同様、ｐチャネルＭＩＳＦＥＴを用いたが、ｎ
チャンネルＭＩＳＦＥＴでもまた抵抗でも良い。第７図
に出力バッファ２４の側を示す。図中、ＤＯＣはデータ
の入出力端力が同じ時に、読出しと書込みを切りかえる
信号である。ＧＥはチップイネーブル信号で待機時にパ
ワーダウンするために用いる。なお、第１図Ｆ−Ｆ’
より右側の回路は１図示したものに限られず種々の回路
を使用し得る。
以上、読出し回路及び出力バッファについて説明したが
、バイポーラトランジスタの使用はこれにとどめる必要
はない。次に、アドレスバッファ、デコーダの高速化を
達成する回路について説明する。
、バイポーラトランジスタの使用はこれにとどめる必要
はない。次に、アドレスバッファ、デコーダの高速化を
達成する回路について説明する。
第８図はアドレスバッフ及びチップイネーブル（ＧＥ）
バッファ回路、アウトプットイネーブル（ＯＥ）バッフ
ァ回路等に用いられる基本的なバッファ回路である。バ
ッファ回路はＴＴＬレベルから内部のＭＯ８論理レベル
に変換する回路である。ＧＥ倍信号ＯＥ倍信号チップの
選択、読出し書込みの動作モードの制御を行う信号であ
る。
バッファ回路、アウトプットイネーブル（ＯＥ）バッフ
ァ回路等に用いられる基本的なバッファ回路である。バ
ッファ回路はＴＴＬレベルから内部のＭＯ８論理レベル
に変換する回路である。ＧＥ倍信号ＯＥ倍信号チップの
選択、読出し書込みの動作モードの制御を行う信号であ
る。
本回路は上に述べたＣＥバッファ回路、ＯＥバッファ回
路に限らず、入力レベルの変換に用いる事ができる。ま
たアドレスバッファ、ＯＥバッファ回路についてはＧＥ
倍信号応じてパワーダウンするような回路に変形しても
よい。このようにバイポーラトランジスタを用いる事に
より大きな容量性負荷を高速に駆動できる。
路に限らず、入力レベルの変換に用いる事ができる。ま
たアドレスバッファ、ＯＥバッファ回路についてはＧＥ
倍信号応じてパワーダウンするような回路に変形しても
よい。このようにバイポーラトランジスタを用いる事に
より大きな容量性負荷を高速に駆動できる。
第９図はデコーダの例である。不揮発性記憶装置におい
ては書込み時に高電圧を用いているため。
ては書込み時に高電圧を用いているため。
図中のＶ ｃ ｐは読出し時はＶｃｃ、ｌｊ込時にはＶ
ｐ ｐとなる。
ｐ ｐとなる。
以上のようにバイポーラトランジスタを周辺回路に組み
込む事により読出し時間を１５０ｎｓがら５０ｎ ｓに
短縮する事ができた。
込む事により読出し時間を１５０ｎｓがら５０ｎ ｓに
短縮する事ができた。
さらに書込みに用いる周辺回路にバイポーラトランジス
タを用いても良い事は言うまでもない。
タを用いても良い事は言うまでもない。
また本発明は上記実施例のみに限定されるものではない
、上記実施例では比較的回路形式が簡単なものを示した
が、ＥＦＲＯＭ、 Ｅ”ＰＲＯＮが種々の付加機能（た
とえばバイト単位の書込み等）を有する場合にも適用で
きる。
、上記実施例では比較的回路形式が簡単なものを示した
が、ＥＦＲＯＭ、 Ｅ”ＰＲＯＮが種々の付加機能（た
とえばバイト単位の書込み等）を有する場合にも適用で
きる。
本発明によれば半導体不揮発性メモリの潤度回路にバイ
ポーラトランジスタを含んで構成する事により、バイポ
ーラトランジスタの高駆動能力と微小信号検出能力を生
かせるので高速読取りが可能な半導体不揮発性記憶装置
を実現できる効果がある。
ポーラトランジスタを含んで構成する事により、バイポ
ーラトランジスタの高駆動能力と微小信号検出能力を生
かせるので高速読取りが可能な半導体不揮発性記憶装置
を実現できる効果がある。
第１図は本発明の読出し回路を示す図、第２図はメモリ
セルの断面図、第３図は従来の読取り回路を示す図、第
４図はＥＦＲＯＭの構成を示す図、第カバッファの回路
図、第８図は入力バッファの回路図、第９図はデコーダ
の回路図。 １・・・メモリセルアレイ、２・・・メモリセル、３・
・・アドレスバッファ、４・・・デコーダ、５・・・書
込み回路、６・・・読出し回路、７・・・読出し書込み
制御回路、８冨 １ ロー ′ｆＪ ４ 図 （疏岨） （害込初 冨 ７ 口 ｐθＣ も ′−，Ｘ ふ−Ｎ アトＵスへ°ヅ７１と力
セルの断面図、第３図は従来の読取り回路を示す図、第
４図はＥＦＲＯＭの構成を示す図、第カバッファの回路
図、第８図は入力バッファの回路図、第９図はデコーダ
の回路図。 １・・・メモリセルアレイ、２・・・メモリセル、３・
・・アドレスバッファ、４・・・デコーダ、５・・・書
込み回路、６・・・読出し回路、７・・・読出し書込み
制御回路、８冨 １ ロー ′ｆＪ ４ 図 （疏岨） （害込初 冨 ７ 口 ｐθＣ も ′−，Ｘ ふ−Ｎ アトＵスへ°ヅ７１と力
Claims (1)
- 【特許請求の範囲】 １、不揮発性記憶素子を含んで構成されたメモリセルを
配列したセルアレーと該セルアレーとの間で信号の授受
を行う周辺回路を有する半導体不揮発性記憶装置に於い
て、前記不揮発性記憶素子内の電流路の一端がビット線
に接続され、該ビット線が該ビット線を選択するスイッ
チ素子を介して読出し回路を構成する第１のバイポーラ
トランジスタのエミッタに接続されている事を特徴とす
る半導体不揮発性記憶装置。 ２、前記不揮発性記憶素子が浮遊ゲートを有する絶縁ゲ
ートトランジスタである事を特徴とする特許請求の範囲
第１項記載の半導体不揮発性記憶装置。 ３、前記不揮発性記憶素子が２種以上の絶縁物をゲート
絶縁膜とする絶縁ゲートトランジスタである事を特徴と
する特許請求の範囲第１項記載の半導体不揮発性記憶装
置。 ４、前記読出し回路が、前記第１のバイポーラトランジ
スタ以外に少なくとも１つ以上のバイポーラトランジス
タを有する事を特徴とする特許請求の範囲第１項記載の
半導体不揮発性記憶装置。 ５、前記第１のバイポーラトランジスタと前記第１のバ
イポーラトランジスタ以外の２個のバイポーラトランジ
スタとによつて、差動増幅器を形成した事を特徴とする
特許請求の範囲第１項乃至第４項記載の半導体不揮発性
記憶装置。 ６、前記読出し回路以外の周辺回路に少なくとも１個以
上のバイポーラトランジスタを含む事を特徴とする特許
請求の範囲第１項乃至第５項記載の半導体不揮発性記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015614A JPS62175997A (ja) | 1986-01-29 | 1986-01-29 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015614A JPS62175997A (ja) | 1986-01-29 | 1986-01-29 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62175997A true JPS62175997A (ja) | 1987-08-01 |
Family
ID=11893580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61015614A Pending JPS62175997A (ja) | 1986-01-29 | 1986-01-29 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62175997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02282995A (ja) * | 1989-04-25 | 1990-11-20 | Toshiba Corp | 半導体記憶装置 |
| US5801992A (en) * | 1996-07-30 | 1998-09-01 | Nec Corporation | High speed low-power consumption semiconductor non-volatile memory device |
-
1986
- 1986-01-29 JP JP61015614A patent/JPS62175997A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02282995A (ja) * | 1989-04-25 | 1990-11-20 | Toshiba Corp | 半導体記憶装置 |
| US5801992A (en) * | 1996-07-30 | 1998-09-01 | Nec Corporation | High speed low-power consumption semiconductor non-volatile memory device |
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