JP2660734B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばEPRO
M（イレーザブル＆プログラマブル・リード・オンリー
・メモリ）のように内部論理回路の動作に用いられる5V
のような比較的低い電圧と、書き込み電圧のような比較
的高い電圧とを切り換える電圧切り換え回路を備えた半
導体集積回路装置に利用して有効な技術に関するもので
ある。

〔従来の技術〕

EPROM等の不揮発メモリ装置では、ワード線（Ｘ系）
選択信号やカラム（Ｙ系）選択信号を読み出し動作時に
は約5Vのような比較的低い電位とし、書き込み動作時に
は約12Vのような比較的高い電位に切り換える必要があ
る。このような選択信号を形成するデコーダ回路の動作
電圧を切り換える電圧切り換え回路を備えたEPROMに関
しては、例えば昭和60年３月発行『日立ICメモリデータ
ブック』頁298〜頁302がある。

〔発明が解決しようとする課題〕

上記の電圧切り換え回路では、書き込み用の高電圧を
選択的に出力するスイッチMOSFETとして、Ｎチャンネル
MOSFETを用いるものである。この場合、出力される高電
圧がスイッチMOSFETのしきい値電圧によって低下させら
れるのを防ぐために、スイッチMOSFETをオン状態にする
制御信号としては上記高電圧以上に昇圧された昇圧電圧
を用いる。

したがって、従来の電圧切り換え回路では、昇圧回路
を必要とするため、レイアウト面積が増大してしまうこ
との他、スイッチ制御電圧が昇圧された高電圧になるた
め素子の耐圧破壊に対する配慮が必要になる。また、昇
圧回路を用いてスイッチ制御信号を形成するから切り換
え動作が遅くなるという問題も有する。

この発明の目的は、高密度とした電圧切り換え回路に
備えた半導体集積回路装置を提供することにある。

この発明の他の目的は、素子の耐圧保護の簡素化を図
った電圧切り換え回路を備えた半導体集積回路装置を提
供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
比較的低い電位とされた第１の電圧端子にソースが結合
された第１のスイッチMOSFETと、選択的に上記比較的低
い電位より低い電位か又は比較的高い電位かが供給され
る第２の電圧端子にソースが結合された第２のスイッチ
MOSFETとをスイッチ制御して一方の電圧を出力させると
ともに、上記第２のスイッチMOSFETが形成されるウェル
領域に上記第１又は第２の電圧端子のうちいずれか高い
方の電位を一方向性素子を介して伝えるようにする。

〔作 用〕

上記した手段によれば、第２のスイッチMOSFETのスイ
ッチ制御には第２の電圧端子から供給される比較的高い
電圧を用いることができるから昇圧回路が不要になり、
第２の電圧端子回路の接地電位のように低くしたときに
は第２のスイッチMOSFETのソース，ドレインとそれが形
成されるウェル領域が逆バイアスされているから第１の
電圧端子から接地電位に向かって貫通電流が流れること
もない。

〔実施例１〕 第１図には、この発明が適用されたEEPROM（エレクト
リカリ＆イレーザブル・プログラマブル・リード・オン
リー・メモリ）のメモリアレイ部の一実施例の回路図が
示されている。同図の各回路素子は、特に制限されない
が、公知のCMOS（相補型MOS）集積回路の製造技術によ
って、１個の単結晶シリコンのような半導体基板上にお
いて形成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルMOSF
ETは、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成し、回路の接地電位が供
給される。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルMOSFETの基板ゲートを構成する。Ｐチャンネル
MOSFETの基板ゲートすなわちＮ型ウェル領域は、電源電
圧Vccに結合される。

特に制限されないが、この実施例のEEPROMは、外部端
子から供給されるX,Yアドレス信号AX,AYを受けるアドレ
スバッファを通して形成された相補アドレス信号がアド
レスデコーダDCRに供給される。同図では、アドレスバ
ッファとアドレスデコーダとが同じ回路ブロックXADB・
DCR,YADB・DCRとしてそれぞれ示されている。特に制限
されないが、上記アドレスバッファXADB,YADBは、内部
チップ選択信号ceにより活性化され、外部端子からのア
ドレス信号AX,AYを取り込み、外部端子から供給された
アドレス信号と同相の内部アドレス信号と逆相のアドレ
ス信号とからなる相補アドレス信号を形成する。

ロウ（Ｘ）アドレスデコーダ（Ｘ）DCRは、アドレス
バッファXADBの相補アドレス信号に従ったメモリアレイ
Ｍ−ARYのワード線Ｗの選択信号を形成する。

カラム（Ｙ）アドレスデコーダ（Ｙ）DCRは、アドレ
スバッファYADBの相補アドレス信号に従ったメモリアレ
イＭ−ARYのデータ線Ｄの選択信号を形成する。

上記メモリアレイＭ−ARYは、コントロールゲートと
フローティングゲートを有するスタックドゲート構造の
記憶素子（不揮発性メモリ素子・・MOSFETQ1〜Q6）と、
ワード線W1,W2・・・、及データ線D1〜Dnとにより構成
されている。上記記憶素子は、特に制限されないが、EP
ROMの記憶素子と類似の構造とされる。ただし、その消
去動作が後述するようにフローティングゲートとソース
線に結合されるソース間のトンネル現象を利用して電気
的に行われる点が、従来の紫外線を用いたEPROMの消去
方法と異なる。

メモリアレイＭ−ARYにおいて、同じ行に配置された
記憶素子Q1〜Q3（Q4〜Q6）のコントロールゲートは、そ
れぞれ対応するワード線W1（W2）に接続され、同じ列に
配置された記憶素子Q1,Q4〜Q3,Q6のドレインは、それぞ
れ対応するデータ線D1〜Dnに接続されている。この実施
例では、メモリアレイＭ−ARYのソース線CSが共通化さ
れて、ＰチャンネルMOSFETQ17とＮチャンネルMOSFETQ18
とにより、一括して消去電圧Vpp又は書き込み／読み出
しのための接地電位が選択的に与えられる。すなわち、
消去制御回路ERCは、制御信号ercにより消去モードが指
示されると、ＰチャンネルMOSFETQ17をオン状態にして
共通ソース線CSを一括して高電圧Vppにし、それ以外は
ＮチャンネルMOSFETQ18をオン状態にして回路の接地電
位とする。

この場合、メモリアレイＭ−ARYの部分的な消去を実
現するならば、後述するようなＸデコーダ回路DCRは、
ワード線を部分的に高電圧Vpp/又は回路の接地電位にす
るものである。すなわち、Ｘデコーダ回路DCRは、書き
込み動作のときのように１つのワード線を高電圧の選択
レベルとして、残り全部のワード線を回路の接地電位の
ような非選択レベルとする動作と異なり、消去を行うべ
きメモリブロックに対応したワード線を部分的に非選択
レベルとし、それ以外を高電圧Vppとする機能が付加さ
れる。この構成では、上記非選択レベルとされたワード
線に結合された記憶素子には、後述するような高電界が
作用してトンネル現象による消去動作が行われる。これ
に対して、高電圧Vppとされたワード線に結合される記
憶素子においては、コントロールゲートとソースとが同
電位となり、上記のような高電圧が印加されないからト
ンネル現象を利用した消去動作が行われない。

なお、上記のような部分的な消去を可能にする別の構
成として、１つのメモリアレイＭ−ARYにおいて、マト
リックス配置される記憶素子を縦方向にｎブロックに分
割し、各ブロック毎のソース線を共通化して、それぞれ
に複数からなる消去制御回路ERC1〜ERCnを設けて上記の
ような電圧を供給する構成としてもよい。

特に制限されないが、８ビットの単位での書き込み／
読み出しを行うため、上記メモリアレイＭ−ARYは、合
計で８組設けられるよう構成される。同図においては、
上記のようなｎ分割されたメモリブロックを持つ１つの
メモリアレイＭ−ARYが代表として例示的に示されてい
る。

上記１つのメモリアレイＭ−ARYを構成する各データ
線D1〜Dnは、上記アドレスデコーダDCR（Ｙ）によって
形成された選択信号を受けるカラム（列）選択スイッチ
MOSFETQ7〜Q9を介して、共通データ線CDに接続される。
共通データ線CDは、各メモリブロックに対応して設けら
れる。共通データ線CDには、外部端子I/Oから入力され
る書込み信号を受ける書込み用のデータ入力バッファDI
Bの出力端子がスイッチMOSFETQ21を介して接続される。
同様に他のメモリアレイＭ−ARYに対しても、上記同様
なカラム選択回路スイッチMOSFETが設けられ、それに対
応したアドレスデコーダにより選択信号が形成される。

上記メモリアレイＭ−ARYに対応して設けられる共通
データ線CDには、スイッチMOSFETQ16を介してセンスア
ンプSAの入力段回路を構成し、次に説明する初段増幅回
路PAの入力端子に結合される。

上記例示的に示されている共通データ線CDは、読み出
し制御信号▲▼によりオン状態にされるMOSFETQ16
を通して、そのソースが接続されたＮチャンネル型の増
幅MOSFETQ11のソースに接続される。この増幅MOSFETQ11
のドレインと電源電圧端子Vccとの間には、そのゲート
に回路の接地電位の印加されたＰチャンネル型の負荷MO
SFETQ12が設けられる。上記負荷MOSFETQ12は、読み出し
動作のために共通データ線CDにプリチャージ電流を流す
ような動作を行う。

上記増幅MOSFETQ11の感度を高くするため、スイッチM
OSFETQ16を介した共通データ線CDの電圧は、Ｎチャンネ
ル型の駆動MOSFETQ13とＰチャンネル型の負荷MOSFETQ14
とからなる反転増幅回路の入力である駆動MOSFETQ13の
ゲートに供給される。この反転増幅回路の出力電圧は、
上記増幅MOSFETQ11のゲートに供給される。さらに、セ
ンスアンプの非動作期間での無駄な電流消費を防止する
ため、上記増幅MOSFETQ11のゲートと回路の接地電位点
との間には、ＮチャンネルMOSFETQ15が設けられる。こ
のMOSFETQ15と上記ＰチャンネルMOSFETQ14のゲートに
は、共通にセンスアンプの動作タイミング信号▲▼
が供給される。

メモリセルの読み出し時において、センスアンプ動作
タイミングし号▲▼はロウレベルにされ、MOSFETQ1
4はオン状態に、MOSFETQ15はオフ状態にされる。メモリ
セルは、書込みデータに従って、ワード線の選択レベル
に対して高いしきい値電圧か又は低いしきい値電圧を持
つものである。

各アドレスデコーダＸ−DCR,Y−DCRによって選択され
たメモリセルがワード線が選択レベルにされているにも
かかわらずオフ状態にされている場合、共通データ線CD
は、MOSFETQ12とQ11からの電流供給によって比較的ハイ
レベルにされる。一方、選択されたメモリセルがワード
線選択レベルによってオン状態にされている場合、共通
データ線CDは比較的ロウレベルにされる。

この場合、共通データ線CDのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形成された比
較的低いレベルの出力電圧がMOSFETQ11のゲートに供給
されることによって比較的低い電位に制限される。一
方、共通データ線CDのロウレベルは、このロウレベルの
電位を受ける反転増幅回路により形成された比較的高い
レベルの電圧がMOSFETQ11のゲートに供給されることに
よって比較的高い電位に制限される。このような共通デ
ータ線CDのハイレベルとロウレベルとを制限すると、こ
の共通データ線CD等に信号変化速度を制限する浮遊容量
等の容量が存在するにかかわらずに、読み出しの高速化
を図ることができる。すなわち、複数のメモリセルから
のデータを次々に読み出すような場合において共通デー
タ線CDの一方のレベルが他方のレベルへ変化させられる
までの時間を短くすることができる。このような高速読
み出し動作のために、上記負荷MOSFETQ12のコンダクタ
ンスは比較的大きく設定される。

なお、上記増幅用のMOSFETQ11は、ゲート接地型ソー
ス入力の増幅動作を行い、その出力信号をCMOSインバー
タ回路によって構成されたセンスアンプSAに伝える。そ
して、このセンスアンプSAの出力信号は、対応したデー
タ出力バッファDOBによって、特に制限されないが、増
幅されて上記外部端子I/Oから送出される。また、上記
外部端子I/Oから供給される書き込み信号は、データ入
力バッファDIBを介して、上記共通データ線CDに伝えら
れる。他のメモリブロックに対応した共通データ線と外
部端子との間においても、上記同様な入力段回路及びセ
ンスアンプ並びにデータ出力バッファからなる読み出し
回路と、データ入力バッファからなる書き込み回路とが
それぞれ設けられる。

制御回路CONTは、特に制限されないが、外部端子▲
▼，▲▼，▲▼及びVppに供給されるチッ
プイネーブル信号，アウトプットイネーブル信号，プロ
グラム信号及び書込み／消去用高電圧に応じて、内部制
御信号ce,▲▼等の内部タイミング信号、消去信号e
rcを形成する。また、その動作モードに応じて、アドレ
スデコーダ等に動作電圧Vcc/Vppを選択的に供給する電
圧切り換え回路SWCを含んでいる。

例えば、書き込み／消去用高電圧Vppが供給された状
態において、チップイネーブル信号▲▼がロウレベ
ルで、アウトプットイネーブル信号▲▼がハイレベ
ルで、プログラム信号▲▼がロウレベルなら、書
き込みモードとされ、上記内部信号ceはハイレベルにさ
れる。そして、アドレスデコーダ回路XDCR,YDCR及びデ
ータ入力回路DIBには、その動作電圧として高電圧Vppが
供給される。書き込みが行われるワード線は、その電圧
が上記高電圧Vppになる。そして、フローティングゲー
トに電子を注入すべき記憶素子が結合されたデータ線
は、上記同様な高電圧Vppにされる。これにより、記憶
素子にチャンネル飽和電流が流れ、データ線に結合され
たドレイン近傍のピンチオフ領域では高電界により加速
された電子がイオン化を起こし、高エネルギーを持つ電
子、いわゆるホットエレクトロンが発生する。一方、フ
ローティングゲートは、ワード線が結合されたコントロ
ールゲートの電圧とドレイン電圧、及び基板とフローテ
ィングゲート間の容量とフローティングゲートとコント
ロールゲートとの容量とに決まる電圧となり、ホットエ
レクトロンを誘引して、フローティングゲートの電位を
負にする。これにより、コントロールゲートが結合され
たワード線の電位を選択状態にしても、非導通状態にな
るようにする。上記電子の注入を行わない記憶素子のド
レインは、ドレイン近傍のピンチオフ領域でホットエレ
クトロンが発生しないような低いレベルにされる。

チップイネーブル信号▲▼がロウレベルで、アウ
トプットイネーブル信号▲▼がロウレベルで、プロ
グラム信号▲▼がハイレベルでVppが書込み用高
電圧なら、ベリファイモードとされ、上記信号▲▼
がロウレベルで信号ceはハイレベルにされる。このベリ
ファイモードでは、各回路XDCR,YDCR及びDIBの動作電圧
は、電圧切り換え回路SWCにより高電圧Vppから電源電圧
Vccに切り換えられる。

チップイネーブル信号▲▼がロウレベルで、アウ
トプットイネーブル信号▲▼がロウレベルで、プロ
グラム信号▲▼がハイレベルでVppが読み出し用
低電圧（Vccと同じレベル）なら、前記説明したような
読み出しモードとされ、上記信号▲▼はロウレベル
で上記信号ceはハイレベルにされる。

チップイネーブル信号▲▼がロウレベルで、アウ
トプットイネーブル信号▲▼がハイレベルで、プロ
グラム信号▲▼がハイレベルでVppが高電圧な
ら、消去モードとされ、上記内部信号ceはハイレベルに
され、信号▲▼はハイレベルにされる。なお、外部
端子から消去動作を指示する制御信号を供給して、それ
をロウレベルにすることにより消去モードを指定しても
よい。

この消去モードのとき、Ｘデコーダ回路DCRは、全ワ
ード線を接地電位のような非選択レベルにする。消去制
御回路ERCは、MOSFETQ17をオン状態にして全ソース線CS
に消去のための高電圧Vppを供給する。これにより、記
憶素子Q1等はコントロールゲートからソースに向かう高
電界が作用し、そのフローティングゲートに蓄積された
電子がトンネル現象によってソース線CS側に引き抜かれ
ることによって消去動作が行われる。

また、前記のようなブロック毎の消去が行われると
き、Ｘアドレス信号の該当ビットが上記制御回路CONTに
供給されて、消去すべきメモリブロックを指定するため
に用いられる。このようなブロック毎の消去モードのと
きには、全ワード線が接地電位のような非選択レベルで
あり、上記アドレス信号の指定により、メモリアレイＭ
−ARYの全ソース線のうち特定のソース線に消去のため
の高電圧Vppを供給され、コントロールゲートからソー
スに向かう高電界が作用し、記憶素子Q1等のフローティ
ングゲートに蓄積された電子がトンネル現象によってソ
ース線側に引き抜かれることによって消去動作が行われ
る。この消去モードのとき、接地電位が与えられるソー
ス線に結合される記憶素子には、上記のような高電界が
作用せず上記のようなトンネル現象が生じない。これに
より、メモリアレイＭ−ARYの分割されたメモリブロッ
クのうち、ソース線に高電圧Vppが与えられたもののみ
が部分的に消去されることになる。

また、同図に示すように、共通データ線CDに対して消
去制御回路を設ける構成としてもよい。この場合には、
上記消去のためのトンネル現象をドレインが結合された
データ線との間で行うようにするものである。このよう
な消去方法を採る場合には、メモリアレイＭ−ARYのソ
ース線は回路の接地電位点に接続される。この構成で
は、カラムデコーダの動作をそのまま有効にすれば、ア
ドレス指定されたデータ線についてのみ消去動作を行わ
せるようにすることができる。全データ線を一括消去す
るときには、適当な制御信号を発生させて全データ線を
同時選択状態にするようにすればよい。

第２図には、この発明に係る電圧切り換え回路の一実
施例の要部回路図が示されている。

この実施例では、高電圧Vppと電源電圧Vccとをそれぞ
れＰチャンネルMOSFETQ23とQ24を通して出力させるよう
にする。上記ＰチャンネルMOSFETQ23とQ24とをスイッチ
制御回路SCにより選択的にスイッチ制御して、出力VC1
から切り換え出力電圧Vpp/Vppを得るものである。この
ため、スイッチMOSFETQ23とQ24は、それぞれがオン状態
にされるときには、電圧端子VppとVccがソース側として
作用し、出力VC1がドレイン側として作用する。

すなわち、制御信号C1が回路の接地電位のようなロウ
レベルにされたとき、ＰチャンネルMOSFETQ23がオン状
態になり、電源端子Vpp側がソースとして作用し、出力
側VC1側がドレインとして作用し、高電圧Vppをレベル損
失なく出力させることができる。このとき、MOSFETQ24
は、そのゲートに供給される制御信号C2が電源電圧Vpp
のようなハイレベルにされることによってオフ状態にさ
れる。

一方、制御信号C2が回路の接地電位のようなロウレベ
ルにされたとき、ＰチャンネルMOSFETQ24がオン状態に
なり、電源端子Vcc側がソースとして作用し、出力側VC1
側がドレインとして作用し、電源電圧Vccをレベル損失
なく出力させることができる。このとき、MOSFETQ23
は、そのゲートに供給される制御信号C1が高電圧Vppの
ようなハイレベルにされることによってオフ状態にされ
る。したがって、スイッチMOSFETQ23の制御信号C1は、
電圧Vppのようなハイレベルと0Vのようなロウレベルと
なり、ＮチャンネルMOSFETを用いた場合のような昇圧回
路が不要になる。また、高電圧Vppより高いレベルが存
在しないから、素子の耐圧破壊防止対策が簡略化でき
る。

この実施例では、端子Vppに回路の接地電位のような
低いレベルを与えたとき、電源電圧Vccからオン状態のM
OSFETQ24及びMOSFETQ23のウェル領域を端子Vppに接続し
た場合のドレインとウェル領域との寄生ダイオードを通
して直流電流が流れてしまうという不都合を回避するた
ために、MOSFETQ23が形成されるウェル領域、言い換え
るならば、MOSFETQ23のチャンネル領域には、ダイオー
ドD1とD2を介して端子Vpp又はVccが結合され、高い方の
電位が供給される。すなわち、端子Vppに約12Vのような
高電圧が供給された状態では、MOSFETQ23のウェル領域
は、ほゞ12Vのような高電圧となり、端子Vppに接地電位
を与えた場合にはほゞ電源電圧Vccのような5Vにされ
る。これにより、MOSFETQ23のソース（端子Vpp）とウェ
ル領域とが逆バイアス状態に置かれるため、電源電圧Vc
cから接地電位が与えられた端子Vppにむかって直流電流
が流れることはない。また、端子Vppに約12Vのような高
電圧が与えられた状態では、MOSFETQ23のウェル領域の
電位もそれとほゞ同じ電位になるから、そのゲートに接
地電位を供給してオン状態にして高電圧Vppを出力させ
る動作には何等悪影響を及ぼすことはない。

〔実施例２〕 第３図には、上記電圧切り換え回路の他の一実施例の
回路図が示されている。

この実施例では、前記第２図の実施例と異なり、２つ
の直列形態のＰチャンネルMOSFETQ36とQ37を通して高電
圧Vppを出力させるようにしている。そして、これらのM
OSFETQ36,Q37のウェル領域に供給するバイアス電圧は、
前記ダイオードD1とD2に代えダイオード接続されたＮチ
ャンネルMOSFETQ39とQ40を通して伝えられるようにして
いる。

スイッチ制御回路SCは、内部書き込み信号▲▼を
受け、上記制御信号C1,C1′及びC2を形成する。上記信
号C1,C1′及びC2は、内部書き込み信号▲▼に基づ
いて形成される。すなわち、内部書き込み信号▲▼
は、インバータ回路N1を介して定常的に電源電圧Vccが
ゲートに供給されたカット用MOSFETQ25及び定常的に高
電圧端子Vppの電圧がゲートに供給されたカット用MOSFE
TQ26を通して次のレベル変換回路に入力される。レベル
変換回路は、5V系の内部信号を12V系の高振幅レベルの
信号に変換する。レベル変換回路は、上記端子Vppの電
圧を動作電圧とするCMOSインバータ形態のＰチャンネル
MOSFETQ27及びＮチャンネルMOSFETQ28と、このCMOSイン
バータ回路の出力（C1）がゲートに供給され、上記端子
VppとCMOSインバータ回路の入力端子との間に設けられ
た帰還用のＰチャンネルMOSFETQ29から構成される。

レベル変換回路の動作は、次の通りである。書き込み
動作のとき、内部信号▲▼がロウレベルにされる。
それ故、インバータ回路N1の出力信号がハイレベルにな
り、それがMOSFETQ25とQ26を通してCMOSインバータ回路
の入力端子に伝えられる。これにより、ＮチャンネルMO
SFETQ28がオン状態になり、制御信号C1を回路の接地電
位のようなロウレベルにする。この出力信号C1のロウレ
ベルに応じてＰチャンネルMOSFETQ29がオン状態にな
り、CMOSインバータ回路の入力レベルを端子Vppに供給
れる高電圧とする。これにより、CMOSインバータ回路を
構成するＰチャンネルMOSFETQ27をオフ状態にできる。
このとき、MOSFETQ25は、そのゲートとソースが共に電
源電圧Vccのようなハイレベルにされるため、オフ状態
になり、上記端子VppからMOSFETQ29、Q26とQ25を通して
端子Vcc側に直流電流が流れることがない。上記信号C1
のロウレベルにより、ＰチャンネルMOSFETQ36がオン状
態となり、後述するスイッチMOSFETQ37とを通して出力
電圧VC1を高電圧Vppに切り換えるものである。

なお、端子Vppに高電圧が供給された状態で、内部信
号▲▼がハイレベルならインバータ回路N1の出力信
号がロウレベルになり、CMOSインバータ回路の入力には
ロウレベルの信号が供給される。それ故、Ｐチャンネル
MOSFETQ27がオン状態に、ＮチャンネルMOSFETQ28がオフ
状態になるため、出力信号C1は端子Vppから供給される
高電圧に従った高レベルにされる。このとき、帰還用の
ＰチャンネルMOSFETQ29は出力信号C1の高レベルに応じ
てオフ状態にされるものである。これにより、電圧切り
換え用のスイッチMOSFETQ36をオフ状態にすることがで
きる。

内部書き込み信号▲▼は、他方においてインバー
タ回路N2を介して定常的に電源電圧Vccがゲートに供給
されたカット用MOSFETQ30を通して前記同様な構成のレ
ベル変換回路に入力される。このレベル変換回路は、CM
OSインバータ回路を構成するＰチャンネルMOSFETQ31と
ＮチャンネルMOSFETQ32及び帰還用のＰチャンネルMOSFE
TQ33とからなり、その動作電圧を上記電圧切り換え回路
の出力電圧VC1として、上記スイッチMOSFETQ36に直列形
態に接続されたＰチャンネルMOSFETQ37のゲートに供給
される制御信号C1′を形成する。このレベル変換回路の
出力信号は、他方において、上記出力電圧VC1を動作電
圧とするＰチャンネルMOSFETQ34とＮチャンネルMOSFETQ
35からなるCMOSインバータ回路の入力に供給される。こ
のCMOSインバータ回路（Q34,Q35）の出力信号C2は、電
圧切り換えスイッチMOSFETQ38のゲートに供給される。

上記同様に、端子Vppに約12Vのような書き込み用の高
電圧が供給された状態で、内部書き込み信号▲▼が
ロウレベルなら、上記レベル変換回路により出力される
制御信号C1′が前記同様に回路の接地電位のようなロウ
レベルになり、スイッチMOSFETQ37をオン状態にして、
出力電圧VC1を前記のように高電圧Vppとする。このと
き、制御信号C2は、CMOSインバータ回路（Q34,Q35）に
より高レベルとなる。内部電源電圧Vccを出力するスイ
ッチMOSFETQ38は、そのゲートに上記高レベルの制御信
号C2が供給されること、及びこの状態では出力電圧VC1
側がソースとして作用するためオフ状態になるものであ
る。

上記状態で内部信号▲▼がハイレベルになると、
前記２つのレベル変換回路から出力される制御信号C1と
C1′が共に高電圧のハイレベルになるためスイッチMOSF
ETQ36とQ37がオフ状態になり、CMOSインバータ回路（Q3
4,Q35）から出力される制御信号C2がロウレベルに変化
する。これにより、スイッチMOSFETQ38がオン状態にな
って出力電圧VC1を電源電圧Vccに切り換えるものとな
る。

〔実施例３〕 第４図には、上記電圧切り換え回路の他の一実施例の
回路図が示されている。

この実施例では、前記第３図の実施例と異なり、２つ
の直列形態のＰチャンネルMOSFETQ36とQ37のうち、出力
側のMOSFETQ37が形成されるウェル領域（チャンネル領
域）は、低電圧側を出力させるスイッチMOSFETQ38が形
成されるウェル領域とともに出力電圧VC1が供給される
ようになっている。この構成では、上記ＰチャンネルMO
SFETQ36のウェル領域は端子Vppに定常的に接続される。
したがって、この構成では前記実施例のように高電圧側
を出力させるＰチャンネルMOSFETが形成されるウェル領
域にバイアス電圧を伝えるダイオードD1,D2又はダイオ
ード形態のMOSFETQ40,Q41が省略される。

なお、上記スイッチMOSFETQ36,Q37及びQ38のゲートに
供給されるスイッチ制御信号C1,C1′及びC2を形成する
制御回路は、前記同様であるのでその説明を省略する。

この実施例では、端子Vppに接地電位が与えられるよ
うな動作モードのとき、MOSFETQ37のウェル領域とドレ
インとのPN接合が逆バイアスとなるため前記同様に貫通
電流が生じることがない。

〔実施例４〕 第５図には、上記電圧切り換え回路の更に他の一実施
例の回路図が示されている。

この実施例では、電圧切り換え用のスイッチMOSFETQ2
3とQ24において、端子Vppを接地電位としたときに直流
電流が流れないようにするため、高電圧側のMOSFETQ23
のソース側にダイオードD3を設けるものである。この構
成では、MOSFETQ23が形成されるウェル領域はそのソー
スと定常的に接続される。したがって、この実施例回路
では、前記第２図の実施例回路のように、MOSFETQ23が
形成されるウェル領域にバイアス電圧を供給するダイオ
ード（又はダイオード形態のMOSFET）を省略できる。

第６図には、上記MOSFETQ23とQ24の一実施例の概略構
造断面図が示されている。このMOSFETQ23とQ24は、第３
図及び第４図の実施例のスイッチMOSFET36及びQ38に相
当する。ただし、それが形成されるウェル領域WELL1、W
ELL2に与えられるバイアス電圧がそれぞれ前記実施例の
回路のように異なるものである。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）比較的低い電位とされた第１の電圧端子にソース
が結合された第１のスイッチMOSFETと、選択的に上記比
較的低い電位より低い電位か又は比較的高い電位かが供
給される第２の電圧端子にソースが結合された第２のス
イッチMOSFETを用いてドレインから選択的に２つの電圧
を出力させることにより昇圧回路を不要にできるととも
に、上記第２のスイッチMOSFETが形成されるウェル領域
に上記第１又は第２の電圧端子のうちいずれか高い方の
で異を伝えることによって貫通電流の発生を防止するこ
とができるという効果が得られる。

（２）比較的低い電位とされた第１の電圧端子にソース
が結合された第１のスイッチMOSFETと、選択的に上記比
較的低い電位より低い電位か又は比較的高い電位かが供
給される第２の電圧端子にソースが結合され、それが形
成されるウェル領域が上記第２の電圧端子に結合された
第２のスイッチMOSFETと、上記第１の第２のMOSFETと直
列接続され、それが形成されるウェル領域が上記第１の
MOSFETが形成されるウェル領域とともに出力端子に結合
された第３のスイッチMOSFETとを用い、上記第１又は第
２と第３のスイッチMOSFETを選択的にスイッチ制御して
出力電圧を得る構成とすることにより、上記同様に昇圧
回路を不要にできるととともに貫通電流の発生を防止す
ることができるという効果が得られる。

（３）比較的低い電位とされた第１の電圧端子にダイオ
ードを介してソースが結合された第１のスイッチMOSFET
と、選択的に上記比較的低い電位より低い電位か又は比
較的高い電位かが供給される第２の電圧端子にソースが
結合された第２のスイッチMOSFETとを用いることによ
り、昇圧回路を不要とするとともに貫通電流の発生を防
止することができるという効果が得られる。

（４）上記（１）ないし（３）により、昇圧回路が不要
にできるから高集積化が可能になるとともに、電圧切り
換え動作を高速化することができるという効果が得られ
る。

（５）上記（１）ないし（３）により、制御信号のレベ
ルが昇圧されないから、素子の耐圧破壊に対する保護を
簡略化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、比較的高い
電圧と比較的低い電圧が共に負極性とする半導体集積回
路装置の場合、前記実施例のＰチャンネルMOSFETとＮチ
ャンネルMOSFETとの導電型を逆に構成すればよい。ま
た、スイッチ制御回路の構成は、そのスイッチ制御の動
作条件に応じて種々の実施形態を採ることができるもの
である。

また、上記電圧切り換え回路が設けられる半導体集積
回路装置としては、前記のようなEEPROMの他、消去動作
紫外線の照射によって行うEPROMにそのまま利用でき
る。

この発明は、上記EEPROMやEPROMの他、動作電圧とし
て前記のような高電圧と低電圧を用いる各種半導体集積
回路装置に広く利用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、比較的低い電位とされた第１の電圧端子
にソースが結合された第１のスイッチMOSFETと、選択的
に上記比較的低い電位より低い電位か又は比較的高い電
位かが供給される第２の電圧端子にソースが結合された
第２のスイッチMOSFETを用いてドレインから選択的に２
つの電圧を出力させることにより昇圧回路を不要にでき
るから高集積化と素子の耐圧保護が簡単になるととも
に、上記第２のスイッチMOSFETが形成されるウェル領域
に上記第１又は第２の電圧端子のうちいずれか高い方の
電位を伝えることによって貫通電流の発生を防止するこ
とができる。

【図面の簡単な説明】

第１図は、この発明が適用されたEEPROMの一実施例を示
す回路図、 第２図は、この発明に係る電圧切り換え回路の一実施例
を示す概略回路図、 第３図は、上記電圧切り換え回路の他の一実施例を示す
回路図、 第４図に、上記電圧切り換え回路の他の一実施例を示す
回路図、 第５図は、上記電圧切り換え回路の更に他の一実施例を
示す概略回路図、 第６図は、スイッチMOSFETの一実施例を示す概略構造断
面図である。 XADB,YADB……アドレスバッファ、XDCR……Ｘアドレス
デコーダ、YDCR……Ｙアドレスデコーダ、Ｍ−ARY……
メモリアレイ、PA……初段増幅回路、SA……センスアン
プ、DIB……データ入力バッファ、DOB……データ出力バ
ッファ、CONT……制御回路、ERC……消去制御回路、SWC
……電圧切り換え回路、SC……スイッチ制御回路、N1,N
2……インバータ回路、WELL1,WELL2……ウェル領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 (72)発明者 松尾 章則 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 庄司 和良 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 井口 真理子 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 窪田 康郎 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 武藤 匡志 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 高木 仁志 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (56)参考文献 特開 昭58−114396（ＪＰ，Ａ) 特開 昭60−20394（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】電源電圧が供給された第１の電圧端子と、 動作モードに応じて上記電源電圧より高い電圧と、上記
   電源電圧よりも低い電圧に切り替えられる第２の電圧端
   子と、 第１のＮ型ウェル領域に形成され、上記第１の電圧端子
   にソース，ドレイン経路の一方が結合されたＰチャンネ
   ル型の第１のスイッチMOSFETと、 第２のＮ型ウェル領域に形成され、上記第２の電圧端子
   にソース，ドレイン経路の一方が結合されたＰチャンネ
   ル型の第２のスイッチMOSFETと、 上記第１と第２の電圧端子からそれぞれ上記第２のＮ型
   ウェル領域に向かって電流を流すように接続された第１
   と第２の一方向性素子と、 上記第１と第２のスイッチMOSFETを選択的に切り替える
   制御信号を形成して上記第１と第２のスイッチMOSFETの
   ゲートに供給するスイッチ制御回路とを含み、 上記第１のスイッチMOSFETと第２のスイッチMOSFETの共
   通化されたソース，ドレイン経路の他方から上記第１又
   は第２の電圧端子に対応した出力電圧を得るようにして
   なる電圧切り替え回路を備えてなることを特徴とする半
   導体集積回路装置。