JPH02187997A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばＥＰＲ
ＯＭ　（イレーザブル＆プログラマブル・リード・オン
リー・メモリ）のように内部論理回路の動作に用いられ
る５■のような比較的低い電圧と、書き込み電圧のよう
な比較的高い電圧とを切り換える電圧切り換え回路を備
えた半導体集積回路装置に利用して有効な技術に関する
ものである。

〔従来の技術〕

ＥＦＲＯＭ等の不揮発メモリ装置では、ワード線（Ｘ系
）ｉ！択倍信号カラム（ｙ系）選択信号を読み出し動作
時には約５Ｖのような比較的低い電位とし、書き込み動
作時には約１２Ｖのような比較的高い電位に切り換える
必要がある。このような選択信号を形成するデコーダ回
路の動作電圧を切り換える電圧切り換え回路を備えたＥ
ＰＲＯＭに関しては、例えば昭和６０年３月発行「日立
ＩＣメモリデータブック」頁２９８〜頁３０２がある。

〔発明が解決しようとする課題〕

上記の電圧切り換え回路では、書き込み用の高電圧を選
択的に出力されるスイッチＭＯＳＦＥＴとして、Ｎチャ
ンネルＭＯＳＦＥＴを用いるものである。この場合、出
力される高電圧がスイッチＭＯＳＦＥＴのしきい値電圧
によって低下させられるのを防ぐために、スイッチＭＯ
ＳＦＥＴをオン状態にする制御信号としては上記高電圧
以上に昇圧された昇圧電圧を用いる。

したがって、従来の電圧切り換え回路では、昇圧回路を
必要とするため、レイアウト面積が増大してしまうこと
の他、スイッチ制御電圧が昇圧された高電圧になるため
素子の耐圧破壊に対する配慮が必要になる。また、昇圧
回路を用いてスイッチ制御信号を形成するから切り換え
動作が遅くなるという問題も有する。

この発明の目的は、高密度とした電圧切り換え回路を備
えた半導体集積回路装置を提供することにある。

この発明の他の目的は、素子の耐圧保護の簡素化を図っ
た電圧切り換え回路を備えた半導体集積回路装置を提供
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、比較的低い電位とされた第１の電圧端子にソ
ースが結合された第１のスイッチＭＯ３ＦＥ　Ｔと、選
択的に上記比較的低い電位より低い電位か又は比較的高
い電位かが供給される第２の電圧端子にソースが結合さ
れた第２のスイッチＭＯＳＦＥＴとをスイッチ制御して
一方の電圧を出力させるとともに、上記第２のスイッチ
ＭＯＳＦＥＴが形成されるウェル領域に上記第１又は第
２の電圧端子のうちいずれか高い方の電位を一方向性素
子を介して伝えるようにする。

〔作　用〕

上記した手段によれば、第２のスイッチＭＯＳＦＥＴの
スイッチ制御には第２の電圧端子から供給される比較的
高い電圧を用いることができるから昇圧回路が不要にな
り、第２の電圧端子を回路の接地電位のように低くした
ときには第２のスイッチＭＯＳ　Ｆ　ＥＴのソース、ド
レインとそれが形成されるウェル領域が逆バイアスされ
ているから第１の電圧端子から接地電位に向かって貫通
電流が流れることもない。

〔実施例１〕 第１図には、この発明が適用されたＥＥＰＲＯＭ（エレ
クトリカリ及イレーザブル・プログラマブル・リード・
オンリー・メモリ）のメモリアレイ部の一実施例の回路
図が示されている。同図の各回路素子は、特に制限され
ないが、公知のＣＭＯＳ（相補型ＭＯ３）集積回路の製
造技術によって、１個の単結晶シリコンのような半導体
基板上において形成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
し、回路の接地電位が供給される。

Ｎ型ウェル領域は、その上に形成されたＰチャンネルＭ
ＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐチャンネル
ＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領域は、
電源電圧Ｖｃｃに結合される。

特に制限されないが、この実施例のＥＥＰＲＯＭは、外
部端子から供給されるＸ、Ｙアドレス信号ＡＸ、ＡＹを
受けるアドレスバッファを通して形成された相補アドレ
ス信号がアドレスデコーダＤＣＨに供給される。同図で
は、アドレスバッファとアドレスデコーダとが同じ回路
ブロックＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲとしてそ
れぞれ示されている。特に制限されないが、上記アドレ
スバッファＸＡＤＢ、ＹＡＤＢは、内部チップ選択信号
ｃｅにより活性化され、外部端子からのアドレス信号Ａ
Ｘ、ＡＹを取り込み、外部端子から供給されたアドレス
信号と同相の内部アドレス信号と逆相のアドレス信号と
からなる相補アドレス信号を形成する。

ロウ（Ｘ）アドレスデコーダ（Ｘ）ＤＣＲは、アドレス
バッファＸＡＤＢの相補アドレス信号に従ったメモリア
レイＭ−ＡＲＹのワード線Ｗの選択信号を形成する。

カラム（Ｙ）アドレスデコーダ（Ｙ）ＤＣＲは、アドレ
スバッファＹＡＤＢの相補アドレス信号に従ったメモリ
アレイＭ−ＡＲＹのデータＡｙ？ｔ　Ｄの選択信号を形
成する。

上記メモリアレイＭ−ＡＲＹは、コン［・ロールゲート
とフローティングゲートを有するスタックドゲート構造
の記ｔａ素子（不揮発性メモリ素子・・ＭＯＳＦＥＴＱ
Ｉ−Ｑ６）と、ワード線Ｗｌ。

Ｗ２・・・、及びデータ線Ｄｉ−Ｄｎとにより構成され
ている。上記記憶素子は、特に制限されないが、ＥＦＲ
ＯＭの記憶素子と類似の構造とされる。ただし、その消
去動作が後述するようにフローティングゲートとソース
線に結合されるソース間のトンネル現象を利用して電気
的に行われる点が、従来の紫外線を用いたＥＦＲＯＭの
消去方法と異なる。

メモリアレイＭ−ＡＲＹにおいて、同じ行に配置された
記憶素子Ｑ１〜Ｑ３　（Ｑ４〜Ｑ６）のコントロールゲ
ートは、それぞれ対応するワード線Ｗｌ　　（Ｗ２）に
接続され、同じ列に配置された記憶素子Ｑｌ、Ｑ４〜Ｑ
３．Ｑ６のドレインは、それぞれ対応するデータ線Ｄｌ
ｘＤｎに接続されている。この実施例では、メモリアレ
イＭ−ＡＲＹのソース線Ｃ８が共通化されて、Ｐチャン
ネルＭＯＳＦＥＴＱ１７とＮチャンネルＭＯＳＦＥＴＱ
１８とにより、−括して消去電圧Ｖｐρ又は書き込み／
読み出しのための接地電位が選択的に与えられる。すな
わち、消去制御回路ＥＲＣは、制御信号ｅｔｃにより消
去モードが指示されると、ＰチャンネルＭＯＳＦＥＴＱ
Ｉ　７をオン状態にして共通ソース線Ｃ８を一括して高
電圧ｖｐｐにし、それ以外はＮチャンネルＭＯＳＦＥＴ
Ｑ１８をオン状態にして回路の接地電位とする。

この場合、メモリアレイＭ−ＡＲＹの部分的な消去を実
現するならば、後述するようなＸデコーダ回路ＤＣＲは
、ワード線を部分的に高電圧ｖｐｐ／又は回路の接地電
位にするものである。すなわち、Ｘデコーダ回路ＤＣＲ
は、書き込み動作のときのように１つのワード線を高電
圧の選択レベルとして、残り全部のワード線を回路の接
地電位のような非選択レベルとする動作と異なり、消去
を行うべきメモリブロックに対応したワード線を部分的
に非選択レベルとし、それ以外を高電圧Ｖｌ）［１とす
る機能が付加される。この構成では、上記非選択レベル
とされたワード線に結合された記憶素子には、後述する
ような高電界が作用してトンネル現象による消去動作が
行われる。これに対して、高電圧Ｖｌ）Ｉ）とされたワ
ード線に結合される記憶素子においては、コントロール
ゲートとソースとが同電位となり、上記のような高電界
が印加されないからトンネル現象を利用した消去動作が
行われない。

なお、上記のような部分的な消去を可能にする別の構成
として、１つのメモリアレイＭ−ＡＲＹにおいて、マト
リックス配置される記憶素子を縦方向にｎブロックに分
割し、各ブロック毎のソース線を共通化して、それぞれ
に複数からなる消去制御回路ＥＲＣＩ〜ＥＲＣｎを設け
て上記のような電圧を供給する構成としてもよい。

特に制限されないが、８ビツトの単位での書き込み／読
み出しを行うため、上記メモリアレイＭＡＲＹは、合計
で８組設けられるよう構成される。同図においては、上
記のようなｎ分割されたメモリブロックを持つ１つのメ
モリアレイＭ−ＡＲＹが代表として例示的に示されてい
る。

上記１つのメモリアレイＭ−ＡＲＹを構成する各データ
線Ｄ１ｘＤｎは、上記アドレスデコーダＤＣＲ（Ｙ）に
よって形成された選択信号を受けるカラム（列）選択ス
イッチＭＯＳ　Ｆ　ＥＴＱ　７〜Ｑ９を介して、共通デ
ータ線ＣＤに接続される。

共通データ線ＣＤは、各メモリブロックに対応して設け
られる。共通データ線ＣＤには、外部端子Ｉ１０から入
力される書込み信号を受ける書込み用のデータ入カバソ
ファＤＩＢの出力端子がスイッチＭＯＳＦＥＴＱ２１を
介して接続される。同様に他のメモリアレイＭ−ＡＲＹ
に対しても、上記同様なカラム選択回路スイッチＭＯＳ
ＦＥＴが設けられ、それに対応したアドレスデコーダに
より選択信号が形成される。

上記メモリアレイＭ−ＡＲＹに対応して設けられる共通
データ線ＣＤには、スイッチＭＯＳＦＥＴＱ１６を介し
てセンスアンプＳＡの入力段回路を構成し、次に説明す
る初段増幅回路ＰＡの入力端子に結合される。

上記例示的に示されている共通データ線ＣＤは、読み出
し制御信号ｓｃによりオン状態にされるＭＯＳＦＥＴＱ
Ｉ　６を通して、そのソースが接続されたＮチャンネル
型の増幅ＭＯＳＦＥＴＱＩ　１のソースに接続される。

この増幅ＭＯＳＦＥＴＱ１１のドレインと電源電圧端子
Ｖｃｃとの間には、そのゲートに回路の接地電位の印加
されたＰチャンネル型の負荷ＭＯＳＦＥＴＱＩ　２が設
けられる。

上記負荷ＭＯＳＦＥＴＱＩ　２は、読み出し動作のため
に共通データ線ＣＤにプリチャージ電流を流すような動
作を行う。

上記増幅ＭＯ３ＦＢＴＱ１ｉの感度を高くするため、ス
イッチＭＯＳＦＥＴＱ１６を介した共通データ線ＣＤの
電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１３とＰ
チャンネル型の負荷ＭＯＳＦＥＴＱ１４とからなる反転
増幅回路の入力である駆動ＭＯＳＦＥＴＱＩ　３のゲー
トに供給される。

この反転増幅回路の出力電圧は、上記増幅ＭＯＳＦＥＴ
ＱＩＩのゲートに供給される。さらに、センスアンプの
非動作期間での無駄な電流消費を防止するため、上記増
幅ＭＯＳＦＥＴＱＩ１．のゲートと回路の接地電位点と
の間には、ＮチャンネルＭＯＳＦＥＴＱＩ　５が設けら
れる。このＭＯＳＦＥＴＱ１５と上記ＰチャンネルＭＯ
ＳＦＥＴＱＩ４のゲートには、共通にセンスアンプの動
作タイミング信号ｉが供給される。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号ＳＣはロウレベルにされ、ＭＯＳＦＥＴＱ
Ｉ　４はオン状態に、ＭＯＳ　Ｆ　ＥＴＱ１５はオフ状
態にされる。メモリセルは、書込みデータに従って、ワ
ード線の選択レベルに対して高いしきい値電圧か又は低
いしきい値電圧を持つものである。

各アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選
択されたメモリセルがワード線が選択レベルにされてい
るにもかかわらずオフ状態にされている場合、共通デー
タ線ＣＤは、ＭＯＳＦＥＴＱ１２とＱｌｌからの電流供
給によって比較的ハイレベルにされる。一方、選択され
たメモリセルがワード線選択レベルによってオン状態に
されている場合、共通データ線ＣＤは比較的ロウレベル
にされる。

この場合、共通データ線ＣＤのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形成された比
較的低いレベルの出力電圧がＭＯＳＦＥＴＱＩＩのゲー
トに供給されることによって比較的低い電位に制限され
る。一方、共通データ線ＣＤＯロウレベルは、このロウ
レベルの電位を受ける反転増幅回路により形成された比
較的高いレベルの電圧がＭＯＳＦＥＴＱＩ　１のゲート
に供給されることによって比較的高い電位に制限される
。このような共通データ線ＣＤのハイレベルとロウレベ
ルとを制限すると、この共通データ線ＣＤ等に信号変化
速度を制限する浮遊容量等の容量が存在するにかかわら
ずに、読み出しの高速化を図ることができる。すなわち
、複数のメモリセルからのデータを次々に読み出すよう
な場合において共通データ線ＣＤの一方のレベルが他方
のレベルへ変化させられるまでの時間を短くすることが
できる。このような高速読み出し動作のために、上記負
荷ＭＯＳＦＥＴＱ１２のコンダクタンスは比較的大きく
設定される。

なお、上記増幅用のＭＯＳＦＥＴＱＩ　１は、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をＣＭ
ＯＳインバータ回路によって構成されたセンスアンプＳ
Ａに伝える。そして、このセンスアンプＳＡの出力信号
は、対応したデータ出カバソファＤＯＢによって、特に
制限されないが、増幅されて上記外部端子Ｉ１０から送
出される。

また、上記外部端子Ｉ１０から供給される書き込み信号
は、データ人カバソファＤＩＢを介して、上記共通デー
タ線ＣＤに伝えられる。他のメモリブロックに対応した
共通データ線と外部端子との間においても、上記同様な
入力段回路及びセンスアンプ並びにデータ出カバソファ
からなる読み出し回路と、データ入カバソファからなる
書き込み回路とがそれぞれ設けられる。

制御回路Ｃ０ＮＴは、特に制限されないが、外部端子Ｃ
Ｅ、ＯＥ、ＰＧＭ及びＶｐｐに供給されるチップイネー
ブル信号、アウトプットイネーブル信号、プログラム信
号及び書込み／消去用高電圧に応じて、内部制御信号ｃ
ｅ、ｓｃ等の内部タイミング信号、消去信号ｅｔｃを形
成する。また、その動作モードに応じて、アドレスデコ
ーダ等に動作電圧Ｖｃｃ／Ｖｐｐを選択的に供給する電
圧切り換え回路ＳＷＣを含んでいる。

例えば、書き込み／消去用高電圧ｖｐｐが供給された状
態において、チップイネーブル信号ＣＥがロウレベルで
、アウトプットイネーブル信号ＯＥがハイレベルで、プ
ログラム信号ＰＧＭがロウレベルなら、占き込みモード
とされ、上記内部信号ｃｅはハイレベルにされる。そし
て、アドレスデコーダ回路ＸＤＣＲ，ＹＤＣＲ及びデー
タ入力回路ＤＩＢには、その動作電圧として高電圧ｖｐ
ｐが供給される。書き込みが行われるワード線は、その
電圧が上記高電圧Ｖｌ）Ｉ）になる。そして、フローテ
ィングゲートに電子を注入すべき記憶素子が結合された
データ線は、上記同様な高電圧ｖｐｐにされる。これに
より、記憶素子にチャンネル飽和電流が流れ、データ線
に結合されたドレイン近傍のピンチオフ領域では高電界
により加速された電子がイオン化を起こし、高エネルギ
ーを持つ電子、いわゆるホットエレクトロンが発生する
。一方、フローティングゲートは、ワード線が結合され
たコントロールゲートの電圧とドレイン電圧、及び基板
とフローティングゲート間の容量とフローティングゲー
トとコントロールゲートとの容量とに決まる電圧となり
、ホットエレクトロンを誘引して、フローティングゲー
トの電位を負にする。これにより、コントロールゲート
が結合されたワード線の電位を選択状態にしても、非導
通状態になるようにする。上記電子の注入を行わない記
憶素子のドレインは、ドレイン近傍のピンチオフ領域で
ホットエレクトロンが発生しないような低いレベルにさ
れる。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがロウレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが書込み用高電圧なら、ベ
リファイモードとされ、上記信号−がロウレベルで信号
ｃｅはハイレベルにされる。このベリファイモードでは
、各回路ＸＤＣＲ，ＹＤＣＲ及びＤＩＢの動作電圧は、
電圧切り換え回路ＳＷＣにより高電圧ＶＰＩ）から電源
電圧Ｖｃｃに切り換えられる。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがロウレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが読み出し用低電圧（Ｖｃ
ｃと同じレベル）なら、前記説明したような読み出しモ
ードとされ、上記信号ｉτはロウレベルで上記信号ｃｅ
はハイレベルにされる。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがハイレベルで、プログラム信号
ＰＧＭがハイレベルでＶｌ）Ｉ）が高電圧なら、消去モ
ードとされ、上記内部信号ｃ８はハイレベルにされ、信
号前はハイレベルにされる。なお、外部端子から消去動
作を指示する制御信号を供給して、それをロウレベルに
することにより消去モードを指定してもよい。

この消去モードのとき、Ｘデコーダ回路ＤＣＲは、全ワ
ード線を接地電位のような非選択レベルにする。消去制
御回路ＥＲＣは、ＭＯＳＦＥＴＱ１７をオン状態にして
全ソース線Ｃ８に消去のための高電圧ｖｐｐを供給する
。これにより、記憶素子Ｑｌ等はコントロールゲートか
らソースに向かう高電界が作用し、そのフローティング
ゲートに蓄積された電子がトンネル現象によってソース
線Ｃ８側に引き抜かれることによって消去動作が行われ
る。

また、前記のようなブロック毎の消去が行われるとき、
Ｘアドレス信号の該当ビットが上記制御回路Ｃ０ＮＴに
供給されて、消去すべきメモリブロックを指定するため
に用いられる。このようなブロック毎の消去モードのと
きには、全ワード線が接地電位のような非選択レベルで
あり、上記アドレス信号の指定により、メモリアレイＭ
−ＡＲＹの全ソース線のうち特定のソース線に消去のた
めの高電圧Ｖｌ）Ｐを供給され、コントロールゲートか
らソースに向かう高電界が作用し、記憶素子Ｑｌ等のフ
ローティングゲートに蓄積された電子がトンネル現象に
よってソース線側に引き抜かれることによって消去動作
が行われる。この消去モードのとき、接地電位が与えら
れるソース線に結合される記憶素子には、上記のような
高電界が作用せず上記のようなトンネル現象が生じない
。これにより、メモリアレイＭ−ＡＲＹの分割されたメ
モリフロックのうち、ソース線に高電圧■ρｐが与えら
れたもののみが部分的に消去されることになる。

また、同図に示すように、共通データ線ＣＤに対して消
去制御回路を設ける構成としてもよい。

この場合には、上記消去のためのトンネル現象をドレイ
ンが結合されたデータ線との間で行うようにするもので
ある。このような消去方法を採る場合には、メモリアレ
イＭ−ＡＲＹのソース線は回路の接地電位点に接続され
る。この構成では、カラムデコーダの動作をそのまま有
効にすれば、アドレス指定されたデータ線についてのみ
消去動作を行わせるようにすることができる。全データ
線を一括消去するときには、適当な制御信号を発生させ
て全データ線を同時選択状態にするようにすればよい。

第２図には、この発明に係る電圧切り換え回路の一実施
例の要部回路図が示されている。

この実施例では、高電圧ｖｐｐと電源電圧Ｖｃｃとをそ
れぞれＰチャンネルＭＯＳＦＥＴＱ２３とＱ２４を通し
て出力させるようにする。上記ＰチャンネルＭＯＳＦＥ
ＴＱ２３とＱ２４とをスイッチ制御回路ＳＣにより選択
的にスイッチ制御して、出力ＶＣＩから切り換え出力電
圧Ｖｐｐ／Ｖｐｐを得るものである。このため、スイ・
ノチＭＯＳ　Ｆ　ＥＴＱ２３とＱ２４は、それぞれがオ
ン状態にされるときには、電圧端子ｖｐｐとＶｃｃがソ
ース側として作用し、出力ＶＣＩがドレイン側として作
用する。

すなわち、制御信号Ｃ１が回路の接地電位のようなロウ
レベルにされたとき、ＰチャンネルＭＯＳＦＥＴＱ２３
がオン状態になり、電源端子ｖｐｐ側がソースとして作
用し、出力側■Ｃ１側がドレインとして作用し、高電圧
Ｖｆｌ＋）をレベル損失な（出力させることができる。

このとき、ＭＯＳＦＥＴＱ２４は、そのゲートに供給さ
れる制御信号Ｃ２が電源電圧ｖｐｐのようなハイレベル
にされることによってオフ状態にされる。

一方、制御信号Ｃ２が回路の接地電位のようなロウレベ
ルにされたとき、ＰチャンネルＭＯＳＦＥＴＱ２４がオ
ン状態になり、電源端子Ｖｃｃ側がソースとして作用し
、出力側ＶＣＩ側がドレインとして作用し、電源電圧Ｖ
ｃｃをレベル損失なく出力させることができる。このと
き、ＭＯＳＦＥＴＱ２３は、そのゲートに供給される制
御信号Ｃ１が高電圧Ｖｒｌりのようなハイレベルにされ
ることによってオフ状態にされる。したがって、スイッ
チＭＯＳＦＢＴＱ２３（７）制御信号ＣＩは、電圧ｖｐ
ｐのようなハイレベルとＯＶのようなロウレベルとなり
、Ｎチャンネル領域　Ｓ　Ｆ　ＥＴを用いた場合のよう
な昇圧回路が不要になる。また、高電圧Ｖｌ）Ｉ）より
高いレベルが存在しないから、素子の耐圧破壊防止対策
が簡略化できる。

この実施例では、端子Ｖｐρに回路の接地電位のような
低いレベルを与えたとき、電源電圧Ｖｃｃからオン状態
のＭＯＳＦＥＴＱ２４及びＭＯ’５ＦＥＴＱ２３のウェ
ル領域を端子Ｖｐｐに接続した場合のドレインとウェル
領域との寄生ダイオードを通して直流電流が流れてしま
うという不都合を回避するたために、ＭＯＳＦＥＴＱ２
３が形成されるウェル領域、言い換えるならば、ＭＯＳ
ＦＥＴＱ２３のチャンネル領域には、ダイオードＤ−１
とＤ２を介して端子ｖｐｐ又はＶｃｃが結合され、高い
方の電位が供給される。すなわち、端子ｖｐｐに約１２
■のような高電圧が供給された状態では、ＭＯ８ＦＥＴ
Ｑ２３のウェル領域は、はｘ’１２Ｖ（７）ような高電
圧となり、端子ｖｐｐに接地電位を与えた場合にははＸ
゛電源電圧Ｖｃｃのような５Ｖにされる。

これにより、ＭＯＳＦＥＴＱ２３のソース（端子Ｖｐｐ
）とウェル領域とが逆バイアス状態に置かれるため、電
源電圧Ｖｃｃから接地電位が与えられた端子ｖｐｐにむ
かって直流電流が流れることはない。

また、端子ｖｐｐに約１２Ｖのような高電圧が与えられ
た状態では、ＭＯＳＦＥＴＱ２３のウェル領域の電位も
それとはソ゛同じ電位になるから、そのゲートに接地電
位を供給してオン状態にして高電圧Ｖｌ）Ｐを出力させ
る動作には同等悪影響を及ぼすことはない。

〔実施例２〕 第３図には、上記電圧切り換え回路の他の一実施例の回
路図が示されている。

この実施例では、前記第２図の実施例と異なり、２つの
直列形態のＰチャンネルＭＯＳＦＥＴＱ３６とＣ３７を
通して高電圧ＶＰｐを出力させるようにしている。そし
て、これらのＭＯＳ　Ｆ　ＥＴＱ　３６、Ｃ３７のウェ
ル領域に供給するバイアス電圧は、前記ダイオードＤｉ
とＤ２に代えダイオード接続されたＮチャンネルＭＯＳ
ＦＥＴＱ３９とＣ４０を通して伝えられるようにしてい
る。

スイッチ制御回路ＳＣは、内部書き込み信号ＷＥを受け
、上記制御信号Ｃ１，ＣＩ”及びＣ２を形成する。上記
信号ＣＩ、Ｃ１″及びＣ２は、内部書き込み信号ＷＥに
基づいて形成される。すなわち、内部書き込み信号ＷＥ
は、インバータ回路Ｎｌを介して定常的に電源電圧Ｖｃ
ｃがゲートに供給されたカット用ＭＯＳＦＥＴＱ２５及
び定常的に高電圧端子Ｖｌ）Ｉ）の電圧がゲートに供給
されたカント用ＭＯＳＦＥＴＱ２６を通して次のレベル
変換回路に入力される。レベル変換回路は、５■系の内
部信号を１２Ｖ系の高振幅レベルの信号に変換する。レ
ベル変換回路は、上記端子ｖｐｐの電圧を動作電圧とす
るＣＭＯＳインバータ形態のＰチャンネルＭＯＳＦＥＴ
Ｑ２７及びＮチャンネルＭＯＳＦＥＴＱ２８と、このＣ
ＭＯＳインバータ回路の出力（Ｃ１）がゲートに供給さ
れ、上記端子Ｖｌ）ｐとＣＭＯＳインバータ回路の入力
端子との間に設けられた帰還用のＰチャンネルＭ　ＯＳ
　Ｆ　Ｅ　ＴＱ２９から構成される。

レベル変換回路の動作は、次の通りである。書き込み動
作のとき、内部信号ＷＥがロウレベルにされる。それ故
、インバータ回路Ｎ１の出力信号がハイレベルになり、
それがＭＯＳＦＥＴＱ２５とＣ２６を通してＣＭＯＳイ
ンバータ回路の入力端子に伝えられる。これにより、Ｎ
チャンネルＭＯＳＦＥＴＱ２８がオン状態になり、制御
信号Ｃ１を回路の接地電位のようなロウレベルにする。

この出力信号Ｃ１のロウレベルに応じてＰチャンネルＭ
ＯＳＦＥＴＱ２９がオン状態になり、ＣＭＯＳインバー
タ回路の入力レベルを端子ｖｐｐに供給れる高電圧とす
る。これにより、ＣＭＯＳインバータ回路を構成するＰ
チャンネルＭＯＳＦＥＴＱ２７をオフ状態にできる。こ
のとき、ＭＯＳＦＥＴＱ２５は、そのゲートとソースが
共に電源電圧Ｖｃｃのようなハイレベルにされるため、
オフ状態になり、上記端子Ｖ１１＋）からＭＯ３’ＦＥ
ＴＱ２９、Ｑ２６とＱ２５を通して端子Ｖｃｃ側に直流
電流が流れることがない。上記信号ＣＩのロウレベルに
より、ＰチャンネルＭＯＳＦＥＴＱ３６がオン状態とな
り、後述するスイッチＭＯＳＦＥＴＱ３７とを通して出
力電圧ＶＣＩを高電圧ｖｐｐに切り換えるものである。

なお、端子ＶｐＩ）に高電圧が供給された状態で、内部
信号ＷＥがハイレベルならインバータ回路Ｎ１の出力信
号がロウレベルになり、ＣＭＯＳインバータ回路の入力
にはロウレベルの信号が供給さレル。ツレ故、Ｐｆ−ｗ
７ネルＭＯＳＦＥＴＱ２７がオン状態に、Ｎチャンネル
ＭＯＳＦＥＴＱ２８がオフ状態になるため、出力信号Ｃ
Ｉは端子ｖｐｐから供給される高電圧に従った高レベル
にされる。

このとき、帰還用のＰチャンネルＭＯＳＦＥＴＱ２９は
出力信号ＣＩの高レベルに応じてオフ状態にされるもの
である。これにより、電圧切り換え用のスイッチＭＯＳ
ＦＥＴＱ３６をオフ状態にすることができる。

内部書き込み信号ＷＥは、他方においてインバータ回路
Ｎ２を介して定常的に電源電圧Ｖ　ｃ、ｃがゲートに供
給されたカット用ＭＯＳＦＥＴＱ３０を通して前記同様
な構成のレベル変換回路に入力される。このレベル変換
回路は、ＣＭＯＳインバータ回路を構成するＰチャンネ
ルＭＯＳＦＥＴＱ３１とＮチャンネルＭＯＳＦＥＴＱ３
２及び帰還用のＰチャンネルＭＯＳＦＥＴＱ３３とから
なり、その動作電圧を上記電圧切り換え回路の出力電圧
ＶＣＩとして、上記スイッチＭＯＳＦＥＴＱ３６に直列
形態に接続されたＰチャンネルＭＯ３ＦＢＴＱ３７のゲ
ートに供給される制御信号Ｃ１°を形成する。このレベ
ル変換回路の出力信号は、他方において、上記出力電圧
ｖｃｉを動作電圧とするＰチャンネル領域　Ｓ　Ｆ　Ｅ
’ｒ’Ｑ　３４とＮチャンネルＭＯＳＦＥＴＱ３５から
なるＣＭＯＳインバータ回路の入力に供給される。この
ＣＭＯＳインバータ回路（Ｑ３４．Ｑ３５）の出力信号
Ｃ２は、電圧切り換えスイッチＭＯＳＦＥＴＱ３８のゲ
ートに供給される。

上記同様に、端子Ｖｐｐに約１２Ｖのような書き込み用
の高電圧が供給された状態で、内部書き込み信号ＷＥが
ロウレベルなら、上記レベル変換回路により出力される
制御信号ｃｔ’　が前記同様に回路の接地電位のような
ロウレベルになり、スイッチＭＯＳＦＥＴＱ３７をオン
状態にして、出力電圧ＶＣＩを前記のように高電圧ｖｐ
ｐとする。このとき、制御信号Ｃ２は、ＣＭＯＳインバ
ータ凹ｉ１　（Ｑ３４．　　Ｑ３５）により高レベルと
なる。内部電源電圧Ｖｃｃを出力するスイッチＭＯＳＦ
ＥＴＱ３８は、そのゲートに上記高レベルの制御信号Ｃ
２が供給されること、及びこの状態では出力電圧ｖＣ１
側がソースとして作用するためオフ状態になるものであ
る。

上記状態で内部信号ＷＥがハイレベルになると、前記２
つのレベル変換回路から出力される制御信号Ｃ１と０１
°が共に高電圧のハイレベルになるためスイッチＭＯＳ
ＦＥＴＱ３６とＱ３７がオフ状態になり、ＣＭＯＳイン
パーク回路（Ｑ３４゜Ｑ３５）から出力される制御信号
Ｃ２がロウレベルに変化する。これにより、スイッチＭ
ＯＳＦＥＴＱ３８がオン状態になって出力電圧ＶＣＩを
電源電圧Ｖｃｃに切り換えるものとなる。

〔実施例３〕 第４図には、上記電圧切り換え回路の他の一実施例の回
路図が示されている。

この実施例では、前記第３図の実施例と異なり、２つの
直列形態のＰチャンネルＭＯＳＦＥＴＱ、３６とＱ３７
のうち、出力側のＭＯＳＦＥＴＱ３７が形成されるウェ
ル領域（チャンネル領域）は、低電圧側を出力させるス
イッチＭＯＳＦＥＴＱ３８が形成されるウェル領域とと
もに出力電圧ＶＣ１が供給されるようになっている。こ
の構成では、上記ＰチャンネルＭＯＳＦＥＴＱ３６のウ
ェル領域は端子ｖｐｐに定常的に接続される。したがっ
て、この構成では前記実施例のように高電圧側を出力さ
せるＰチャンネルＭＯＳ　Ｆ　ＥＴが形成されるウェル
領域にバイアス電圧を伝えるダイオードＤ１゜Ｄ２又は
ダイオード形態のＭＯＳＦＥＴＱ４０゜Ｃ４１が省略さ
れる。

なお、上記スイッチＭＯ３ＦＢＴＱ３６、Ｃ３７及びＣ
３８のゲートに供給されるスイッチ制御信号ＣＩ、Ｃ１
°及びＣ２を形成する制御回路は、前記同様であるので
その説明を省略する。

この実施例では、端子Ｖｐρに接地電位が与えられるよ
うな動作モードのとき、ＭＯＳＦＥＴＱ３７のウェル領
域とドレインとのＰＮ接合が逆バイアスとなるため前記
同様に貫通電流が生じることがない。

〔実施例４〕 第５図には、上記電圧切り換え回路の更に他の一実施例
の回路図が示されている。

この実施例では、電圧切り換え用のスイッチＭＯＳＦＥ
ＴＱ２３とＣ２４において、端子ＶＰｐを接地電位とし
たときに直流電流が流れないようにするため、高電圧側
のＭＯＳＦＥＴＱ２３のソース側にダイオードＤ３を設
けるものである。この構成では、ＭＯＳＦＥＴＱ２３が
形成されるウェル領域はそのソースと定常的に接続され
る。したがって、この実施例回路では、前記第２図の実
施例回路のように、ＭＯＳＦＥＴＱ２３が形成されるウ
ェル領域にバイアス電圧を供給するダイオード（又はダ
イオード形態のＭＯＳＦＥＴ）を省略できる。

第６図には、上記ＭＯＳＦＥＴＱ２３とＣ２４の一実施
例゛の概略構造断面図が示されている。このＭＯＳＦＥ
ＴＱ２３とＣ２４は、第３図及び第４図の実施例のスイ
ッチＭＯＳＦＥＴＱ３６及びＣ３８に相当する。ただし
、それが形成されるウェル領域ＷＥＬＬ　Ｌ　ＷＥＬＬ
　２に与えられるバイアス電圧がそれぞれ前記実施例の
回路のように異なるものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ｆｌ、）比較的低い電位とされた第１の電圧端子にソー
スが結合された第１のスイッチＭＯＳ　Ｆ　ＥＴと、選
択的に上記比較的低い電位より低い電位か又は比較的高
い電位かが供給される第２の電圧端子にソースが結合さ
れた第２のスイッチＭＯＳ　Ｆ　ＥＴを用いてトレイン
から選択的に２つの電圧を出力させることより昇圧回路
を不要にできるとともに、上記第２のスイッチＭＯＳＦ
ＥＴが形成されるウェル領域に上記第１又は第２の電圧
端子のうちいずれか高い方の電位を伝えることによって
貫通電流の発生を防止することができるという効果が得
られる。

（２）比較的低い電位とされた第１の電圧端子にソース
が結合された第１のスイッチＭＯＳＦＥＴと、選択的に
上記比較的低い電位より低い電位か又は比較的高い電位
かが供給される第２の電圧端子にソースが結合され、そ
れが形成されるウェル領域が上記第２の電圧端子に結合
された第２のスイッチＭＯＳ　Ｆ　ＥＴと、上記第１と
第２のＭＯＳＦＥＴと直列接続され、それが形成される
ウェル領域が上記第１のＭＯＳ　Ｆ　ＥＴが形成される
ウェル領域とともに出力端子に結合された第３のスイッ
チＭＯＳＦＥＴとを用い、上記第１又は第２と第３のス
イッチＭＯＳ　Ｆ　ＥＴを選択的にスイッチ制御して出
力電圧を得る構成とすることにより、上記同様に昇圧回
路を不要にできるととともに貫通電流の発生を防止する
ことができるという効果が得られる。

（３）比較的低い電位とされた第１の電圧端子にダイオ
ードを介してソースが結合された第１のスイッチＭＯＳ
ＦＥＴと、選択的に上記比較的低い電位より低い電位か
又は比較的高い電位かが供給される第２の電圧端子にソ
ースが結合された第２のスイッチＭＯＳＦＥＴとを用い
ることにより、昇圧回路を不要とするとともに貫通電流
の発生を防止することができるという効果が得られる。

（４）上記（１）ないしく３）により、昇圧回路が不要
にできるから高集積化が可能になるとともに、電圧切り
換え動作を高速化することができるという効果が得られ
る。

（５）上記（１）ないしく３）により、制御信号のレベ
ルが昇圧されないから、素子の耐圧破壊に対する保護を
簡略化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、比較的高い電
圧と比較的低い電圧が共に負極性とする半導体集積回路
装置の場合、前記実施例のＰチャンネルＭＯＳ　Ｆ　Ｅ
ＴとＮチャンネルＭＯＳＦＥＴとの導電型を逆に構成す
ればよい。また、スイッチ制御回路の構成は、そのスイ
ッチ制御の動作条件に応して種々の実施形態を採ること
ができるものである。

また、上記電圧切り換え回路が設けられる半導体集積回
路装置としては、前記のようなＥＥＰＲＯＭの他、消去
動作を紫外線の照射によって行うＥＰＲＯＭにそのまま
利用できる。

この発明は、上記ＥＥＰＲＯＭやＥＰＲＯＭの他、動作
電圧として前記のような高電圧と低電圧を用いる各種半
導体集積回路装置に広く利用することができる。

Ｃ発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、比較的低い電位とされた第１の電圧端子に
ソースが結合された第１のスイッチＭＯＳＦＥＴと、選
択的に上記比較的低い電位より低い電位か又は比較的高
い電位かが供給される第２の電圧端子にソースが結合さ
れた第２のスイッチＭＯＳＦＥＴを用いてドレインから
選択的に２つの電圧を出力させることより昇圧回路を不
要にできるから高集積化と素子の耐圧保護が簡単になる
とともに、上記第２のスイ・ノチＭＯＳＦＥＴが形成さ
れるウェル領域に上記第１又は第２の電圧端子のうちい
ずれか高い方の電位を伝えることによって貫通電流の発
生を防止することができる。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＥＰＲＯＭの一実施
例を示す回路図、 第２図は、この発明に係る電圧切り換え回路の一実施例
を示す概略回路図、 第３図は、上記電圧切り換え回路の他の一実施例を示す
回路図、 第４図に、上記電圧切り換え回路の他の一実施例を示す
回路図、 第５図は、上記電圧切り換え回路の更に他の一実施例を
示す概略回路図、 第６図は、スイッチＭＯＳ　Ｆ　ＥＴの一実施例を示す
概略構造断面図である。 ＸＡＤＢ、ＹＡＤＢ・・アドレスバ′ソファ、ＸＤＣＲ
・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアドレスデコ
ーダ、Ｍ−ＡＲＹ・・メモリアレイ、ＰＡ・・初段増幅
回路、ＳＡ・・センスアンプ、ＤＩＢ・・データ入カバ
ソファ、ＤＯＢ・・データ出カバソファ、Ｃ０ＮＴ・・
制御回路、ＥＲＣ・・消去制御回路、ＳＷＣ・・電圧切
り換え回路、ＳＣ・・スイッチ制御回路、Ｎｌ、Ｎ２・
・インバータ回路、ＷＥＬＬＩ、ＷＥＬＬ２ 領域 ・ウェル

Claims (1)

1. 【特許請求の範囲】 １、比較的低い電位とされた第１の電圧端子にソースが
   結合された第１のスイッチＭＯＳＦＥＴと、選択的に上
   記比較的低い電位より低い電位か又は比較的高い電位か
   が供給される第２の電圧端子にソースが結合された第２
   のスイッチＭＯＳＦＥＴと、上記第２のスイッチＭＯＳ
   ＦＥＴが形成されるウェル領域に上記第１又は第２の電
   圧端子のうちいずれか高い方の電位を伝える一対からな
   る一方向性素子と、上記第１又は第２のスイッチＭＯＳ
   ＦＥＴを選択的にスイッチ制御する制御回路とを含む電
   圧切り換え回路を備えてなることを特徴とする半導体集
   積回路装置。 ２、比較的低い電位とされた第１の電圧端子にソースが
   結合された第１のスイッチＭＯＳＦＥＴと、選択的に上
   記比較的低い電位より低い電位か又は比較的高い電位か
   が供給される第２の電圧端子にソースが結合され、それ
   が形成されるウェル領域が上記第２の電圧端子に結合さ
   れた第２のスイッチＭＯＳＦＥＴと、上記第１と第２の
   ＭＯＳＦＥＴと直列接続され、それが形成されるウェル
   領域が上記第１のＭＯＳＦＥＴが形成されるウェル領域
   とともに出力端子に結合された第３のスイッチＭＯＳＦ
   ＥＴと、上記第１又は第２と第３のスイッチＭＯＳＦＥ
   Ｔを選択的にスイッチ制御する制御回路とを含む電圧切
   り換え回路を備えてなることを特徴とする半導体集積回
   路装置。 ３、比較的低い電位とされた第１の電圧端子に一方向性
   素子を介してソースが結合された第１のスイッチＭＯＳ
   ＦＥＴと、選択的に上記比較的低い電位より低い電位か
   又は比較的高い電位かが供給される第２の電圧端子にソ
   ースが結合された第２のスイッチＭＯＳＦＥＴと、上記
   第１又は第２のスイッチＭＯＳＦＥＴを選択的にスイッ
   チ制御する制御回路とを含む電圧切り換え回路を備えて
   なることを特徴とする半導体集積回路装置。