JPS60256999A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＥＦＲＯＭ　（エレクトリカリ・プログラマブル・リー
ド・オンリー・メモリ）に利用して有効な技術に関する
ものである。

〔背景技術〕

書込み用の高電圧ＶＰＰと読み出し用の比較的低い電圧
Ｖｃｃを切り換えるスイッチ回路として、第１図に示す
ような回路が公知である（Ｉ　５ＳＣＣＤＩＧＥＳＴ　
ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲ３，Ｐ、１８２
〜１８３　１９８２年２月１１日参照）。

この回路にあっては、上記電圧Ｖｌ）ＰとＶｃｃとの切
り換えのために差動形態にされたエンハンスメント型の
ＮチャンネルＭＯ３ＦＥＴＱ３５．Ｑ３６を用いており
、上記電圧Ｖｃｃを供給するＭＯ３ＦＥＴＱ３６のゲー
トには、そのハイレベルが電圧Ｖｃｃとされ、ロウレベ
ルが回路の接地電位（０■）とされた制御信号ＰＲＧを
供給するものである。したかっ７て、上記制御信号ＰＲ
ＧがハイレベルになってＭＯ３ＦＥＴＱ３６がオン状態
になり、読み出し動作のために比較的低い電圧Ｖｃｃを
アドレスデコーダ回路等に供給する時、ＭＯ３ＦＥＴＱ
３６のしきい値電圧骨だけアドレスデコーダ回路等の電
源電圧が低下してしまうという問題がある。。

〔発明の目的〕

この発明の目的は、アクセスタイムの高速化を図った半
導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、書込み用の高電圧ＶｐＰと比較的低電圧Ｖｃ
ｃとを切り換える差動形態のスイッチＭＯ３ＦＥＴのう
ち、比較的低電圧Ｖｃｃを供給する一方のスイッチＭＯ
３ＦＥＴのゲートに昇圧回路を設けることによって、差
動ＭＯ３ＦＥＴにおけるレベル損失を補償するものであ
る。

〔実施例１〕 第２図には、この発明に係る半導体記憶装置に使用され
る電圧切り換え回路の一実施例の回路図が示されている
。この実施例の電圧切り換え回路は、ＥＦＲＯＭに内蔵
され、例えば、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような半導
体基板上に上記ＥＦＲＯＭとともに形成される。

この実施例では、書込み用の高電圧Ｖｌ）Ｉ）と読み出
し用の比較的低い電圧Ｖｃｃとを差′動形態のＮチャン
ネルＭＯ３ＦＥＴＱ３５．Ｑ３６のドレインにそれぞれ
供給し、その共通化されたソースから選択的に上記低電
圧Ｖｃｃ又は高電圧ｖｐｐを選択的に送出するものであ
る。上記高電圧ＶｆｌＰを供給するスイッチＭＯ３ＦＥ
ＴＱ３５のゲートには、次のような制御回路によって形
成された制御信号が供給される。すなわち、書込み制御
信号Ｐ　ＲＧは、そのゲートに比較的低い電源電圧Ｖｃ
ｃ（例えば、５Ｖ）が定常的に供給されたＮチャンネル
型の伝送ゲートＭＯ３ＦＥＴＱ３０と、そのゲートに書
込み用の高電圧ＶＰｆ）が定常的に供給されたＮチャン
ネル型の伝送ゲー）ＭＯ３ＦＥＴＱ３１とを通して次の
インバータ回路の入力端子に供給される。

このインバータ回路は、書込み用高電圧ＶＰｐを電源型
、圧として動作するＰチャンネルＭＯ３ＦＥＴＱ３３と
ＮチャンネルＭＯ３ＦＥＴＱ３４とによ〜り構成される
。また、上記インバータ回路の入力端子と高電圧端子Ｖ
ＰＰとの間には、その出力信号を受けるレベル補償用の
ＰチャンネルＭＯ３ＦＥＴＱ３２が設けられることによ
って、入力信号は５ｖのようなハイレベルからはゾ高電
圧ＶＰＰのようなハイレベルに持ち上げられる。すなわ
ち、制御信号ＰＲＧが５■のようなハイレベルの時、上
記インパーク回路のＮチャンネルＭＯ３ＦＥＴＱ３４が
オン状態になって、その出力信号を回路の接地電位のよ
うなロウレベルにすると、この出力信号を受ける上記Ｐ
チャンネルＭ　ｏＳ　Ｆ　Ｐ、Ｔ　Ｑ、　３２のオン状
態によって、上記インバータ回路の入力信号は高電圧ｖ
ｐｐのようなハイレベルにされる。

これによりて、５ｖのようなハイレベルの入力によって
もＰチャンネルＭＯ３ＦＥＴＱ３３をオフ状態にさせる
ことができる。

一方、比較的低い電圧Ｖｃｃを供給するスイッチＭＯ３
ＦＥＴＱ３６のゲートには、次のような制御回路が設け
られる。すなわち、上記スイッチＭＯ３ＦＥＴＱ３６の
ゲートには、ダイオード形態にされたＮチャンネルＭＯ
８ＰＥＴＱ３７によって定常的に電源電圧Ｖｃｃが供給
される。また、上記ＭＯ３ＦＥＴＱ３６のゲートには、
後述するような昇圧回路ＶＧによって形成された電源電
圧■ｃｃの昇圧電圧が供給される。

さらに、上記スイッチＭＯ３ＦＥＴＱ３６のゲ−トには
、プートストラップ容量Ｃの一方の電極が接続される。

このブートストラップ容量Ｃの他方の電極には、上記書
込み制御信号ＰＲＧを受けるインバータ回路ＪＶの出力
信号が供給される。

また、特に制限されないが、上記スイッチＭＯ３ＦＲＴ
Ｑ３６のゲートと電源電圧Ｖｃｃとの間には、ダイオー
ド形態とされＭＯ３ＦＥＴＱ３９゜Ｑ４０が直列形態に
設けられる。これらのＭＯ３ＦＥＴＱ３９．Ｑ４０は、
上記昇圧回路ＶＧによって形成された昇圧電圧がＶｃｃ
＋　２　Ｖｔｈ　（２Ｖｔｈは、ＭＯ３ＦＥＴＱ３９と
Ｑ４０との合成しきい値電圧である）以上になると、こ
れらのＭＯ３ＦＥ’ｒＱ３９．Ｑ４０がオン状態になっ
て昇圧電圧のレベルクランプ動作を行うものである。こ
のようなレベルクランプ回路を設けた理由は、次のとお
りである。すなわち、ＭＯ３ＦＦ、ＴＱ３６のコンダク
タンス特性を増大させるためにそのゲート重色縁膜の厚
さを例えば２５０人のような薄さにすると、その破壊耐
圧が低下するようになる。レベルクランプ回路は、ＭＯ
３ＦＥＴＱ３６のゲートに加わる電圧を制限し、ＭＯ３
ＦＥＴＱ３６のゲート破壊の恐れを無くすように動作す
る。なお、昇圧回路ＶＧによって形成する昇圧レベルが
上記のような高レベルになることが無い場合には、この
ようなレベルクランプ回路は不要であることはいうまで
もない。

第３図には、上記昇圧口ｉＶＧの一実施例゛の回路図が
示されている。

この実施例では、図示しない発振回路で形成された発振
信号φと、チップイネーブル信号ＣＥと制御信号ＰＲＧ
との論理和信号とを受けるノア（ＮＯＲ）ゲート回路Ｎ
ＯＲが設けられる。このノアゲート回路ＮＯＨの出力信
号は、一方においてインバータ回路ＩＶＩの入力端子に
供給され、他方においてブートストラップ容量Ｃ１の一
方の電極に供給される。上記インバータ回路ＩＶＩの出
力信号は、ダイオード形態のＭＯ５ＦＥＴＱ４１を介し
て上記ブートストラップ容量Ｃ１の他方の電極に供給さ
れる。そして、上記ブートストラップ容量の他方の電極
に得られたプートストラップ電圧は、ダイオード形態の
ＭＯ３ＦＥＴＱ３　Ｂを介して上記スイッチＭＯ，５Ｆ
ＥＴＱ３６のゲート容量に伝えられる。

この実施例回路の昇圧動作は、次の通りである。

すなわち、チップイネーブル信号ＣＥと制御信号ＰＲＧ
との論理和信号がロウレベル（論理″０”）の時、ノア
ゲート回路ＮＯＲが開かれる。これによってノアゲート
回路ＮＯＲは上記発振信号φに従ってタイミング信号を
送出する。このノアゲート回路ＮＯＨの出力信号がロウ
レベルの時、インバータ回路■ｖ１の出力信号がハイレ
ベルになって、ブートストラップ容量Ｃ１をＶｃｃ−’
７ｔｈ（ｖｔｈはＭＯ３ＦＥＴＱ４１（７）しきい値電
圧である）にプリチャージする。次に、上記ノアゲート
回路ＮＯＨの出力信号がハイレベルのとき、ブートスト
ラップ作用によって、２Ｖｃｃ−Ｖｔｈの昇圧電圧が形
成され、上記ＭＯ３ＦＥＴＱ３８を介して上記差動ＭＯ
３ＦＥＴＱ３６のゲート容量（図示せず）に伝えられる
。このような動作の繰り返しによって　はＳ：’　２　
■：ｃ−２　Ｖｔｈ　（ＭＯＳ　ＦＦ、ＴＱ４１とＱ３
８のしきい値電圧）のような昇圧電圧を形成するとこが
できる。一方、チップ非選択状態によって上記論理和信
号がハイレベルにされると、上記ノアゲート回路ＮＯＨ
の出力信号がロウレベルに固定されるので、上記のよう
な昇圧動作が停止させられる。これによって、チップ非
選択状態における無駄な電流消費か削減される。上記論
理和信号は、書き込み動作モードにおいて制御信号ＰＲ
Ｇがハイレミルにされるのでハイレベルにされる。従っ
て、このときも昇圧動作が停止される。このように書き
込み動作モードにおいても昇圧動作が停止されると、Ｍ
Ｏ３ＦＥＴＱ３６のゲート電位の不所望な上昇を防ぐこ
とができる。

その結果、書き込み動作時にＭＯ３ＦＥＴＱ３６がＭＯ
３ＦＥＴＱ３５とともにオン状態にされてしまうという
不都合を回避できる。

なお、特に制限されないが、上記書込み用の高電圧ＶＰ
Ｐは、内部昇圧回路によって形成されるものであり、上
記発振信号φは、上記内部昇圧回路に用いられる発振回
路の出力信号を利用するものである。このような高電圧
ｖｐｐを内部昇圧回路によって形成しない場合には、上
記昇圧回路ＶＧの動作に必要なタイミング信号は、適当
なタイミング信号を利用するものであればよい。

このような昇圧回路を用いた場合には、チップ選択状態
として、最初に上記差動ＭＯ３ＦＥＴＱ３６をオン状態
にさせるとき、上記のような昇圧電圧が得られない。そ
こで、上記第２図の実施例に示すようなブートストラッ
プ回路が設けられるものである。すなわち、書込み制御
信号ＰＲＧがハイレベルの書込み動作モードの時に、ブ
ートストラップ容量Ｃには、ダイオード形態のＭＯ３Ｆ
ＥＴＱ３７を通してＶｃｃ−Ｖｔｈにプリチャージがな
されている。したがって、上記制御信号ＰＲＧがロウレ
ベルの読み出し動作モードに変化した時、ブートストラ
ップ作用によって、差動ＭＯ３ＦＥＴＱ３６のゲート電
圧を直ちに昇圧させることができる。

〔実施例２〕 第４図には、この発明が適用されるＥＦＲＯＭのメモリ
アレイ部の一実施例の回路図が示されている。同図の各
回路素子は、公知のＭＯ５半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
半導体基板上において形成される。

この実施例ＥＰＲＯＭ装置は、図示しない外部端子から
供給されるＸ、Ｙアドレス信号（図示せず）を受けるア
ドレスバッファを通して形成された相補アドレス信号が
アドレスデコーダＤＣＨに供給される。同図では、アド
レスバッファとアドレスデコーダとが同じ回路ブロック
ＸＡＤＢ　−ＤＣＲ，ＹＡＤＢ−ＤＣＲとしてそれぞれ
示されている。特に制限されないが、上記アドレスバッ
ファＸＡＤＢ、ＹＡＤＢは、内部チップイネーブル信号
ｏｅにより活性化され、外部端子からのアドレス信号を
取り込み、外部端子から供給されたアドレス信号と同相
の内部アドレス信号と逆相のアドレス信号とからなる相
補アドレス信号を加工形成する。

アドレスデコーダＤＣＲ（Ｘ）は、その相補アドレス信
号に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択
信号を形成する。

アドレスデコーダＤＣＲ（Ｙ）は、その相補アドレス信
号に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択
信号を形成する。

上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のＦＡＭＯ３）ランジスタ（不揮発性メモリ
素子・・ＭＯＳ　Ｆ　ＥＴＱ　１〜Ｑ６）と、ワード線
Ｗ１．Ｗ２及びデータ線Ｄｒ−Ｄｎとにより構成されて
いる。また、この実施例においては、特に制限されない
が、メモリアレイＭ−ＡＲＹの読み出し基準電圧を形成
するための、グミ−ＦＡＭＯ３）ランジスタＱ１９．Ｑ
２０が各ワード線Ｗ１．Ｗ２に設けられる。

上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたＦ’ＡＭＯ５）ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６
）のコントロールゲートは、それぞれ対応するワード線
Ｗｌ　（Ｗ２）に接続され、同じ列に配置されたＦＡＭ
Ｏ３）ランジスタＱｌ。

Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線Ｄ１〜Ｄｎに接続されている。また、グミ−ＦＡＭ
Ｏ３）ランジスタＱ１９．Ｑ２０のドレインは共通接続
される。

そして、上記Ｆ’ＡＭＯＳトランジスタの共通ソース線
Ｃ３は、特に制限されないが、内部書込み信号ｗｅを受
けるディプレッション型Ｍ　ＯＳ　Ｆ　ＥＴＱＩＯを介
して接地されている。上記各データ線Ｄ１〜Ｄｎは、上
記アドレスデコーダＤＣＲ（Ｙ）によって形成された選
択信号を受けるカラム（列）選択スイッチＭＯ３ＦＥＴ
Ｑ７〜Ｑ９を介して、共通データ線ＣＤに接続されてい
る。グミーＦＡＭＯ３）ランジスタＱ１９．Ｑ２０の共
通接続されたドレインの電位は、上記カラム選択スイッ
チＭＯ３ＦＥＴと等価なＭＯ５ＦＥＴＱ２１を介して取
り出される。このＭＯ３ＦＥＴＱ２１のゲートには、電
源電圧Ｖｃｃが定宿的に供給される。

上記共通データ線ＣＤには、外部端子Ｉ１０から入力さ
れる書込み信号を受ける書込み用のデータ人カバソファ
ＤＩＢの出力端子が接続される。

また、上記共通データ線ＣＤは、センスアンプＳＡの入
力段回路を構成し、次に説明するレベルリミッタ機能を
持つ増幅ＭＯ３ＦＥＴＱＩ　４のソース側に接続される
。上記増幅ＭＯ３ＦＥＴＱＩ　４のゲートには、ディプ
レソシッン型ＭＯ３ＦＥＴＱｌｌとエンハンスメント型
ＭＯ３ＦＥＴＱＩ　２とで構成され、そのコンダクタン
ス特性比に従った電源電圧Ｖｃｃの分圧電圧がバイアス
電圧として供給される。この増幅ＭＯ３ＦＥＴＱ１４の
ドレイン側には、負荷としてそのゲートとドレインが電
源電圧Ｖｃｃに接続されたエンハンスメント型ＭＯ３Ｆ
ＥＴＱ１３が設けられる。上記増幅ＭＯ３ＦＥ７’Ｑ１
４のドレイン出力信号は、センスアンプＳＡの一方の入
力端子に供給される。

このセンスアンプＳＡの他方の電極には、上記グミ−Ｆ
ＡＭＯ３）ランジスタＱ１９．Ｑ２０等で形成された基
準電圧が上記同様な入力段回路を通して供給される。す
なわち、グミーＦＡＭＯＳトランジスタＱ１９．Ｑ２０
等は、そのコンダクタンス特性がメモリセルを構成する
ＦＡＭＯ３トランジスタＱ１等の約１／２の値に設定さ
れる。

このグミ−ＦＡＭＯ３ｌ−ランジスタＱ１９．Ｑ２０等
で形成された読み出し基準電圧は、上記同様なレベルリ
ミッタ機能を持つ増幅ＭＯ３ＦＥＴＱ１８を通して上記
センスアンプＳＡの他方の入力端子に供給される。この
増幅ＭＯＳ　Ｆ　ＥＴｏ、　１８のゲートには、上記同
様にＭＯ３ＦＥＴＱＩ　５゜Ｑ１６により形成されたバ
イアス重圧がイバ給され、そのドレ・Ｉ：／には負荷Ｍ
Ｏ３Ｆｆ’ＥＴＯ，１，７が設けられる。

メモリセルの記憶情報の読み出し１時において、アドレ
スデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択された
メモリセルには、上記Ｍ　ＯＳ　Ｆ　Ｆ、　ＴＱ１４を
介Ｌ７てバイアス電圧が与えられる。選択されたメモリ
セルは、書込めデータに従って、ワード線選択レベルに
対して、高いしきい値電圧か又は低いしきい値電圧を持
つものである。この場合、上記グミ−ＦＡＭＯ３Ｉ−ラ
ンジスタＱ１９゜Ｑ２０等は、そのフローティングゲー
トへの電荷の注入が行われないことによって、低いしき
い値電圧をもつようにされる。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤば、
ＭＯ５ＦＥＴＱＩ　４によって比較的ハイレベルにされ
る。一方、選択されたメモリセルかワード線選択レベル
によってオン状態にされている場合、共通データ線ＣＤ
は比較的ロウレベルにされる。この場合、共迫データ線
ＣＤのハイレベルは、ＭＯ３ＦＥＴ０．１４のゲート電
圧が上記ＭＯ３ＦＥＴＱＩ　１，０．１２のコンダクタ
ンス比に従って、比較的低くされていることによって比
較的低いレベルにされる。

共通データ線ＣＤのロウレベルは、Ｍ、ＯＳ　Ｆ　ＥＴ
Ｑ１４及びＭＯ３ＦＥＴＱＩ　３とメモリセルを構成す
るＭＯ３ＦＥ’Ｔ’との寸法比を適当に設定することに
よって比較的高いレベルにされる。

このような共通データ線ＣＤのハイレベルとロウレベル
とを制限すると゛、この共通データ線ＣＤ等に信号変化
速度を制限する浮遊容量等の容量が存在するにかかわら
ずに、読み出しの高速化を図ることができる。すなわち
、複数のメモリセルからのデータを次々に読み出すよう
な場合において共通データ線ＣＤの一方のレベルが他方
のレベルへ変化させられるまでの時間を短くすることが
できる。

なお、上記増幅用のＭＯ３ＦＥＴＱＩ　４は、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をセン
スアンプＳＡに伝える。そして、このセンスアンプＳＡ
の出力信号は、データ出力バッファＤＯＢを介して上記
外部端子Ｉ１０から送出される。

制御回路Ｃ０ＮＴは、外部端子ＣＥ、ＯＥ、ＰＧＭ及び
ｖｐｐに供給されるチップイネーブル信号。

アウトプットイネーブル信号、プログラム（書込み）信
号及び書込み回路用高電圧に応じて、後述する内部制御
信号ｃｅ、ｗｅ等のタイミング信号を形成する。また、
上記アドレスデコーダ等用の書込み高電圧Ｖｌ）ｌ）を
形成する内部昇圧回路と、上記第２図、第３図に示した
ような電圧切り換え回路を含んでいる。この実施例では
、書込み用の高電圧ＶＰＩ）を内部昇圧回路で形成して
おきながら、上記高電圧端子ｖｐｐを設けたのは、内部
昇圧回路では比較的大きな電流値が必要とされる書込み
電流を形成する書込み回路に利用することができないか
らである。

〔効　果〕

（］）比較的低い電圧を選択して供給するスイッチＭＯ
５ＦＥＴの制御信号を昇圧回路によって形成したものを
利用するものであるので、書込み直後の読み出し動作、
言い換えれば、書込み用の高電圧ＶＰＰを供給した状態
で読み出し動作を行う時、アドレスデコーダ回路等に供
給する比較的低い電圧をレベル損失なく供給することが
できる。これによ馴て、アドレスデコーダ出力のレベル
を大きくできることによって、メモリセルの選択レベル
とカラム選択スイッチＭＯＳ　Ｆ　ＥＴの選択レベルを
高くすることができるから、高速読み出しを行うことが
できるという効果が得られる。

（２）上記ｆｌ）により、電源電圧をレベル低下なくメ
モリアレイの選択回路に供給することができるから、電
源電圧のレベルマージンの（広大を図ることができると
いう効果が得られる。

以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば、第２図の実Ｍｈ例テハ、０ＭＯ３（相
補型Ｍ　ＯＳ　）　’ｆｉ−例ニ＋７で説明したか、Ｎ
チャンネルＭＯＳ　Ｆ　ＥＴ又はＰチャンネルＭＯ３Ｆ
ＥＴのみによって構成するものであってもよいやまノこ
、切り換える書込み用の高電圧は、外部端子から供給さ
れるものであってもよい。

〔利用分野〕

以上の説明では主として本発明をその背景となった技術
分野であるＥＦＲＯＭに適用した場合について説明した
が、これに限定されるものではなく、比較的高い電圧に
より書込みを行う、例えば、ＭＮＯＳ　（メタル・ナイ
トライド・オキ−９□−（ド・セミコンダクタ）を記憶
素子とするＥ　’Ｅ　Ｐ　ＲＯＭ（エレクトリカリ・イ
レーザブル・プログラマブル・リード・オンリー・メモ
リンのような半導体記憶装置に広く利用できるものであ
る。

【図面の簡単な説明】

第１図は、公知の電圧切り換え回路の一例を示す回ＦＩ
Ｉｒ図、 第２図は、この発明に係る電圧切り換え回路の一実施例
を示す回路図、 第３図は、第２ＵｊＪの昇圧回路の一実施例を示す回路
図、 第４図は、この発明が適用されるＥＦ）ＲＯＭの一実施
例を示す回路図である。 ＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲ・・アドレスバッ
ファ・アドレスデコーダ、Ｍ−ＡＲＹ・・メモリアレイ
、ＳＡ・・センスアンプ、ＤＩＢ・・データ人カバソフ
ァ、ＤＯＢ・・データ出カバソファ、ＭＡ・・メインア
ンプ、Ｃ０ＮＴ・・制御回路、ＶＧ・・昇圧回路、ＮＯ
Ｒ・・ノアゲート回路、ｒｖ、１ｖｉ・・インバータ回
路箱　１　図 第　２　図 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、ドレイン電極に書込み用の高電圧ｖｐｐと読み出し
   用の比較的低い電圧Ｖｃｃがそれぞれ供給され、その共
   通化されたソース側から選択的に内部回路に供給する電
   圧を送出する差動形態のスイッチＭＯ３ＦＥＴと、上記
   比較的低い電圧Ｖｃｃを供給する一方のスイッチＭＯ３
   ＦＥＴのゲートに設けられ、上記比較的低い電圧Ｖｃｃ
   を昇圧する昇圧回路とを含む・ことを特徴とする半導体
   記憶装置。 ２、上記一方のスイッチＭＯ３ＦＥＴのゲートには、τ
   方の電極が上記ゲートに接続され、他方の電極には切り
   換え制御信号が供給されたブートストラップ容量が設け
   られるものであることを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。 ３、上記一方のスイッチＭＯ３ＦＥＴのゲートと上記比
   較的低い電圧端子との間には、昇圧電圧レベルをクラン
   プする一方方向性素子が設けられるものであることを特
   徴とする特許請求の範囲第１又は第２項記載の半導体記
   憶装置。 ４、上記書込み用の高電圧ＶＰＰは、内部昇圧回路によ
   りて形成されるものであることを特徴とする特許請求の
   範囲第１、第２又は第３項記載の半導体記憶装置。