JPS6070596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6070596A JPS6070596A JP58177987A JP17798783A JPS6070596A JP S6070596 A JPS6070596 A JP S6070596A JP 58177987 A JP58177987 A JP 58177987A JP 17798783 A JP17798783 A JP 17798783A JP S6070596 A JPS6070596 A JP S6070596A
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- JP
- Japan
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- data line
- common data
- level
- column switch
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
ＭＯ３ＦＥ’ｒ（絶縁ケート型電界効果１−ランジスク
）で構成されたＥｌ）ＲＯＭ（エレクトリカリ・プログ
ラマブル・リード・オンリー・メモリ）装置に有効な技
術に関するものである。
ＭＯ３ＦＥ’ｒ（絶縁ケート型電界効果１−ランジスク
）で構成されたＥｌ）ＲＯＭ（エレクトリカリ・プログ
ラマブル・リード・オンリー・メモリ）装置に有効な技
術に関するものである。
ＦＡＭＯ３（フローティング・アバランシュインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥ Ｐ ＲＯＭ装置が公知である。
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥ Ｐ ＲＯＭ装置が公知である。
このＥ Ｆ ＲＯＭ装置において、その記憶容量が増大
すると、データ線及び共通データ線の寄生容量値もその
分増大する。そして、その高Ｊｊｎ 読み出し動作を行
うために、読み出し信号振幅を制限するレベルリミッタ
回路を共通データ線に設けた場合、このレベルリミッタ
回路により共通データ線及び選択されたデータ線へのプ
リチャージを行うので、プリチャージに要する時間が長
くなってしまうという問題が生じる。
すると、データ線及び共通データ線の寄生容量値もその
分増大する。そして、その高Ｊｊｎ 読み出し動作を行
うために、読み出し信号振幅を制限するレベルリミッタ
回路を共通データ線に設けた場合、このレベルリミッタ
回路により共通データ線及び選択されたデータ線へのプ
リチャージを行うので、プリチャージに要する時間が長
くなってしまうという問題が生じる。
この発明の目的は、高速読み出し動作を実現した半導体
記憶装置を提供することにある。
記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添イ」図面から明らかになるで
あろう。
この明細書の記述および添イ」図面から明らかになるで
あろう。
本願において開示される発明のうら代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわら、カラムス・ｆソチの非選択時に共通データ線
をは″−奄源電圧のような高レベルとし、カラムスイッ
チ回路の選択時に選択されたデータ線とのチャージシェ
アを利用してプリチャージ時間の短縮化を図るものであ
る。
をは″−奄源電圧のような高レベルとし、カラムスイッ
チ回路の選択時に選択されたデータ線とのチャージシェ
アを利用してプリチャージ時間の短縮化を図るものであ
る。
第１図には、この発明をＥＰＲＯＭに適用した場合のメ
モリアレイ部の一実施例の回路図が示されている。
モリアレイ部の一実施例の回路図が示されている。
同図の各回路素子は、公知のＭＯ３半導体集積回路のｇ
Ａ造技術によって、シリコンのような半導体基板上にお
いて形成される。
Ａ造技術によって、シリコンのような半導体基板上にお
いて形成される。
この実施例ＥＰＲＯＭ装置は、し１示Ｌ７ない外９１％
端子から供給されるアドレス信号を受けるアドレスバッ
ファを通して形成された相補アドレス信号がアドレスデ
コーダＸ−ＤＣＲ，Ｙ−ＤＣＲに人力される。
端子から供給されるアドレス信号を受けるアドレスバッ
ファを通して形成された相補アドレス信号がアドレスデ
コーダＸ−ＤＣＲ，Ｙ−ＤＣＲに人力される。
アドレスデコーダＸ−ＤＣＲは、その相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択信
号を形成する。
に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択信
号を形成する。
アドレスデコーダＹ −Ｄ ＣＲは、その相補アドレス
信号に従ったメモリアレイＭ −Ａ ＲＹのデータ線り
の選択（８号を形成する。
信号に従ったメモリアレイＭ −Ａ ＲＹのデータ線り
の選択（８号を形成する。
上記メモリアレイＭ−ＡＲ￥は、その代表として示され
ている複数のＦ Ａ Ｍ Ｏ、”、＞ Ｉ〜ランジスタ
（不揮発性メモリ素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と
、ワード線Ｗｌ、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより
構成されている。
ている複数のＦ Ａ Ｍ Ｏ、”、＞ Ｉ〜ランジスタ
（不揮発性メモリ素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と
、ワード線Ｗｌ、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより
構成されている。
上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたＦＡＭＯ３トランジスタＱｌ−Ｑ３（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
ｌ （Ｗ２）に接続され、同じ列に配置されたＦＡＭＯ
３）ランジスタＱｌ。
れたＦＡＭＯ３トランジスタＱｌ−Ｑ３（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
ｌ （Ｗ２）に接続され、同じ列に配置されたＦＡＭＯ
３）ランジスタＱｌ。
Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線Ｄ１〜Ｄｎに接続されている。
タ線Ｄ１〜Ｄｎに接続されている。
そして、上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ
３は、特に制限されないが、書込み信号ｗｅを受けるデ
ィプレッション型ＭＯ３ＦＥＴＱ１０を介して接地され
ている。また、上記各データ線Ｄ１〜Ｄｎは、カラム（
列）スイッチＭＯ３Ｆ Ｅ ′Ｉ’ Ｑ ７〜Ｑ９ （
カラムスイッチ回路）−を介して共通データ線ＣＤに接
続されている。
３は、特に制限されないが、書込み信号ｗｅを受けるデ
ィプレッション型ＭＯ３ＦＥＴＱ１０を介して接地され
ている。また、上記各データ線Ｄ１〜Ｄｎは、カラム（
列）スイッチＭＯ３Ｆ Ｅ ′Ｉ’ Ｑ ７〜Ｑ９ （
カラムスイッチ回路）−を介して共通データ線ＣＤに接
続されている。
この共通データ線ＣＤには、外部端子Ｉ１０から人力さ
れる書込み信号を受ける書込み用のデータ入カバソファ
ＤＩＢの出力端子が接続される。
れる書込み信号を受ける書込み用のデータ入カバソファ
ＤＩＢの出力端子が接続される。
また、次に説明するレベルリミッタ回路と、このレベル
リミッタ回路に設けられた増幅ＭＯ３ＦＥＴＱ１５を通
した出力信号を受けるセンスアンプＳＡと、このセンス
アンプＳＡの増幅出力を受けるデータ出カバソファＤＯ
Ｂとが設げられている。
リミッタ回路に設けられた増幅ＭＯ３ＦＥＴＱ１５を通
した出力信号を受けるセンスアンプＳＡと、このセンス
アンプＳＡの増幅出力を受けるデータ出カバソファＤＯ
Ｂとが設げられている。
上記増幅用（７）ＭＯＳ Ｆ ＥＴＱ １５ば、デー１
−接地型ソース入力の増幅動作を行い、次段の差動増幅
回路で構成されたセンスアンプＳＡにその出力を伝える
。そして、このセンスアンプＳＡの出力は、データ出カ
バソファＤＯＢを介して上記外部端子Ｉ１０から送出さ
れる。
−接地型ソース入力の増幅動作を行い、次段の差動増幅
回路で構成されたセンスアンプＳＡにその出力を伝える
。そして、このセンスアンプＳＡの出力は、データ出カ
バソファＤＯＢを介して上記外部端子Ｉ１０から送出さ
れる。
上記レベルリミッタ回路は、特に制限されないが、次の
ような回路構成とされる。直列形態のディプレッション
型ＭＯ３ＦＥＴＱＩ １．Ｑｌ ２は、そのコンダクタ
ンス比により、電源電圧Ｖｃｃを分圧して所定の中間レ
ベルを形成する。」二記ＭＯ３ＦＥＴＱＩ １．Ｑｌ
２で形成された中間レベルは、リミッタ用ＭＯ３ＦＥＴ
ＱＩ ３及び増幅用ＭＯ３ＦＥＴＱ１５のゲートに印加
される。これらのＭＯ３ＦＥＴＱＩ ３及びＭＯ３ＦＥ
ＴＱＩ ５のソースは、共に上記共通データ線ＣＤに接
続される。
ような回路構成とされる。直列形態のディプレッション
型ＭＯ３ＦＥＴＱＩ １．Ｑｌ ２は、そのコンダクタ
ンス比により、電源電圧Ｖｃｃを分圧して所定の中間レ
ベルを形成する。」二記ＭＯ３ＦＥＴＱＩ １．Ｑｌ
２で形成された中間レベルは、リミッタ用ＭＯ３ＦＥＴ
ＱＩ ３及び増幅用ＭＯ３ＦＥＴＱ１５のゲートに印加
される。これらのＭＯ３ＦＥＴＱＩ ３及びＭＯ３ＦＥ
ＴＱＩ ５のソースは、共に上記共通データ線ＣＤに接
続される。
そして、上記Ｍｏ５ＦｒＥ’ｒＱｌ ３ｃＤドｌｚイン
は、電源電圧Ｖｃｃに接続され、上記ＭＯ５ＦＥＴＱＩ
５のドレインは、負荷ＭＯ３ＦＥＴＱＩ ４を介して電
源電圧Ｖｃｃに接続される。また、上記Ｎｉ０３ＦＥＴ
ＱＩ １．Ｑｌ ２と類１以の回路で形成された中間レ
ベルのバイアス電圧ＶＢは、ＭＯＳ Ｆ ＥＴＱ１６の
ゲートに印加される。このＭ ＯＳ Ｆ Ｅ ＴＱ１６
のソースは接地され、そのトレインは上記共通データ綿
ＣＬ）に接続されている。
は、電源電圧Ｖｃｃに接続され、上記ＭＯ５ＦＥＴＱＩ
５のドレインは、負荷ＭＯ３ＦＥＴＱＩ ４を介して電
源電圧Ｖｃｃに接続される。また、上記Ｎｉ０３ＦＥＴ
ＱＩ １．Ｑｌ ２と類１以の回路で形成された中間レ
ベルのバイアス電圧ＶＢは、ＭＯＳ Ｆ ＥＴＱ１６の
ゲートに印加される。このＭ ＯＳ Ｆ Ｅ ＴＱ１６
のソースは接地され、そのトレインは上記共通データ綿
ＣＬ）に接続されている。
ＦＡＭ’ＯＳトランジスタの記憶情報の読み出し時にお
いて、アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによっ
て選択されたメモリセルには、上記ＭＯ３ＦＥＴＱＩ
３を介してバイアス電圧が与えられる。選択されたＦＡ
ＭＯ３）ランジスタは、書込みデータに従って、ワード
線選択レベルに対して、晶いしきい値電圧か又は低いし
きい値電圧を持つものである。
いて、アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによっ
て選択されたメモリセルには、上記ＭＯ３ＦＥＴＱＩ
３を介してバイアス電圧が与えられる。選択されたＦＡ
ＭＯ３）ランジスタは、書込みデータに従って、ワード
線選択レベルに対して、晶いしきい値電圧か又は低いし
きい値電圧を持つものである。
選択されたＦＡＭＯ３Ｉ−ランジスタがワード線選択レ
ベルにかかわらずにオフ状態にされている場合、共通デ
ータ線ＣＤば、ＭＯ５ＦＥＴＱＩ ３によって比較的ハ
イレベルにされる。
ベルにかかわらずにオフ状態にされている場合、共通デ
ータ線ＣＤば、ＭＯ５ＦＥＴＱＩ ３によって比較的ハ
イレベルにされる。
一方、選択されたＦＡＭＯ３Ｉ−ランジスクがワード線
選択レベルによってオン状態にされて！７）る場合、共
通データ線ＣＤは、比較的しｌウレベルにされる。共通
データ線ＣＤのロウレベルは、ＭＯ３ＦＥＴＱ１３及び
ＭＯ３ＦＥＴＱ１５とメモリセルを構成するＦＡＭＯ３
＋−ランジスタとの寸法比を適当に設定することによっ
て比較的高いレベルにされる。
選択レベルによってオン状態にされて！７）る場合、共
通データ線ＣＤは、比較的しｌウレベルにされる。共通
データ線ＣＤのロウレベルは、ＭＯ３ＦＥＴＱ１３及び
ＭＯ３ＦＥＴＱ１５とメモリセルを構成するＦＡＭＯ３
＋−ランジスタとの寸法比を適当に設定することによっ
て比較的高いレベルにされる。
このような共通データ線ＣＤのハイレベルとロウレベル
とを制限するのは、この共通データ線ＣＤ等に信号変化
速度を制限する浮遊容置等の容量が存在するにかかわら
ずに、読み出しの高速化を図るためである。すなわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ１ＪｉｊＣＤの一方のレベルが
他方のレベルへ変化させられるまでの時間を短くするこ
とができるからである。
とを制限するのは、この共通データ線ＣＤ等に信号変化
速度を制限する浮遊容置等の容量が存在するにかかわら
ずに、読み出しの高速化を図るためである。すなわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ１ＪｉｊＣＤの一方のレベルが
他方のレベルへ変化させられるまでの時間を短くするこ
とができるからである。
しかしながら、上記レベルリミッタ用のＭＯ３ＦＥＴＱ
１３は、上述のような中間電圧により比較的小さいコン
ダクタンス特性で動作するので電流供給能力が小さく、
選択されたデータ線のプリチャージに要する時間が長く
なってしまうという問題が生じる。特に、上記ＥＰＲＯ
Ｍ装置の大記憶容量化においては、上記データ線に接続
されるＦＡＭＯ３Ｉ−ランジスタの数が増大するのでそ
の浮遊容量値が増大する。また、データ線数の増大によ
り共通データ線ＣＤに接続されるカラムスイッチＭ Ｏ
Ｓ Ｆ Ｅ ’Ｆの数が多くなって、上記同様に浮遊容
量値が増大する。このため、上記のようなレベルリミッ
タ用路を用いてデータ線へのプリチャージを行うもので
は、その高速動作化が期待できなくなる。
１３は、上述のような中間電圧により比較的小さいコン
ダクタンス特性で動作するので電流供給能力が小さく、
選択されたデータ線のプリチャージに要する時間が長く
なってしまうという問題が生じる。特に、上記ＥＰＲＯ
Ｍ装置の大記憶容量化においては、上記データ線に接続
されるＦＡＭＯ３Ｉ−ランジスタの数が増大するのでそ
の浮遊容量値が増大する。また、データ線数の増大によ
り共通データ線ＣＤに接続されるカラムスイッチＭ Ｏ
Ｓ Ｆ Ｅ ’Ｆの数が多くなって、上記同様に浮遊容
量値が増大する。このため、上記のようなレベルリミッ
タ用路を用いてデータ線へのプリチャージを行うもので
は、その高速動作化が期待できなくなる。
特に制限されないが、この実施例では、同図に示すよう
に共通データ線ＣＤと電源電圧Ｖｃｃとの間にプリチャ
ージ用ＭＯ３ＦＥＴＱＩ ７が設げられる。このＭＯ３
ＦＥＴＱＩ ７のゲートには、後述する制御回路Ｃ０Ｎ
Ｔで形成された所定のタイミング（Ｂ号φｐが印加され
、上記カラムスイッチ回路が非選択の時、ＭＯ５ＦＥＴ
ＱＩ ７をオン状態として、は！′電源電圧Ｖｃｃレベ
ルまで共通データ線ＣＤをチーシアツブしておくもので
ある。なお、このチャージアップに際して、ＭＯ３ＦＥ
”ｒＱ１６が動作状態となっているが、そのインピーダ
ンスは、大きく設定されているので問題になることはな
いが、上記タイミンク信号ψｐを用いてＭＯ３ＦＥＴＱ
１６を強制的にオフ状態としておくことが望ましい。こ
のことは、後述する第２１図の実施例回路においても同
様である。
に共通データ線ＣＤと電源電圧Ｖｃｃとの間にプリチャ
ージ用ＭＯ３ＦＥＴＱＩ ７が設げられる。このＭＯ３
ＦＥＴＱＩ ７のゲートには、後述する制御回路Ｃ０Ｎ
Ｔで形成された所定のタイミング（Ｂ号φｐが印加され
、上記カラムスイッチ回路が非選択の時、ＭＯ５ＦＥＴ
ＱＩ ７をオン状態として、は！′電源電圧Ｖｃｃレベ
ルまで共通データ線ＣＤをチーシアツブしておくもので
ある。なお、このチャージアップに際して、ＭＯ３ＦＥ
”ｒＱ１６が動作状態となっているが、そのインピーダ
ンスは、大きく設定されているので問題になることはな
いが、上記タイミンク信号ψｐを用いてＭＯ３ＦＥＴＱ
１６を強制的にオフ状態としておくことが望ましい。こ
のことは、後述する第２１図の実施例回路においても同
様である。
制御量１１１３ｃＯＮＴは、外部端子ＣＢ、ＯＢ、ＰＲ
Ｇ及びＶｌ）Ｉ）に供給されるチップイネーブルｆｄ−
号。
Ｇ及びＶｌ）Ｉ）に供給されるチップイネーブルｆｄ−
号。
アラ１〜プツトイネーブル信号、プ１」ダラム信何及び
書込み用品電圧に応じて、各種動作ターｆ ｔング信号
ｃｅ、ｗｅ及びφｐ等を形成する。
書込み用品電圧に応じて、各種動作ターｆ ｔング信号
ｃｅ、ｗｅ及びφｐ等を形成する。
この実施例では、カラムスイッチ回路が非ｉｆｆ ＩＨ
のとき、上記タイミンク信号φｐにより八４０ Ｓ Ｆ
ＥＴＱ１７をオン状態として、共通データ線ＣＤのレベ
ルをはｙ？ｌｉ源電圧Ｖｃｃのような高レベルとして置
くものである。したかって、カラムスイソ子回路により
、１つのデータ線りが選択された時、共通データ線ＣＤ
の浮遊容量と選択されたデータ線りの浮遊容量との間の
チャージシェアにより上記データ線りへのプリチャージ
が行われ、上記選択されたＦＡＭＯ３）ランジスクのオ
ン／オフ状態に従った読み出しレベルが得られる。
のとき、上記タイミンク信号φｐにより八４０ Ｓ Ｆ
ＥＴＱ１７をオン状態として、共通データ線ＣＤのレベ
ルをはｙ？ｌｉ源電圧Ｖｃｃのような高レベルとして置
くものである。したかって、カラムスイソ子回路により
、１つのデータ線りが選択された時、共通データ線ＣＤ
の浮遊容量と選択されたデータ線りの浮遊容量との間の
チャージシェアにより上記データ線りへのプリチャージ
が行われ、上記選択されたＦＡＭＯ３）ランジスクのオ
ン／オフ状態に従った読み出しレベルが得られる。
〔実施例２〕
第２図には、この発明の他の一実施例の回路図が示され
ている。同図においては、上記レベルリミッタ用ＭＯ３
ＦＥＴＱＩ ３を利用して上述のようなプリチャージ動
作を行わせる。すなわち、そのゲートバイアス電圧を形
成するバイアス回路として、直列形態のＭＯ３ＦＥＴＱ
２０〜Ｑ２４を用い、その接地電位側ＭＯ３ＦＥＴＱ２
４のゲートに、上記制御回路Ｃ０ＮＴで形成された内部
チップ選択信号ｃｅを印加するものである。
ている。同図においては、上記レベルリミッタ用ＭＯ３
ＦＥＴＱＩ ３を利用して上述のようなプリチャージ動
作を行わせる。すなわち、そのゲートバイアス電圧を形
成するバイアス回路として、直列形態のＭＯ３ＦＥＴＱ
２０〜Ｑ２４を用い、その接地電位側ＭＯ３ＦＥＴＱ２
４のゲートに、上記制御回路Ｃ０ＮＴで形成された内部
チップ選択信号ｃｅを印加するものである。
この実施例回路では、チップ非選択時には、上記選択信
号ｃｅがロウレベルとなってＭＯ３ＦＥ′ｒＱ２４をオ
フ状態とするので、上記ＭＯ３ＦＥＴ Ｑ １３のゲー
ト電圧を電源電圧Ｖｃｃ側の高レベルとすることができ
るので、共通データ線ＣＤを予め高レベルとするもので
ある。そして、その読み出し時には、前記同様に共通デ
ータ線ＣＤと選択されたデータ線りとのチャージシェア
によってデータ線りのプリチャージを高速に行うもので
あう。
号ｃｅがロウレベルとなってＭＯ３ＦＥ′ｒＱ２４をオ
フ状態とするので、上記ＭＯ３ＦＥＴ Ｑ １３のゲー
ト電圧を電源電圧Ｖｃｃ側の高レベルとすることができ
るので、共通データ線ＣＤを予め高レベルとするもので
ある。そして、その読み出し時には、前記同様に共通デ
ータ線ＣＤと選択されたデータ線りとのチャージシェア
によってデータ線りのプリチャージを高速に行うもので
あう。
徊 〔効 果〕
（１）共通データ線ＣＤをはゾ電源電圧Ｖｃｃのような
高レベルにプリチャージしておくことによって、データ
線りが選択された時、両浮遊容量間におけるチャージシ
ェアにより、言い換えれば、共通データ線ＣＤのｆｌ、
遊容量による低インピーダンスによってデータ線りへの
プリチャージが行われるので、その時間短縮化を実現で
きるため、高速読み出しを達成することができるという
効果が得られる。（２）共通データ線の浮遊容量値とデ
ータ線の浮遊容量値とのチャージシェアを行わせるもの
であるので、所望の中間レベルに双方をプリチャージす
ることができるというすＪ果が得られる。
高レベルにプリチャージしておくことによって、データ
線りが選択された時、両浮遊容量間におけるチャージシ
ェアにより、言い換えれば、共通データ線ＣＤのｆｌ、
遊容量による低インピーダンスによってデータ線りへの
プリチャージが行われるので、その時間短縮化を実現で
きるため、高速読み出しを達成することができるという
効果が得られる。（２）共通データ線の浮遊容量値とデ
ータ線の浮遊容量値とのチャージシェアを行わせるもの
であるので、所望の中間レベルに双方をプリチャージす
ることができるというすＪ果が得られる。
（３）上記ｉｌ＋及び（２）により、大記憶容量化のた
めにデータ線と共通データ線との浮遊容量値がともに大
きくなっても、その影響を受けることなく高速なプリチ
ャージ動作を実現することができるという効果が得られ
る。
めにデータ線と共通データ線との浮遊容量値がともに大
きくなっても、その影響を受けることなく高速なプリチ
ャージ動作を実現することができるという効果が得られ
る。
（４）−上記レベルリミッタ用ＭＯ３ＦＥＴＱＩ ３は
、上記チャージシェアにより共通データ線かはソ所望の
中間レベルとなるので、それ程大きな電流供給能力を持
つことが要求されないから、サイズの小さなＭ ＯＳ
Ｆ Ｅ Ｔを用いることによって集積化を図ることがで
きるという効果が得られる。
、上記チャージシェアにより共通データ線かはソ所望の
中間レベルとなるので、それ程大きな電流供給能力を持
つことが要求されないから、サイズの小さなＭ ＯＳ
Ｆ Ｅ Ｔを用いることによって集積化を図ることがで
きるという効果が得られる。
（５）第２図の実施例のように、チップ非選択時にバイ
アス回路の直流電流を遮断するようにすることによって
、その仔細消費電力化を図ることができるという効果が
（彎られる。
アス回路の直流電流を遮断するようにすることによって
、その仔細消費電力化を図ることができるという効果が
（彎られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記プリチャ
ージ動作を行うためのタイミング（Ｂ号φｐ等は、アド
レス他呼の変化を検出するエツジトリガ回路を設け、こ
のアドレス信号の変化時から上記カラムスイッチ回路が
動作するまでの間、上記共通データ線ＣＤを高レベルに
プリチャージするようなタイミング信号を用いるもので
あってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記プリチャ
ージ動作を行うためのタイミング（Ｂ号φｐ等は、アド
レス他呼の変化を検出するエツジトリガ回路を設け、こ
のアドレス信号の変化時から上記カラムスイッチ回路が
動作するまでの間、上記共通データ線ＣＤを高レベルに
プリチャージするようなタイミング信号を用いるもので
あってもよい。
また、ＥＦＲＯＭを構成する各回路の具体的回路構成は
、種々の変形を行うことができるものである。
、種々の変形を行うことができるものである。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＰＲＯＭ装置に適
用した場合について説明したが、それに限定されるもの
ではなく、少なくともコントロールゲー１−とフローテ
ィングゲートとを有する不揮発性記憶素子を用い、読み
出し時に共通データ線とデータ線とのレベルを制限する
形式の半導体記憶装置に広く利用することができる。
をその背景となった利用分野であるＥＰＲＯＭ装置に適
用した場合について説明したが、それに限定されるもの
ではなく、少なくともコントロールゲー１−とフローテ
ィングゲートとを有する不揮発性記憶素子を用い、読み
出し時に共通データ線とデータ線とのレベルを制限する
形式の半導体記憶装置に広く利用することができる。
第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図である。
、この発明の他の一実施例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
し、フローティングゲー］・に電荷を取り込むことによ
り情報記憶を行う不揮発性半導体記憶素子がマトリック
ス状に配置されて構成されたメモリアレイと、上記不揮
発性半導体記憶素子のドレインが接続されるデータ線と
共通データ線との間に設けられたカラムスイッチＭＯＳ
Ｆ ＥＴと、上記共通データ線の読み出し信号振幅を
制限するレベルリミッタ回路と、上記共通データ線を上
記カラムスイッチＭＯＳ Ｆ ＥＴの非選択時には＼電
源電圧レベルにプリチャージするプリチャージ回路と、
上記共通データ線の信号を受けるセンスアンプとを含む
ことを特徴とする半導体記憶装置。 ２、」二記不揮発性記憶素子は、ＦＡＭＯ３ｌ−ランジ
スタであることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 ３、上記プリチャージ回路は、レベルリミッタ用ＭＯ３
ＦＥＴのゲートに印加される中間バイアス電圧を上記カ
ラムスイッチＭＯ３ＦＥＴの非選択時には一電源電圧レ
ベルとする回路により構成されるものであることを特徴
とする特許請求の範囲第１又は第２項記載の半導体記１
意装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17798783A JPH0666116B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17798783A JPH0666116B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070596A true JPS6070596A (ja) | 1985-04-22 |
| JPH0666116B2 JPH0666116B2 (ja) | 1994-08-24 |
Family
ID=16040548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17798783A Expired - Lifetime JPH0666116B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666116B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212693A (ja) * | 1988-06-30 | 1990-01-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02130797A (ja) * | 1988-11-10 | 1990-05-18 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| KR100424676B1 (ko) * | 2001-08-07 | 2004-03-27 | 한국전자통신연구원 | 전하분배법에 의한 저전력 롬 |
| CN102347064A (zh) * | 2010-07-29 | 2012-02-08 | 索尼公司 | 可变电阻存储器件 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163690A (en) * | 1979-06-01 | 1980-12-19 | Motorola Inc | High speed insulating gate field effect transistor sensing amplifier*latch circuit |
| JPS5611680A (en) * | 1979-07-05 | 1981-02-05 | Nec Corp | Semiconductor memory |
| JPS5674894A (en) * | 1979-11-19 | 1981-06-20 | Hitachi Ltd | Sense amplifier |
| JPS57193066A (en) * | 1982-03-31 | 1982-11-27 | Hitachi Ltd | Eprom device |
| JPS58125283A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | Ｅｐｒｏｍ用センスアンプ |
-
1983
- 1983-09-28 JP JP17798783A patent/JPH0666116B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55163690A (en) * | 1979-06-01 | 1980-12-19 | Motorola Inc | High speed insulating gate field effect transistor sensing amplifier*latch circuit |
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| JPH02130797A (ja) * | 1988-11-10 | 1990-05-18 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| KR100424676B1 (ko) * | 2001-08-07 | 2004-03-27 | 한국전자통신연구원 | 전하분배법에 의한 저전력 롬 |
| CN102347064A (zh) * | 2010-07-29 | 2012-02-08 | 索尼公司 | 可变电阻存储器件 |
| JP2012033219A (ja) * | 2010-07-29 | 2012-02-16 | Sony Corp | 抵抗変化型メモリデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666116B2 (ja) | 1994-08-24 |
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