KR100424676B1 - 전하분배법에 의한 저전력 롬 - Google Patents

전하분배법에 의한 저전력 롬 Download PDF

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Abstract

본 발명은 비트라인이 낮은 전압으로 스윙하도록 하여 데이터 독출시 소모되는 전력을 감소시키도록 한 전해분배에 의한 저전력 롬에 관한 것으로, 다수의 비트라인 중 어느 하나를 선택하는 컬럼선택용 트랜지스터, 상기 선택트랜지스터들의 일단을 공통으로 접속시키고 상기 컬럼선택용 트랜지스터가 턴온됨에 따라 상기 비트라인에 전하분배전압을 프리차아지시키는 공통접속단, 상기 공통접속단을 VCC로 프리차아지시키는 프리차아지부, 상기 프리차아지부의 일단에 접속되어 상기 비트라인의 전압과 비교되는 기준전압을 발생시키는 기준전압발생부, 및 상기 기준전압발생부로부터 출력된 기준전압과 상기 공통접속단의 전하분배전압을 두 입력으로 하는 센스앰프를 포함하여 구성된다.

Description

전하분배법에 의한 저전력 롬{LOW POWER CHARGE SHARING ROM}
본 발명은 반도체 회로에 관한 것으로, 특히 전하분배(Charge sharing)를 이용한 저전력 롬 회로(Low power ROM circuit)에 관한 것이다.
통상 롬(Read Only Memory; ROM)에서 전력이 가장 크게 소모되는 부분은 큰 캐패시턴스(Capacitance) 성분을 가지는 비트라인(Bitline; BL)이고, 비트라인에서는 0V에서 VCC까지 충전(Charge)과 방전(Discharge)을 반복하므로 많은 전력이 소모된다. 즉, 롬에 저장된 데이터가 "0"인지 "1"인지를 독출하기 위해서는 비트라인의 전압이 0V 또는 VCC 중 어느 하나의 전압을 가져야 한다.
한편, DRAM에서처럼 작은 전압 스윙(Swing)을 하면서도, 기준전압(Reference voltage)과 비교하므로써 비트라인에 저장된 데이터가 "0"인지 "1"인지를 구분할 수 있다면 비트라인의 전압이 풀스윙(Full swing)할 필요는 없고 비트라인의 전압 스윙을 줄이므로서 전력 소모를 줄일 수 있다.
도 1a 및 도 1b은 종래기술에 따른 저전력 롬을 도시한 구조도이다(Muhamm ad M.Kellah, "Low-power design of high capacitive CMOS circuits using a new charge sharing scheme", IEEE International Solid State Sircuits Conference, p286∼287, 1999 참조).
도 1a에 도시된 바와 같이, 저전력 롬은 로(Row) 방향으로 배열된 다수의 워드라인(WL1∼WLk)과 컬럼(Column) 방향으로 배열된 다수의 비트라인(BL1∼BLn)에 롬 코어인 nMOS 트랜지스터(M)가 상호접속되고, 각 비트라인의 일측에 컬럼선택용 트랜지스터(CST)가 접속된다. 여기서, 컬럼선택용 트랜지스터들은 컬럼디코더로부터 각각 게이트 입력 신호를 받고 드레인단이 비트라인에 접속되며, 소스단이 공통으로 접속된 공통접속단이 센스앰프의 하나의 입력으로 제공된다.
그리고, 각 비트라인의 타측에 공통으로 클럭신호(CLK)를 게이트 입력으로 제공받는 nMOS 트랜지스터들이 접속되며, 또한 컬럼선택용 트랜지스터들의 공통접속단에 반전클럭신호(/CLK)를 게이트 입력으로 제공받는 pMOS 트랜지스터가 접속된다.
그리고, n개의 비트라인외에 추가로 컬럼 방향으로 저기준비트라인(Low Reference Column; LRC)과 고기준비트라인(High Reference Column; HRC)이 구비되되, 저기준비트라인에는 워드라인이 게이트에 접속된 트랜지스터들이 연결되고 고기준비트라인에는 게이트와 소스가 공통 접지된 트랜지스터들이 접속된다.
전술한 고기준비트라인과 저기준비트라인은 각각 양 끝단에 클럭신호(CLK)를 게이트입력으로 하는 NMOS 트랜지스터와 반클럭신호(/CLK)를 게이트입력으로 하는 pMOS 트랜지스터가 접속되되, pMOS 트랜지스터들의 드레인단은 각각 제 1, 2 더미접속단을 통해 센스앰프의 서로 다른 입력단에 접속된다.
한편, 도 1b에 도시된 바와 같이, 센스앰프는 듀얼-기준 pMOS 전류 래치 샌스앰프(Dual-reference pMOS current-latch SA)를 이용한다.
상술한 바와 같은 종래 저전력 롬의 데이터 독출 동작은 다음과 같이 이루어진다.
먼저 클럭신호(CLK)가 논리값 "1"일 때, 각 비트라인은 논리값 "0"으로 완전히 방전되고, 공통접속단(CN)의 캐패시턴스(Ccolumn)는 반클럭신호(/CLK)를 게이트입력으로 하는 pMOS 트랜지스터가 턴온됨에 따라 VCC로 프리차아지된다. 동시에 워드라인 디코더는 어느 한 워드라인을 활성화시키고 활성화된 워드라인에 연결되어 있는 모든 트랜지스터들을 턴온시킨다.
그리고, 클럭신호(CLK)가 논리값 "0"이 되면, 공통접속단(CN)은 컬럼디코더에 의해 선택된 어느 한 비트라인과 전하분배를 일으켜 비트라인과 동일하게로 프리차아지된다.
이 때, 낮은 전압으로 프리차아지된 비트라인에 전압이 롬코어에 프로그래밍된 값에 의하여 0V가 되거나 낮은 전압으로 남아 있게 되는데, 이를 검출하기 위하여 기준전압(Reference voltage; VR)이 필요하다.
이러한 기준전압을 발생시키기 위해 저기준비트라인과 고기준비트라인, 컬럼선택용 트랜지스터를 추가로 구비한다. 이 때, 추가된 컬럼선택용 트랜지스터들은 공통접속단의 캐패시턴스(CC)와 같은 크기를 갖는, 즉 제1,2 더미접속단의 더미 캐패시턴스(Cdummy)를 생성하기 위해 필요하다.
이러한 제1,2 더미접속단을 항상 VCC로 프리차아지시킨후, 이를 모든 트랜지스터가 논리값 "0"으로 프로그램된 저기준비트라인과 모든 트랜지스터가 논리값 "1"로 프로그램된 고기준비트라인에 연결하므로써, 저기준비트라인은 선택된 비트라인의 데이터가 논리값 "0"일 때와 같은 전압을 가지게 하고 고기준비트라인은 선택된 비트라인의 데이터가 논리값 "1"일 때와 같은 전압을 가지게 한다.
비트라인의 논리값에 따른 전압의 합과 두 기준비트라인의 전압의 합을 비교하여 센스앰프에서 증폭하므로써 비트라인의 데이터를 독출한다.
그러나, 상술한 종래기술은 추가된 저기준 및 고기준비트라인과 비트라인을 항상 동작시키기 때문에 전력소모가 많고 추가된 비트라인으로 인해 롬의 면적이 증가하는 문제점이 있다.
또한, 각 비트라인이 항상 0V를 갖도록 해야 하므로 모든 비트라인에 이를 위한 추가적인 하나의 트랜지스터가 필요하고 클럭마다 이 트랜지스터들을 동작시켜야 하므로 워드라인에서 소모되는 전력과 같은 많은 전력이 추가로 필요한 문제점이 있다.
상술한 바와 같은 종래 저전력 롬은 비트라인이 VCC로 프리차아지되어 있기 때문에, 롬에 저장되어 있는 1비트 데이터를 독출(Read out)하기 위해 소모되는 전력(P)은 (CBL+CC)×VCC2이다.
이와 같이, 기생 캐패시턴스 (CBL+Ccolumn)의 크기가 크기때문에 전력 소모량이 많은 단점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 면적을 감소시키면서 데이터 독출시 소모되는 전력을 감소시키도록 한 저전력 롬을 제공하는데 그 목적이 있다.
도 1a는 종래기술에 따른 저전력 롬의 상세도,
도 1b는 도 1a의 센스앰프(SA)를 도시한 회로도,
도 2는 본 발명의 실시예에 따른 저전력 롬의 구조도,
도 3은 도 2의 센스앰프를 나타낸 상세 회로도,
도 4a는 본 발명의 실시예에 따른 전하분배법에 의한 저전력 롬의 동작을 나타내기 위한 상세 회로도,
도 4b는 본 발명의 실시예에 따른 저전력 롬의 동작 타이밍도,
도 5는 본 발명의 실시예에 따른 프리차아지 동작을 나타낸 회로도,
도 6은 본 발명의 실시예에 따른 전압분배 동작을 나타낸 회로도,
도 7a 및 도 7b은 본 발명의 실시예에 따른 평가 동작을 나타낸 회로도,
도 8a 및 도 8b는 본 발명의 실시예에 따른 센싱 동작을 나타낸 회로도.
*도면의 주요 부분에 대한 부호의 설명
100 : 로우 디코더 200 : 컬럼디코더
300 : 공통접속단 400 : 기준전압발생부
상기의 목적을 달성하기 위한 본 발명의 저전력 롬은 다수의 비트라인 중 어느 하나를 선택하는 컬럼선택용 트랜지스터, 상기 선택트랜지스터들의 일단을 공통으로 접속시키고 상기 컬럼선택용 트랜지스터가 턴온됨에 따라 상기 비트라인에 전하분배전압을 프리차아지시키는 공통접속단, 상기 공통접속단을 VCC로 프리차아지시키는 프리차아지부, 상기 프리차아지부의 일단에 접속되어 상기 비트라인의 전압과 비교되는 기준전압을 발생시키는 기준전압발생부, 및 상기 기준전압발생부로부터 출력된 기준전압과 상기 공통접속단의 전하분배전압을 두 입력으로 하는 센스앰프를 포함하여 구성됨을 특징으로 한다.
바람직하게, 상기 프리차아지부는 상기 공통접속단에 드레인단이 접속되고 VCC전압이 소스단에 인가되어 상기 공통접속단을 상기 VCC로 프리차아지시키는 pMOS 트랜지스터이고, 상기 프리차아지부는 상기 공통접속단에 소스단이 접속되고 VCC전압이 드레인단에 인가되어 상기 공통접속단을 VCC-VT로 프리차아지시키는 nMOS 트랜지스터인 것을 특징으로 한다.
바람직하게, 상기 기준전압발생부는 상기 공통접속단에 직렬접속된 두 개의 nMOS 트랜지스터를 포함하되, 상기 두 트랜지스터의 공통접속단은 상기 센스앰프의하나의 입력단에 접속된 것을 특징으로 한다.
바람직하게, 상기 기준전압발생부의 일측에 상기 프리차아지부로 입력되는 신호의 반전신호를 게이트 입력으로 하고 소스단이 접지된 nMOS 트랜지스터가 접속된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 전하분배를 이용한 저전력 롬을 도시한 구조도이다.
도 2에 도시된 저전력 롬은 다수의 워드라인(WL1∼WLk) 중 어느 하나를 선택하는 로우 디코더(100), 다수의 비트라인(BL1∼BLn) 중 어느 하나를 선택하는 컬럼 디코더(200)를 구비하고, 다수의 워드라인(WL)과 다수의 비트라인(BL)이 교차되는 부분에 롬 코어 셀트랜지스터(MC)가 워드라인과 비트라인에 상호접속되는 구조를 가지며, 다수의 비트라인은 N개의 비트라인이 하나의 접속단에 접속된 일군의 비트라인그룹이 M개(G1∼Gm) 배열된 구조를 가진다.
이하, 비트라인그룹 중 일 비트라인그룹(G1)을 선택하여 설명하기로 한다.
저전력 롬은 로 방향으로 배열된 K개의 워드라인(WL1∼WLk)과 컬럼(Column)방향으로 배열된 N개의 비트라인(BL1∼BLn)에 롬 코어 셀트랜지스터인 nMOS 트랜지스터(MC)가 상호접속되고, 각 비트라인(BL1∼BLn)의 일측에 컬럼선택용 nMOS 트랜지스터(MS1∼MSn)가 접속된다.
여기서, 컬럼선택용 nMOS 트랜지스터들(MS1∼MSn)은 컬럼디코더(200)로부터 출력된 컬럼선택신호(CS1∼CSn)를 각각 게이트 입력으로 받고 드레인단이 각각 비트라인에 접속되며 소스단이 공통으로 접속되되, 소스단이 공통으로 접속된 공통접속단(300)이 센스앰프(SA)의 하나의 입력단(IN)에 접속된다.
그리고, 컬럼선택용 nMOS 트랜지스터들(MS1∼MSn)의 공통접속단(300)에는 드레인단이 공통소스접속단에 접속되고 전원전압(VCC)이 소스단에 인가되며, 바프리차아지신호(/Pre)를 게이트 입력으로 제공받는 프리차아지용 pMOS(Mp1)가 접속된다.
그리고, 공통접속단(300)의 일측에 기준전압발생단(400)이 병렬연결되고, 기준전압발생단(400)의 일측은 센스앰프(SA)의 다른 입력단(/IN)으로 접속되며 타측은 프리차아지신호(Pre)를 게이트 입력으로 받으며 소스단이 접지된 프리차아지용 nMOS(Mp2)가 접속된다.
한편, 기준전압발생단(400)은 두 개의 nMOS 트랜지스터(Mr1, Mr2)가 직렬 접속되되, 공통접속단(300)에 드레인이 접속되고 S0를 게이트 입력으로 받는 기준전압용 제 1 nMOS(Mr1)와 제 1 nMOS(Mr2)의 소스단에 드레인단이 접속되고 S1을 게이트입력으로 받으며 프리차아지용 nMOS(Mp2)의 드레인단에 소스단이 접속된 기준전압용 제 2 nMOS(Mr2)로 이루어진다.
도 2에서, CBL은 비트라인(BL)의 기생캐패시턴스이고, CC은 컬럼선택용 트랜지스터들의 공통소스접속단(300)의 기생캐패시턴스 또는 추가적으로 더해지는 캐패시턴스와의 합이다. 그리고, CS0과 CS1는 기준전압을 생성하기 위해서 필요한 캐패시턴스들이다.
그리고, 프리차아지신호(Pre), 바프리차아지신호(/Pre), 컬럼선택신호(CS), S0, S1 그리고 SAE(Sense Amplifier Enable)는 타이밍제어신호이다.
도 3은 도 2의 센스앰프(SA)를 도시한 회로도이다.
도 4a는 본 발명에 따른 전하분배 롬(CSROM)의 동작을 설명하기 위한 회로도로서, 롬코어 셀 트랜지스터(MC)가 하나의 비트라인과 K개의 워드라인 사이에 상호 접속되고 있다.
도 4b는 도 4b에 도시된 전하분배 롬의 동작과 그 동작을 위한 타이밍제어 신호를 나타낸 타이밍도로서, 프리차아지 단계, 전하분배 단계, 평가 단계 그리고 센싱 단계의 4단계로 이루어진다.
도 4b를 참조하면, 먼저 프리차아지 단계에서는 프리차아지신호(Pre)만 "1"이고 S0, S1, SAE, 컬럼선택신호(CS), 워드라인 신호(WL)는 모두 "0"이다
그리고, 전하분배 단계에서는 S0, 컬럼선택신호(CS)만 "1"이고 나머지 프리차아지, S1, SAE, 워드라인 신호(WL)는 모두 "0"이다.
그리고, 평가 단계에서는 S1, 컬럼선택신호(CS) 및 워드라인신호(WL)만 "1"이고 나머지 프리차아지, S0, SAE 신호는 모두 "0"이다.
마지막으로, 센싱 단계에서는 SAE신호만 "1"이고, 나머지 프리차아지 신호, S0, S1, 컬럼선택신호(CS), 워드라인신호(WL)는 "0"이다.
도 5은 도 4b에 따른 프리차아지 단계를 설명하기 위한 회로도로서, 굵은 실선으로 도시된 부분이 프리차아지 단계시 동작하는 부분이다.
도 5를 참조하면, 프리차아지 동작시 프리차아지신호(Pre)만 논리값 "1"이고, 나머지 신호들은 모두 논리값 "0"이므로, 프리차아지용 pMOS(MP)의 게이트에 바프리차아지신호(/Pre)가 입력되어 pMOS(MP)가 턴온됨에 따라 공통접속단(300)에 VCC가 걸리고, 즉 공통접속단(300)에 VCC의 전압이 공급되므로 공통접속단(300)은 VCC로 프리차아지된다.
이 때, 논리값 "1"의 값을 갖는 프리차아지신호(Pre)를 입력으로 하는 프리차아지용 nMOS(MN)가 턴온됨에 따라 CS1은 접지와 연결되어 0V의 전압이 걸린다.
한편, 공통접속단(300)을 프리차아지시킬 때 pMOS(MP)를 사용하지 않고, 논리값 "1"의 값을 갖는 프리차아지신호(Pre)를 입력으로 하는 nMOS(MN)를 사용하면 CC에 CC(VCC-VT)의 전하가 저장되어 더 작은 전력을 소모한다.
그러나, 공통접속단(300)에 걸리는 전압이 VCC-VT이므로 CC가 비트라인의 캐패시턴스(CBL)보다 상대적으로 작게 되는데, 이 때, 전하분배후에 전압이 원하는 크기보다 작아질 경우 nMOS로 프리차아지시키지 않고 pMOS로 VCC까지 프리차아지시키는 것이 좋다.
도 6은 전하분배의 단계를 도시한 도면으로서, S0, 컬럼선택신호(CS)만 논리값 "1"이고 나머지 프리차아지(Pre), S1, SAE, 워드라인 신호(WL)는 모두 논리값 "0"이다.
전하분배 단계는, 프리차아지시키는 pMOS가 턴오프되어 VCC 전원으로부터 전류 공급이 중단되고, 논리값 "1"의 컬럼선택신호에 의해 컬럼선택용 트랜지스터가 턴온되며, S0에 의해 기준전압용 제 1 nMOS(MN10)가 턴온되어, CC에 저장되어 있는 전하(CCVCC)가 CBL과 CS0에 함께 전하분배되어 같은 전압이 된다.
즉, 동일한 전하로 충전되는 CC, CBL, CS0의 최종 전압(Vsmall)은가 된다. 이 때, CS1은 0V로 남아 있다.
도 7a와 도 7b는 평가단계로서, 평가 단계에서는 S1, 컬럼선택신호(CS) 및 워드라인신호(WL)만 논리값 "1"이고 나머지 프리차아지, S0, SAE 신호는 모두 논리값 "0"이다.
도 7a를 참조하면, S0를 게이트입력으로 하는 제 1 nMOS(MN10)가 턴오프되고 S1을 게이트 입력으로 하는 제 2 nMOS(MN20)가 턴온되므로써, CS0와 CS1가 연결되어 전하분배가 일어나기 때문에 CS0와 CS1가 같은 크기를 가지며, 즉 CS0의 전압이 Vsmall, 그리고 CS1는 0V이기 때문에 CS0과 CS1의 전압은 Vsmall/2이다.
한편, 평가단계에서는 워드라인에 VCC 전압이 실려, 선택된 워드라인이 연결된 셀트랜지스터를 턴온시켜 연결된 비트라인의 전압을 0V로 디스차아지시킨다.
그리고, 컬럼선택신호가 논리값 "1"이기 때문에 CC에 저장되어 있는 전하도 모두 방전되어 CC의 전압도 0V가 된다.
도 7b는 선택된 워드라인이 연결된 셀트랜지스터가 비트라인에 연결되어 있지 않은 경우로서, 비트라인의 전압이 Vsmall에서 변하지 않는 경우이다.
공통접속단(300)의 전압도 Vsmall로 변화가 없다.
도 8a와 도 8b는 공통접속단과 기준전압부의 기준전압의 차이를 비교하여 롬셀의 데이터를 감지증폭하는 센싱단계를 도시하고 있다.
이 때, 컬럼선택용 트랜지스터와 제 2 nMOS(MN20)는 턴오프된다.
도 8a는 도 7a 이후의 단계로서 공통접속단(300)의 전압은 0V이고, 제 1 nMOS(MN10)의 출력 전압이 Vsmall/2이므로 센스앰프(SA)의 출력은 "0"이 된다.
도 8b는 도 7b 이후의 단계로서 공통접속단(300)의 전압이 Vsmall이고 제 1 nMOS(MN10)의 출력 전압이 Vsmall/2이므로 센스앰프(SA)의 출력이 "1"이 된다.
이와 같은 단계들을 통해 롬셀에서 1비트의 데이터를 얻는데 소모되는 전력은 CCVCC2가 된다.
공통접속단은 pMOS대신 nMOS를 이용하여 프리차아지시키면 소모되는 전력은CC(VCC-VT)가 되어 더 작은 전력소모로 데이터를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 저전력 롬은 전하분배를 이용하여 비트라인 전압을로 스윙하도록 하므로써 소모전력을 CCVCC2으로 감소시킬 수 있는 효과가 있다.
또한, 비트라인의 전하분배 제어를 위한 부가적인 회로가 불필요하므로 롬의 면적을 감소시킬 수 있는 효과가 있다.

Claims (6)

  1. 롬에 있어서,
    다수의 비트라인 중 어느 하나를 선택하는 컬럼선택용 트랜지스터;
    상기 선택트랜지스터들의 일단을 공통으로 접속시키고 상기 컬럼선택용 트랜지스터가 턴온됨에 따라 상기 비트라인에 전하분배전압을 프리차아지시키는 공통접속단;
    상기 공통접속단을 VCC로 프리차아지시키는 프리차아지부;
    상기 프리차아지부의 일단에 접속되어 상기 비트라인의 전압과 비교되는 기준전압을 발생시키는 기준전압발생부; 및
    상기 기준전압발생부로부터 출력된 기준전압과 상기 공통접속단의 전하분배전압을 두 입력으로 하는 센스앰프
    를 포함하여 구성됨을 특징으로 하는 저전력 롬.
  2. 제 1 항에 있어서,
    상기 프리차아지부는,
    상기 공통접속단에 드레인단이 접속되고 VCC전압이 소스단에 인가되어 상기 공통접속단을 상기 VCC로 프리차아지시키는 pMOS 트랜지스터인 것을 특징으로 하는 저전력 롬.
  3. 제 1 항에 있어서,
    상기 기준전압발생부는,
    상기 공통접속단에 직렬접속된 두 개의 nMOS 트랜지스터를 포함하되, 상기 두 트랜지스터의 공통접속단은 상기 센스앰프의 하나의 입력단에 접속된 것을 특징으로 하는 저전력 롬.
  4. 제 1 항에 있어서,
    상기 기준전압발생부의 일측에 상기 프리차아지부로 입력되는 신호의 반전신호를 게이트 입력으로 하고 소스단이 접지된 nMOS 트랜지스터가 접속된 것을 특징으로 하는 저전력 롬.
  5. 제 1 항에 있어서,
    상기 비트라인은 0V∼의 스윙폭을 갖되,
    여기서 CC는 상기 공통접속단의 캐패시턴스, CBL는 상기 비트라인의 캐패시턴스임을 특징으로 하는 저전력 롬.
  6. 제 1 항에 있어서,
    상기 프리차아지부는,
    상기 공통접속단에 소스단이 접속되고 VCC전압이 드레인단에 인가되어 상기 공통접속단을 VCC-VT로 프리차아지시키는 nMOS 트랜지스터인 것을 특징으로 하는 저전력 롬.
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