JP2008513924A - 事前充電回路を有するｍｒａｍセンス増幅器及び検知方法 - Google Patents

Abstract

ＭＲＡＭセル（７７）を検知するためのセンス増幅器（１１）及び方法が提供される。センス増幅器（１１）が、事前充電回路（１３’）を含み、当該事前充電回路（１３’）が、演算増幅器（４０，４２）を有し、当該演算増幅器（４０，４２）は、分圧器（１１５，１１６）をフィードバック経路の中に用いて、キャパシタ（１０４，１０５）に蓄積される電荷量を制御する。読み出し動作の事前充電部分中に、キャパシタ（１０４，１０５）に蓄積された電荷を用いて、センス増幅器（１１）を事前充電する。センス増幅器（１１）を事前充電するため電荷共有を用いることにより、センス増幅器（１１）は、定常状態共通モード電圧まで一層迅速に事前充電され、従って、読み出し動作のため必要とされる時間を低減することができる。

Description

［発明の分野］
本発明は、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）に関し、詳細にはＭＲＡＭセンス増幅器用事前充電及び等化回路及び検知方法に関する。

［発明の背景］
フラッシュ・メモリのような不揮発性メモリ・デバイスは、電子システムにおける重要な部品である。フラッシュ・メモリは、今日使用されている主要な不揮発性メモリ・デバイスである。フラッシュ・メモリの欠点には、高電圧要件及び遅いプログラム及び消去時間が含まれる。また、フラッシュ・メモリは、メモリ故障前には１０^４−１０^６サイクルという貧弱な書き込み耐久性しか持たない。その上、妥当なデータ保持を維持するため、ゲート酸化物のスケーリングが、電子により見られるトンネル障壁により制限される。従って、フラッシュ・メモリは、それをスケーリングすることができる寸法の点で制限される。

これらの欠点を克服するため、磁気メモリ・デバイスが評価されている。１つのそのようなデバイスは、磁気抵抗ＲＡＭ（以下、「ＭＲＡＭ」と呼ぶ。）である。しかしながら、商業的に実用的であるためには、ＭＲＡＭは、現在のメモリ技術に対して匹敵するメモリ密度を有し、将来の世代に関してスケーリング可能であり、低い電圧で動作し、低消費電力を有し、そして競争できる読み出し／書き込み速度を持たねばならない。

データを格納することは、磁界を印加して、ＭＲＡＭデバイスの中の磁気材料を２つのあり得る記憶状態のいずれかに磁化させることにより達成される。メモリに格納されたデータを読み出すことは、ＭＲＡＭセルの中のトンネル接合抵抗の２つの状態間の差により達成される。典型的には、メモリ・セルに格納された状態は、そのセル状態を基準セルのセル状態と比較することにより決定されることができる。しかしながら、高状態と低状態との間の抵抗差は、非常に小さい場合があり、そして０．５マイクロアンペア以下の最悪の電流差を与え、従って高感度のセンス増幅器を必要とする。また、センス増幅器は、速い読み出し動作を提供すべきである。従って、小さい信号検出能力を有するセンス増幅器に対する必要性があり、そしてＭＲＡＭにおける速い読み出し動作を与える。

本発明の前述及び更なるそしてより特定の目的及び利点は、添付の図面と関係した本発明の好適な実施形態の以下の詳細な説明から当業者には、明らかになるであろう。

一般的に、本発明は、ＭＲＡＭセルを検知するためのセンス増幅器及び方法を提供する。センス増幅器は、演算増幅器を有する事前充電回路を含む。演算増幅器は、分圧器をそのフィードバック経路の中に含んで、キャパシタに蓄積された電荷の量を制御する。読み出し動作の事前充電部分中に、キャパシタに蓄積された電荷が、センス増幅器を事前充電するため用いられる。基準回路は、センス増幅器がその事前充電電圧まで充電される当該事前充電電圧を定義する。充電共有を用いて、センス増幅器を事前充電することにより、センス増幅器は、定常状態の共通モード電圧へより迅速に事前充電されることができ、従って、読み出し動作の時間を低減する。

図１は、従来技術のＭＲＡＭセンス増幅器１０を概略図の形式で示す。ＭＲＡＭセンス増幅器１０は、基準回路１２、事前充電回路１３、及び検知回路１４を含む。基準回路１２は、演算増幅器２０、Ｐチャネル・トランジスタ２２及び３２、Ｎチャネル・トランジスタ２６及び３４、及び基準セル３０及び３６を含む。基準セル３０及び３６の抵抗値は、図１において、抵抗Ｒ_Ｈ１及び抵抗Ｒ_Ｌ１のそれぞれにより表される。事前充電回路１３は、演算増幅器４０及び４２を含む。検知回路１４は、伝達ゲート５０，８０，８１，８２，８３及び８５、Ｐチャネル・トランジスタ４４，６０，６６，１０６，１０７及び１０８、Ｎチャネル・コモン・ゲート・トランジスタ５２，６２及び６８を含む。アレイ部分１６は、メモリ・セル７７，７８及び７９を含む。メモリ・セル７７，７８及び７９の抵抗値は、図１において、抵抗Ｒ_Ｂ，Ｒ_Ｈ２及びＲ_Ｌ２のそれぞれにより表される。Ｐチャネル・トランジスタ４４，６０及び６６は、検知回路１４のための電流ミラー回路を与えるよう結合される。Ｐチャネル・トランジスタ１０６，１０７及び１０８は、検知回路１４のためのイネーブル回路を与えるよう結合される。

事前充電回路１３は、導体９７，９８及び９９を用いて、検知回路１４に結合される。ＭＲＡＭセンス増幅器１０を有するメモリにおいては、検知回路１４に似ている多くの検知回路が存在するであろう。しかしながら、唯一つの基準回路１２及び唯一つの事前充電回路１３が、事前充電電圧を全ての検知回路に与えるため集積回路上に構築される。別の実施形態においては、２以上の基準回路１２及び／又は事前充電回路１３が望ましいことに注目されたい。比較的長い導体が事前充電回路１３を多くの検知回路に結合するため必要とされるので、当該導体の寄生抵抗及びキャパシタンスが、導体９７及び９９に結合された抵抗１００及び１０２及びキャパシタ１０１及び１０３（それらが寄生的であることを示すため破線で描かれている）により表されるように、重大となる。その上、デカップリング・キャパシタ１０４及び１０５が、導体９７及び９９に結合される。

基準回路１２において、Ｐチャネル・トランジスタ２２は、「Ｖ_ＤＤ」とラベルを付された電源電圧端子に結合された第１の電流電極（ソース／ドレーン）と、ノード２４に一緒に結合された制御電極（ゲート）と第２の電流電極（ソース／ドレーン）とを有する。図示の実施形態において、トランジスタは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を用いて実現される。他の実施形態においては、トランジスタは、異なる技術を用いて実現される。Ｐチャネル・トランジスタ３２は、Ｖ_ＤＤに結合されたソースと、ゲートと、当該ゲート及びＰチャネル・トランジスタ２２のドレーンにノード２４で結合されたドレーンとを有する。Ｎチャネル・トランジスタ２６及び３４は、ノード２４に結合されたドレーンと、一緒に結合されたゲートと、ノード２８に結合されたソースとを有する。演算増幅器２０は、「Ｖ_ＲＥＦ」とラベルを付された基準電圧を受け取るよう結合された第１の非反転入力と、ノード２８に結合された第２の反転入力と、「Ｖ_Ｂ２」とラベルを付された電圧をＮチャネル・トランジスタ２６及び３４のゲートに与える出力とを有する。基準セル３０は、ノード２８に結合された第１の端子と、「Ｖ_ＳＳ」とラベルを付された電源電圧端子に結合された第２の端子とを有する。基準セル３６は、ノード２８に結合された第１の端子と、Ｖ_ＳＳに結合された第２の端子とを有する。

事前充電回路１３において、演算増幅器４０は、ノード２４に結合された第１の非反転入力と、演算増幅器４０の出力に結合された第２の反転入力とを有する。演算増幅器４０の出力は、「Ｖ_Ｂ１」とラベルを付された事前充電電圧を導体９７に与えるためのものである。演算増幅器４２は、ノード２８に結合された第１の非反転入力と、演算増幅器４２の出力に結合された第２の反転入力とを有する。演算増幅器４２の出力は、「Ｖ_Ｂ３」とラベルを付された事前充電電圧を導体９９に与えるためのものである。

検知回路１４において、Ｐチャネル・トランジスタ１０６は、Ｖ_ＤＤに結合されたソースと、ゲートと、ノード４８に結合されたドレーンとを有する。Ｐチャネル・トランジスタ１０７は、Ｖ_ＤＤに結合されたソースと、ゲートと、ノード４６に結合されたドレーンとを有する。Ｐチャネル・トランジスタ１０８は、Ｖ_ＤＤに結合されたソースと、ゲートと、ノード８４に結合されたドレーンとを有する。ノード４６，４８及び８４は、それらに関連したキャパシタンスであって、「Ｃ_Ｍ」、「Ｃ_Ｏ」及び「Ｃ_ＯＲ」とそれぞれラベルを付されたキャパシタンスを有する。Ｐチャネル・トランジスタ１０６，１０７及び１０８のゲートは、「ＡＭＰＥＮ」とラベルを付されたセンス増幅器イネーブル信号を受け取る。

Ｐチャネル・トランジスタ４４、Ｎチャネル・トランジスタ５２、メモリ・セル７７は、「Ｉ_Ｂ」とラベルを付された電流がメモリ・セル７７を通るよう導くための検知回路１４の第１の電流経路を与える。Ｐチャネル・トランジスタ６０、Ｎチャネル・トランジスタ６２及び基準セル７８は、「Ｉ_Ｈ」とラベルを付された電流が基準セル７８を通るよう導くための検知回路１４の第２の電流経路を与える。Ｐチャネル・トランジスタ６６、Ｎチャネル・トランジスタ６８及び基準セル７９は、「Ｉ_Ｌ」とラベルを付された基準電流が基準セル７９を通るよう導くための検知回路１４の第３の電流経路を与える。第１の電流経路において、Ｐチャネル・トランジスタ４４は、Ｖ_ＤＤに結合されたソースと、ノード４６に結合されたゲートと、ノード４８に結合されたドレーンとを有する。「ＯＵＴ」とラベルを付されたメモリ・セル出力電圧が、ノード４８に与えられる。Ｎチャネル・トランジスタ５２は、ノード４８に結合されたドレーンと、導体９８に結合されたゲートと、ノード５４に結合されたソースとを有する。メモリ・セル７７は、抵抗として図示され、ノード５４に結合された第１の端子と、Ｖ_ＳＳに結合された第２の端子とを有する。当業者は、図１に図示されていない電流経路の中に、例えば、列復号回路のような他の回路構成要素が存在するであろうことを認めるであろう。また、基準回路１２及び事前充電回路１３は、検知回路の経路を複写（ｄｕｐｌｉｃａｔｅ）するため必要とされるような他の回路の構成要素を含み得る。他の回路の構成要素は、検知回路１４の動作を説明する目的にとって必要でなく、説明の簡潔さの目的のため省略されている。第２の電流経路において、Ｐチャネル・トランジスタ６０は、Ｖ_ＤＤに結合されたソース、ノード４６に結合されたゲート、ノード４６に結合されたドレーンとを有する。Ｎチャネル・トランジスタ６２は、ノード４６に結合されたドレーンと、導体９８に結合されたゲートと、ノード６４に結合されたソースとを有する。基準セル７８は、ノード６４に結合された第１の端子と、Ｖ_ＳＳに結合された第２の端子とを有する。第３の電流経路において、Ｐチャネル・トランジスタ６６は、Ｖ_ＤＤに結合されたソースと、ノード４６に結合されたゲートと、ノード８４に結合されたドレーンとを有する。「ＯＵＴ_ＲＥＦ」とラベルを付された基準出力電圧が、ノード８４に与えられる。Ｎチャネル・トランジスタ６８は、ノード８４に結合されたドレーンと、導体９８に結合されたゲートと、ノード６４に結合されたソースとを有する。基準セル７９は、ノード６４に結合された第１の端子と、Ｖ_ＳＳに結合された第２の端子とを有する。基準セル７８及び７９は、基準セル７８が論理ハイを格納している正常なメモリ・セルの抵抗値に等しい抵抗値Ｒ_Ｈ２を有するようプログラムされ、そして基準セル７９が論理ローを格納している正常なメモリ・セルの抵抗値に等しい抵抗値Ｒ_Ｌ２を有するようプログラムされていることを除いて正常なＭＲＡＭセルとして実現される。

伝達ゲート８０は、導体９７に結合された第１の端子と、ノード４６に結合された第２の端子と、「ＰＲＥＣＨＡＲＧＥ−Ｓ」とラベルを付された事前充電制御信号を受け取る制御端子とを有する。伝達ゲート８１，８２及び８３は、それぞれ、導体９９に結合された第１の端子を有する。伝達ゲート８１の第２の端子は、ノード５４に結合されている。伝達ゲート８２の第２の端子は、ノード６４に結合されている。伝達ゲート８３の第２の端子は、ノード６４に結合されている。伝達ゲート８１，８２及び８３のそれぞれの制御端子は、「ＰＲＥＣＨＡＲＧＥ−Ｂ」とラベルを付された事前充電制御信号を受け取る。

伝達ゲート５０は、ノード４８に結合された第１の端子と、ノード４６に結合された第２の端子とを有する。伝達ゲート８５は、ノード４６に結合された第１の端子と、ノード８４に結合された第２の端子とを有する。伝達ゲート５０及び８５の制御端子は、「ＥＱ」とラベルを付された等化信号を受け取る。

動作において、ＭＲＡＭセンス増幅器１０は、ハイ論理状態又はロー論理状態のいずれかにプログラム可能であるメモリ・セル（抵抗７７により表される）の状態を検知する。ビット、ハイ基準及びロー基準が、ＭＲＡＭセンス増幅器１０において、アドレス及びデコーダ（図示せず）によりアクセスされる。ＭＲＡＭのようなメモリに関しては、ハイ基準セルは、抵抗７８により表されるような明確な高抵抗メモリ状態Ｒ_Ｈ２にプログラムされたセルである。同様に、ロー基準セルは、抵抗７９により表されるような明確な低抵抗メモリ状態Ｒ_Ｌ２にプログラムされたセルである。ビットは、アドレスされたセルであり、そのセルのメモリ状態Ｒ_Ｂ（当該メモリは抵抗７７により表される。）は、ハイ（高抵抗状態により表される）又はロー（低抵抗状態により表される）のいずれかであることができるであろう。パス・トランジスタ（図示せず）は、トランジスタ５２，６２及び６８のそれぞれとその関連の結合されたメモリ・セルとの間に存在し、それにより抵抗７７，７８及び７９は、その関連のメモリ・セルにアクセスすることに関連した累積的抵抗を表す。同様に、パス・トランジスタは、抵抗７７，７８及び７９とＶ_ＳＳ電圧端子との間に存在し得る。

基準回路１２は、事前充電回路１３と組合わさって、検知回路１４を制御するための３つの特定のバイアス電圧を発生するであろう。検知回路１４は、コモン・ゲート電圧Ｖ_Ｂ２を用いて、トランジスタ５２，６２及び６８をバイアスする。このようにトランジスタ５２，６２及び６８をバイアスすることが、Ｖ_Ｂ２より下のトランジスタ・スレッショルドに近い実質的に同じバイアス電圧を抵抗Ｒ_Ｂ，Ｒ_Ｈ２及びＲ_Ｌ２の両端間に与える。このようにバイアスすることにより、トランジスタ５２，６２及び６８のそれぞれに対して飽和した電流レベル（それぞれＩ_Ｂ，Ｉ_Ｈ及びＩ_Ｌとして表されている）が確立される。Ｉ_Ｂ，Ｉ_Ｈ及びＩ_Ｌの値は、それらのトランジスタに印加された実質的に同じバイアス電圧を、アクセスしているＲ_Ｂ、Ｒ_Ｈ２及びＲ_Ｌ２のそれぞれと関連した合計の実効抵抗により除算した値に近い。図示の形態においては、トランジスタ６０及び６６は、Ｉ_Ｈ及びＩ_Ｌを平均化するように接続され、それにより、（Ｉ_Ｈ＋Ｉ_Ｌ）／２に等しいトランジスタ６０及び６６のそれぞれを通る電流を確立する。トランジスタ６０及び６６をバイアスすることにより、基準電圧ＯＵＴ_ＲＥＦがノード８４に確立される。トランジスタ４４及び４６のゲートをトランジスタ６０及び６６のゲートに接続することは、電流ミラーとして、また（Ｉ_Ｈ＋Ｉ_Ｌ）／２に等しい飽和した電流レベルをトランジスタ４４に対して確立する。従って、ノード４８における電圧、即ち出力（ＯＵＴ）は、トランジスタ４４により導かれた飽和電流（Ｉ_Ｈ＋Ｉ_Ｌ）／２とトランジスタ５２により導かれた飽和電流Ｉ_Ｂとの差を表すであろう。低抵抗状態を有するＲ_Ｂについては、ノード４８におけるＯＵＴ信号の定常状態電圧値は、基準電圧ＯＵＴ_ＲＥＦより電位が低い。高抵抗状態を有するＲ_Ｂについては、ノード４８におけるＯＵＴ信号の定常状態電圧値は、基準電圧ＯＵＴ_ＲＥＦより電位が高い。

基準回路１２は、基準入力電圧Ｖ_ＲＥＦを受け取り、そしてＲ_Ｈ１及びＲ_Ｌ１を用いて、説明した事前充電及びバイアス電圧を検知回路１４に与える。動作において、Ｖ_Ｂ２は、ノード２８上のＶ_ＲＥＦ入力電圧に等しい電圧を維持するよう演算増幅器２０により制御される。２つの基準メモリ・セルＲ_Ｈ１及びＲ_Ｌ１は、ノード２８に結合される。Ｒ_Ｈ１抵抗は、高抵抗状態を有するメモリ・セルであり、そしてＲ_Ｌ１抵抗は、低抵抗状態を有するメモリ・セルである。Ｒ_Ｈ１及びＲ_Ｌ１を演算増幅器２０の反転入力とトランジスタ５２，６２及び６８のサイズに実質的に等しいサイズであるトランジスタ２６及び３４とに接続することは、Ｖ_ＲＥＦ値に実質的に等しい定常状態電圧を検知回路１４において生成する電圧Ｖ_Ｂ２の確立をもたらす。特に、定常状態電圧は、ノード２８，５４及び６４における電圧である。

演算増幅器４２により与えられる電圧Ｖ_Ｂ３を用いて、ノード５４及び６４をそれらの定常状態値に近い値まで事前充電する。トランジスタ４４，６０及び６６と実質的に同じサイズのトランジスタ２２及び３２を用いることにより、演算増幅器４０は、電圧Ｖ_Ｂ１を与えて、当該電圧Ｖ_Ｂ１を用いて、検知回路１４のノード４６，４８及び８４をそれらの定常状態値に近い値まで事前充電する。

基準回路１２及び事前充電回路１３は、電圧Ｖ_Ｂ１，Ｖ_Ｂ２及びＶ_Ｂ３を温度、電源電圧及びプロセス変動に対して調整するよう機能する。基準回路１２と検知回路１４との間の電圧値のトラッキングは、デバイスのサイズについて基準回路１２のトランジスタと検知回路１４のトランジスタとを意図的に一致させること、及び基準抵抗Ｒ_Ｈ１及びＲ_Ｌ１の使用に一部分起因する。

検知回路１４がメモリ・セルの論理状態を検知するため用いられない場合、検知回路１４は、センス増幅器イネーブル信号ＡＭＰＥＮが論理ロー電圧であるとき比較的小さいＰチャネル・トランジスタ１０６，１０７及び１０８の助けを借りてオフにされる。内部ノード４６，４８及び８４は、Ｖ_ＤＤにプルアップされる。これが、検知回路１４がオフのままであり、そして検知動作が常に同じ初期状態から開始することを保証する。

メモリ・セルの状態を読み出し動作中に検知するための準備として、イネーブル信号ＡＭＰＥＮは、検知回路１４を使用可能にするハイ状態に切り替わる。基準回路１２及び事前充電回路１３は、ノード４６，４８及び８４の電圧をそれらの定常状態コモン・モード電圧近くまで遷移させる。同時に、ノード５４及び６４上の電圧をそれらの定常状態コモン・モード電圧近くまで遷移させることにより、センス増幅器が事前充電されることになる。次いで、読み出し動作中に、メモリ・セル７７のようなメモリ・セルの抵抗値と基準セル７８及び７９のような並列のメモリ・セルの抵抗値との差が、ノード４８及び８４上のそれぞれの電圧が分離するようにし、従って、セルに格納された論理状態を指示する。当業者が他の実施形態において、メモリ・セル７７の抵抗値が中間レベルの抵抗値を有する唯一つの基準セルと比較され得ることを認めるであろうことに注目されたい。

検知回路１４が比較的高い感度を持たねばならないので、トランジスタのサイズは、トランジスタの不一致の大きさを低減するため比較的大きくされる。トランジスタの不一致の大きさは、アスペクト比を低減するにつれ低減する。しかしながら、より大きいトランジスタの使用はまた、ノードを事前充電するに必要な期間を増大させ、そして検知回路１４を定常状態コモン・モード電圧近くまで正確に事前充電するためデカップリング・キャパシタ１０４及び１０５の必要なキャパシタンスを増大させるであろう。

図２は、本発明の一実施形態に従ったＭＲＡＭセンス増幅器１１を概略図形式で示す。説明の便宜上、同じ参照番号を用いて、図１及び図２において共通に示された同じ又は類似の構成要素を特定する。メモリ１１は、メモリ１０とは、導体９７が「ＰＲＥＣＨＡＲＧＥ−Ｓ＊」とラベルを付された事前充電信号により制御される追加の伝達ゲート１０９を含む点で異なる。また、導体９９は、「ＰＲＥＣＨＡＲＧＥ−Ｂ＊」とラベルを付された事前充電信号により制御される追加の伝達ゲート１１０を含む。その上、メモリ１１は、メモリ１０とは、電圧分割回路が演算増幅器４０及び４２のフィードバック経路の中に含まれる点で異なる。説明のために、演算増幅器が、基準回路１２′に結合された事前充電回路１３′の一部として含まれている。演算増幅器４０と関連した分圧器１１５は、抵抗１１１及び１１２を含む。抵抗１１１は、Ｖ_ＤＤに結合された第１の端子と、演算増幅器４０の第１の入力に結合された第２の端子とを有する。抵抗１１２は、抵抗１１１の第２の端子に結合された第１の端子と、演算増幅器４０の出力に結合された第２の端子とを有する。演算増幅器４２と関連した分圧器１１６は、抵抗１１３及び１１４を含む。抵抗１１３は、演算増幅器４２の出力に結合された第１の端子と、演算増幅器４２の第２の入力に結合された第２の端子とを有する。抵抗１１４は、抵抗１１３の第２の端子に結合された第１の端子と、Ｖ_ＳＳに結合された第２の端子とを有する。事前充電信号ＰＲＥＣＨＡＲＧＥ−Ｓ＊は、ＰＲＥＣＨＡＲＧＥ−Ｓの論理的補数であり、そして事前充電信号ＰＲＥＣＨＡＲＧＥ−Ｂ＊は、事前充電信号ＰＲＥＣＨＡＲＧＥ−Ｂの論理的補数であることに注目されたい。

基準回路１２′の動作は、図１の基準回路１２の動作と同じである。また、全体として、検知回路１４′の動作は、検知回路１４の動作と同じである。従って、基準回路１２及び検知回路１４の上記の説明がまた、基準回路１２′及び検知回路１４′の説明に適用され、図２の説明では繰り返さない。図２の実施形態に示されるように、事前充電動作は、ノード４６，４８及び８４を事前充電することを参照して説明されるであろう。ノード５４及び６４の事前充電動作も似ている。

ノード４６，４８及び８４の事前充電動作が、図２及び図３の両方を参照することにより説明されるであろう。図３は、図２のセンス増幅器の読み出し動作を理解するために有効な様々な信号のタイミング図である。事前充電動作は、キャパシタ１０４を充電することから始まる。図３の時刻ｔ０の前に、ＰＲＥＣＨＡＲＧＥ−Ｓは、論理ローであり、そしてＰＲＥＣＨＡＲＧＥ−Ｓ＊は、論理ハイであり、従って、伝達ゲート８０を非導通状態にし、伝達ゲート１０９を導通状態にする。キャパシタ１０４は、演算増幅器４０の出力により与えられる電圧でもって状態電圧される。抵抗１１１と抵抗１１２との抵抗比が、演算増幅器４０の出力電圧を決定する。

事前充電する前に、ノード４６，４８及び８４は、Ｖ_ＤＤである。定常状態中には、ノード４６，４８及び８４は、定常状態電圧Ｖ_Ｍ近くにあり、そして電圧Ｖ_Ｍは、「Ｖ_{Ｂ１ＲＥＦ}」とラベルを付された基準回路ノード２４上の電圧にほぼ等しいであろう。従って、事前充電動作は、ノード４６，４８及び８４上の電圧をＶ_ＤＤからＶ_{Ｂ１ＲＥＦ}へ変えなければならない。従って、要求される変化は、次の通りである。

Ｑ_ＳＡ＝Ｃ_ＳＡ（ΔＶ）＝Ｃ_ＳＡ（Ｖ_ＤＤ−Ｖ_{Ｂ１ＲＥＦ}）

ここで、Ｃ_ＳＡ＝Ｃ_Ｍ＋Ｃ_Ｏ＋Ｃ_ＯＲである。事前充電回路１３′は、この過剰電荷（Ｑ_ＳＡ）をキャパシタ１０４（Ｃ_ＤＥＣ）上に蓄積するであろう。事前充電前にキャパシタ１０４に蓄積された合計電荷は、次の通りである。

Ｑ_ＤＥＣ＝Ｃ_ＤＥＣ（Ｖ_ＤＤ−Ｖ_Ｂ１）

電荷Ｑ_ＤＥＣはまた、電荷共有後に要求される合計電荷に等しいであろう。即ち、

Ｑ_ＤＥＣ＝（Ｃ_ＤＥＣ＋Ｃ_ＳＡ）（Ｖ_ＤＤ−Ｖ_{Ｂ１ＲＥＦ}）

及び、

（Ｖ_ＤＤ−Ｖ_Ｂ１）／（Ｖ_ＤＤ−Ｖ_{Ｂ１ＲＥＦ}）＝（Ｃ_ＤＥＣ＋Ｃ_ＳＡ）／Ｃ_ＤＥＣ

従って、抵抗の比は、等式に従って、次のように設定される。

（Ｒ_１１２＋Ｒ_１１１）／Ｒ_１１１＝（（Ｃ_ＤＥＣ＋Ｃ_ＳＡ）／Ｃ_ＤＥＣ）

図３を参照すると、時刻ｔ０で、検知回路１４′は、ＡＭＰＥＮがハイに遷移するとき使用可能にされる。ＰＲＥＣＨＡＲＧＥ−Ｓが、論理ハイとなり、そしてＰＲＥＣＨＡＲＧＥ−Ｓ＊が、論理ローとなる。同様に、ＰＲＥＣＨＡＲＧＥ−Ｂが、論理ハイとなり、そしてＰＲＥＣＨＡＲＧＥ−Ｂ＊が、論理ローとなる。伝達ゲート１０９及び１１０が、実質的に非導通状態になり、そして伝達ゲート８０，８１，８２及び８３が、導通状態になり、従って、電荷をキャパシタ１０４とノード４６，４８及び８４のキャパシタンスとの間で共有することを可能にし、そして電荷をキャパシタ１０５とノード５４及び６４のキャパシタンスとの間で共有することを可能にする。また、時刻ｔ０で、信号ＥＱが、伝達ゲート５０及び８５が導通状態になるよう遷移し、従って、ノード４６，４８及び８４が同じコモン・モード電圧にあることを保証する。時刻ｔ１で、ＰＲＥＣＨＡＲＧＥ−Ｂが、ローに遷移して、伝達ゲート８１−８３を実質的に非導通状態にし、そして伝達ゲート１１０を導通状態にし、従ってキャパシタ１０５を再び充電する。同様に、時刻ｔ２で、ＰＲＥＣＨＡＲＧＥ−Ｓが、ローに遷移し、従って伝達ゲート８０を非導通状態にし、そして伝達ゲート１０９を導通状態にして、キャパシタ１０４を再び充電する。時刻ｔ３で、ＥＱが、再びローになり、従って伝達ゲート５０及び８５をオフにする。読み出しサイクルの事前充電部分は、この時点で完了し、そしてノード４８及び８４のそれぞれの電圧が分離することが可能にされ、従ってメモリ・セル７７の格納された状態を指示する。時刻ｔ４で、読み出しサイクルは、ＡＭＰＥＮがローに遷移して、検知回路１４′を使用不能にする場合終わる。

内部ノードキャパシタンスの比を補償するため事前充電電圧を設定することにより、センス増幅器の内部ノードを定常状態コモン・モード電圧まで事前充電するため要求される時間が低減される。センス増幅器を事前充電するため要求される時間を低減することにより、より速い読み出し動作の便益が与えられる。また、内部ノードキャパシタンスの比を補償するよう事前充電電圧を設定することは、検知回路１４′のより正確な事前充電の追加の便益が与え、そして、図１の従来技術の検知回路１４より小さいデカップリング・キャパシタンスでもって検知回路１４′の状態を定常状態にする。

本明細書において説明の目的のため選定された実施形態に対する様々な変化及び変更が、当業者に容易に考えられるであろう。例えば、トランジスタの導電性のタイプ及びトランジスタのタイプ等の変更を容易に行い得る。また、図示の実施形態は、ＭＲＡＭの文脈で説明された。しかしながら、図示の実施形態は、同様に他のメモリ・タイプに適用し得る。そのような変更及び変化は本発明の趣旨を逸脱しない程度まで、それらは、添付の特許請求の範囲の公正な解釈によってのみ得られる本発明の範囲内に含まれることを意図されている。

図１は、従来技術のＭＲＡＭセンス増幅器を概略図で示す。 図２は、本発明の一実施形態に従ったＭＲＡＭセンス増幅器を概略図で示す。 図３は、図２のセンス増幅器の読み出し動作を理解するために有効な様々な信号のタイミング図である。

Claims (10)

1. 選択されたメモリ・セルから電流を導く第１の電流経路と、電流を基準セルから導く第２の電流経路とを有する電流ミラーと、
   前記第１及び第２の電流経路の少なくとも一部分を所定の電圧へ選択的に事前充電する事前充電回路とを備え、
   前記事前充電回路は、基準電圧を受け取る第１の入力と、第２の入力と、事前充電電圧を与える出力であって分圧器回路を介して前記第２の入力に結合された前記出力とを備える演算増幅器を備える、センス増幅器。
2. 前記分圧器回路が、
   電源電圧端子に結合された第１の端子と、前記演算増幅器の第２の入力に結合された第２の端子とを有する第１の抵抗性構成要素であって、第１の抵抗値を有する第１の抵抗性構成要素と、
   前記演算増幅器の第２の端子に結合された第１の端子と、前記演算増幅器の出力に結合された第２の端子とを有する第２の抵抗性構成要素であって、第２の抵抗値を有する第２の抵抗性構成要素と
   を備える請求項１記載のセンス増幅器。
3. 前記第１の抵抗値の前記第２の抵抗値に対する比が、前記演算増幅器と前記第１の及び第２の電流経路のうちの少なくとも一部分との間で共有される電荷の量を制御し、
   前記の電荷共有が、前記第１及び第２の電流経路のうちの前記少なくとも一部分を事前充電するためである
   請求項２記載のセンス増幅器。
4. 前記第１の抵抗性構成要素が、前記第１の抵抗値を有する抵抗であり、
   前記第２の抵抗性構成要素が、前記第２の抵抗値を有する抵抗であり、
   前記第１の抵抗値の前記第２の抵抗値に対する比が、第１のキャパシタンスの第２のキャパシタンスに対する比に少なくとも部分的に依存し、
   前記第１のキャパシタンスが、前記第１及び第２の電流経路と関連付けられ、
   前記第２のキャパシタンスが、前記演算増幅器の出力と関連付けられる
   請求項２記載のセンス増幅器。
5. 前記第２のキャパシタンスが、前記演算増幅器の出力に結合されたキャパシタにより与えられる請求項４記載のセンス増幅器。
6. 前記演算増幅器の出力に結合された第１の端子と、第２の端子と、第１の事前充電制御信号を受け取る制御端子とを有する第１のスイッチと、
   電源電圧端子に結合された第１のプレート電極と、前記第１のスイッチの第２の端子に結合された第２のプレート電極とを有するキャパシタと、
   前記第１のスイッチの第２の端子に結合された第１の端子と、前記第１及び第２の電流経路に結合された第２の端子と、第２の事前充電信号を受け取る制御端子とを有する第２のスイッチと
   を更に備える請求項１記載のセンス増幅器。
7. 電流を第２の基準セルから導く第３の電流経路を更に備え、
   前記基準セルが、高い抵抗状態にプログラムされたメモリ・セルの抵抗値を表す第１の抵抗値を有し、
   前記第２の基準セルが、低い抵抗状態にプログラムされた前記メモリ・セルの抵抗値を表す第２の抵抗値を有する
   請求項１記載のセンス増幅器。
8. メモリ・セルに格納された論理状態を検知する方法であって、
   事前充電回路を設けるステップと、
   前記事前充電回路を用いて電荷を容量性構成要素に蓄積するステップと、
   前記メモリ・セルに格納された論理状態を検知するセンス増幅器の動作を使用可能にするステップと、
   前記容量性構成要素を前記事前充電回路から結合しなくするステップと、
   電荷を前記容量性構成要素と前記センス増幅器との間で共有させることにより前記センス増幅器を所定の電圧へ事前充電するステップと、
   前記センス増幅器に格納された論理状態を検知するステップと
   を備える方法。
9. 事前充電回路を設ける前記ステップが更に、基準電圧を受け取る第１の入力と、第２の入力と、分圧器を介して第２の入力に結合された出力とを有する演算増幅器を備える事前充電回路を設けるステップを備える請求項８記載の方法。
10. 前記センス増幅器が、選択されたメモリ・セルから電流を導く第１の電流経路と、電流を第１の基準セルから導く第２の電流経路とを備え、
    前記第１の基準セルが、高い抵抗状態にプログラムされたメモリ・セルの抵抗値を表す第１の抵抗値を有し、
    前記センス増幅器が更に、電流を第２の基準セルから導く第３の電流経路を備え、
    前記第２の基準セルが、低い抵抗状態にプログラムされたメモリ・セルの抵抗値を表す第２の抵抗値を有する
    請求項８記載の方法。

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