JP2015109120A - 半導体装置 - Google Patents

Abstract

【課題】メモリセルから読み出したデータの誤判定を防止する半導体装置を提供する。【解決手段】半導体装置は、第１データ線に接続されるように構成された抵抗変化型の第１メモリセルと、第２データ線に接続されるように構成された抵抗変化型の第２メモリセルと、第１メモリセルが記憶するデータを読み出す読出回路と、を備え、読出回路３５は、第１入力端、第２データ線に接続される第２入力端、第１出力端、を含む第１アンプ回路４０ａと、第１回路ノードと、第２入力端と第１回路ノードの間に接続される第１スイッチ回路ＳＷ０１と、第１入力端と第１出力端の間に接続される第２スイッチ回路ＳＷ０２と、第１回路ノードと第１データ線の間に接続される第３スイッチ回路ＳＷ０３と、第１入力端と第１回路ノードの間に接続される第１キャパシタ素子Ｃ０１と、を備える。【選択図】図７

Description

本発明は、半導体装置に関する。特に、抵抗変化型のメモリセルを備える半導体装置に関する。

近年、半導体メモリとして、スピン注入磁化反転型の磁気ランダムアクセスメモリ（ＳＴＴ−ＲＡＭ；Spin Torque Transfer-Random Access Memory）が用いられている。磁気ランダムアクセスメモリは、記憶素子として磁気トンネル接合（Magnetic Tunnel Junction；ＭＴＪ）素子を用いる。

非特許文献１において、ＳＴＴ−ＲＡＭに使用するセンシング回路が開示されている（Fig.2）。また、非特許文献２においても、ＳＴＴ−ＲＡＭに使用するセンシング回路が開示されている（Fig.12.4.1）。非特許文献１及び２が開示するセンシング回路はいずれも、リファレンスセル（参照セル）から得られる信号と、データ読み出し対象となるメモリセルから得られる信号と、の大小関係を比較することで、読み出しデータの判定を行っている。より具体的には、リファレンスセルから得られるリファレンス電流と、メモリセルに流れるメモリセル電流と、の大小を比較することで、メモリセルから読み出したデータの判定を行う。

Jisu Kim, etc. "A Novel Sensing Circuit for Deep Submicron Spin Transfer Torque MRAM (STT-MRAM)" IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL.20, NO.1, Jan.2012 Mihail Jefremow, etc. "Time-Differential Sense Amplifier for Sub-80mV Bitline Voltage Embedded STT-MRAM in 40nm CMOS" ISSCC Dig. Tech. Papers, Feb.2013

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。

以下の分析は、本発明者らによってなされたものである。

半導体メモリには、大容量化に対する要求が恒常的に存在する。ＭＴＪ素子の高集積化のため年々プロセスが微細化され、ＭＴＪ素子の抵抗状態を変化させる反転しきい電流の電流値が低下する傾向にある。詳細は後述するが、反転しきい電流の電流値が低下すると、ＭＴＪ素子からデータを読み出す際の電流により、メモリセルの抵抗状態が変化してしまうリードディスターブ（Read disturb）現象が生じる可能性がある。

リードディスターブ現象の防止として、メモリセルに流す電流の電流値を低下させる対策、即ち、メモリセルからデータを読み出す際の電流を小さくする対策が考えられる。

しかし、このような対策は、メモリセルからデータを読み出す際の電流が小さくなることから信号量の低下を引き起こす。信号量が低下すると、センスアンプ回路等に含まれるトランジスタの特性値（例えば、閾値電圧）のばらつきにより、メモリセルから読み出したデータの誤判定が生じる可能性がある。

上述した非特許文献１及び非特許文献２に開示される技術を用いても、リードディスターブ（Read disturb）現象が生じる虞、また、読み出しデータの誤判定が生じる虞がある。

本発明の第１の視点によれば、第１データ線に接続されるように構成された抵抗変化型の第１メモリセルと、第２データ線に接続されるように構成された抵抗変化型の第２メモリセルと、前記第１メモリセルが記憶するデータを読み出す読出回路と、を備え、前記読出回路は、前記第１データ線に接続される第１入力端、第２入力端、第１出力端、を含む第１アンプ回路と、第１回路ノードと、前記第２入力端と前記第１回路ノードの間に接続される第１スイッチ回路と、前記第１入力端と前記第１出力端の間に接続される第２スイッチ回路と、前記第１回路ノードと前記第１データ線の間に接続される第３スイッチ回路と、前記第１入力端と前記第１回路ノードの間に接続される第１キャパシタ素子と、を備える半導体装置が提供される。

本発明の第２の視点によれば、第１データ線に接続されるように構成された抵抗変化型の第１メモリセルと、第２データ線に接続されるように構成された抵抗変化型の第２メモリセルと、前記第１メモリセルが記憶するデータを読み出す読出回路と、前記第１データ線と前記読出回路の間に接続される第１トランジスタと、前記第２データ線と前記読出回路の間に接続される第２トランジスタと、第１電圧を供給する第１電圧供給線と、第１及び第２ゲート制御回路と、を備え、前記第１ゲート制御回路は、前記第１データ線に接続される第１入力端、第２入力端、前記第１トランジスタのゲートに接続される第１出力端、を含む第１アンプ回路と、第１回路ノードと、前記第１電圧供給線と前記第２入力端の間に接続される第１スイッチ回路と、前記第１電圧供給線と前記第１回路ノードの間に接続される第２スイッチ回路と、前記第１回路ノードと前記第１入力端の間に接続される第３スイッチ回路と、前記第１回路ノードと前記第２入力端の間に接続される第１キャパシタ素子と、を備え、前記第２ゲート制御回路は、前記第２データ線に接続される第３入力端、第４入力端、前記第２トランジスタのゲートに接続される第２出力端、を含む第２アンプ回路と、第２回路ノードと、前記第１電圧供給線と前記第４入力端の間に接続される第４スイッチ回路と、前記第１電圧供給線と前記第２回路ノードの間に接続される第５スイッチ回路と、前記第２回路ノードと前記第３入力端の間に接続される第６スイッチ回路と、前記第２回路ノードと前記第４入力端の間に接続される第２キャパシタ素子と、を備える半導体装置が提供される。

本発明の各視点によれば、メモリセルから読み出したデータの誤判定を防止することに寄与する半導体装置が、提供される。

第１の実施形態に係るメモリセルアレイ２の一部１０の内部構成の一例を示す図である。 第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。 半導体装置１において使用するメモリセル１００の一例を示す図である。 ＭＴＪ素子１０１に流れる電流に対する抵抗値のヒステリシスループ特性の一例である。 ＭＴＪ素子における反転書き込み時間と反転しきい電流の関係を表す特性の一例である。 メモリセルアレイ２の内部構成の一例を示す図である。 読出回路３５の内部構成の一例を示す図である。 ゲート制御回路３４の内部構成の一例を示す図である。 ゲート制御回路３４等に使用可能な差動アンプ４０の回路構成の一例である。 半導体装置１のデータ書き込み動作の一例を示すタイミングチャートである。 半導体装置１のデータ読み出し動作の一例を示すタイミングチャートである。 第１の比較例に係る半導体装置１ａに含まれるメモリセルアレイ２の一部１０の内部構成の一例を示す図である。 第２の比較例に係る半導体装置１ｂに含まれるメモリセルアレイ２の一部１０の内部構成の一例を示す図である。 第２の実施形態に係るＶＢＬ＿ＲＥＦ電圧発生回路５０の回路構成の一例である。 ビット線電圧の温度依存性の一例を示す図である。

［第１の実施形態］
第１の実施形態について、図面を用いて説明する。

図１は、第１の実施形態に係るメモリセルアレイ２の一部１０の内部構成の一例を示す図である。詳しくは、後述するが、オフセット機能を備えた読出回路及びゲート制御回路を含む構成が開示される。

第１又は第２の各実施形態に係る半導体装置は、第１データ線に接続されるように構成された抵抗変化型の第１メモリセル（例えば、図１のメモリセル１００ａ）と、第２データ線に接続されるように構成された抵抗変化型の第２メモリセル（例えば、図１のメモリセル１００ｂ、１００ｃ）と、第１メモリセルが記憶するデータを読み出す読出回路（例えば、図１の読出回路３５）と、を備える。さらに、読出回路は、第１入力端、第２データ線に接続される第２入力端、第１出力端、を含む第１アンプ回路（例えば、図７の差動アンプ４０ａ）と、第１回路ノードと、第２入力端と第１回路ノードの間に接続される第１スイッチ回路（例えば、図７のスイッチＳＷ０１）と、第１入力端と第１出力端の間に接続される第２スイッチ回路（例えば、図７のスイッチＳＷ０２）と、第１回路ノードと第１データ線の間に接続される第３スイッチ回路（例えば、図７のスイッチＳＷ０３）と、第１入力端と第１回路ノードの間に接続される第１キャパシタ素子（例えば、図７の容量Ｃ０１）と、を備える。

第１又は第２の実施形態の半導体装置によれば、読出回路は、メモリセルやトランジスタの特性差により生じるオフセット電圧をキャンセルする機能を備える。

３つのスイッチ回路を適宜切り替えることにより、オフセット電圧がキャパシタ素子に記憶される。キャパシタ素子に記憶されたオフセット電圧を、メモリセルからデータを読み出す際のセンシング動作に反映させることができる。

読出回路のオフセットを行うことにより、トランジスタの特性差を吸収できる。これにより、小信号を正しく増幅することが実現される。ひいては、オフセット成分等に起因したデータの誤判定が防止される。

第１又は第２の各実施形態に係る半導体装置は、第１データ線に接続されるように構成された抵抗変化型の第１メモリセル（例えば、図１のメモリセル１００ａ）と、第２データ線に接続されるように構成された抵抗変化型の第２メモリセル（例えば、図１のメモリセル１００ｂ、１００ｃ）と、第１メモリセルが記憶するデータを読み出す読出回路（例えば、図１の読出回路３５）と、第１データ線と読出回路の間に接続される第１トランジスタ（例えば、図１のクランプトランジスタＭＣＬ１）と、第２データ線と読出回路の間に接続される第２トランジスタ（例えば、図１のクランプトランジスタＭＤＣＬ１）と、第１電圧を供給する第１電圧供給線（例えば、図１の参照電圧ＶＢＬ＿ＲＥＦを供給する電源線）と、第１トランジスタのゲートを制御する第１ゲート制御回路（例えば、図１のゲート制御回路３４）と、第２トランジスタのゲートを制御する第２ゲート制御回路（例えば、図１のゲート制御回路３６）と、を備える。さらに、第１ゲート制御回路は、第１データ線に接続される第１入力端、第２入力端、第１トランジスタのゲートに接続される第１出力端、を含む第１アンプ回路（例えば、図８の差動アンプ４０ｂ）と、第１回路ノードと、第１電圧供給線と第２入力端の間に接続される第１スイッチ回路（例えば、図８のスイッチＳＷ０４）と、第１電圧供給線と第１回路ノードの間に接続される第２スイッチ回路（例えば、図８のスイッチＳＷ０５）と、第１回路ノードと第１入力端の間に接続される第３スイッチ回路（例えば、図８のスイッチＳＷ０６）と、第１回路ノードと第２入力端の間に接続される第１キャパシタ素子（例えば、図８の容量Ｃ０２）と、を備える。また、第２ゲート制御回路は、第２データ線に接続される第３入力端、第４入力端、第２トランジスタのゲートに接続される第２出力端、を含む第２アンプ回路（例えば、図８の差動アンプ４０ｂ）と、第２回路ノードと、第１電圧供給線と第４入力端の間に接続される第４スイッチ回路（例えば、図８のスイッチＳＷ０４）と、第１電圧供給線と第２回路ノードの間に接続される第５スイッチ回路（例えば、図８のスイッチＳＷ０５）と、第２回路ノードと第３入力端の間に接続される第６スイッチ回路（例えば、図８のスイッチＳＷ０６）と、第２回路ノードと第４入力端の間に接続される第２キャパシタ素子（例えば、図８の容量Ｃ０２）と、を備える。

第１又は第２の実施形態に係る半導体装置によれば、ゲート制御回路は、メモリセルやトランジスタの特性差により生じるオフセット電圧をキャンセルする機能を備える。上述と同様に、オフセット成分等に起因したデータの誤判定が防止できる。

図２は、第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。

図２に示す半導体装置１は、メモリセルアレイを備える。このメモリセルアレイは、抵抗変化型メモリセルとしてスピン注入磁化反転書き込みを行う磁気ランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）を使用したメモリセルアレイ２ａ〜２ｈを備える。メモリセルアレイは、複数のバンク、例えば、バンク０から７、で構成される。なお、以降の説明において、メモリセルアレイ２ａ〜２ｈを区別する特段の理由がない場合には、単に「メモリセルアレイ２」と表記する。

半導体装置１は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、データ入出力端子ＤＱを備える。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、例えば、ＣＫ、／ＣＫは互いに相補の信号である。

クロック発生回路１１は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥを入力する。クロック発生回路１１は、半導体装置１内部で必要とされる内部クロック信号を発生し、各部に供給する。

コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥには、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが供給される。これらのコマンド信号は、コマンドデコーダ１２に供給される。コマンドデコーダ１２は、入力したコマンド信号をデコードし、チップ制御回路１３に供給する。

モードレジスタ１４には、半導体装置１の動作モードが設定される。チップ制御回路１３は、コマンドデコーダ１２の出力及びモードレジスタ１４に設定された動作モードを入力し、それらに基づいて各種制御信号を生成する。

具体的には、チップ制御回路１３は、ラッチ信号ＬＴ、読み出し許可信号ＲＥ、ＲＥＢ、書き込み許可信号ＷＥＮ、参照セル書き込み許可信号ＷＥＤ、データ出力許可信号ＤＯＥ、ゲート制御回路起動信号ＶＧＧＯＮ、ＶＧＧＯＮＢ（ＶＧＧＯＮの反転信号）、読出回路起動信号ＳＡＯＮ、ＳＡＯＮＢ、制御信号ＶＧＰを生成する。これらの制御信号の詳細は後述する。

チップ制御回路１３は、生成した各種制御信号を、アレイ制御回路１５、リードライトアンプ（ＲＷアンプ）１６、ラッチ回路１７、データ入出力バッファ１８、カラムアドレスバッファ１９、バンク及びロウアドレスバッファ２０に供給する。

アドレス信号ＡＤＤは、バンクを特定するバンクアドレスと、ワード線ＷＬを特定するロウアドレスと、ビット線（グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬにより構成される）を特定するカラムアドレスと、を含む。アドレス信号ＡＤＤのうち、バンク及びロウアドレスは、バンク及びロウアドレスバッファ２０に供給され、カラムアドレスはカラムアドレスバッファ１９に供給される。

バンク及びロウアドレスバッファ２０は、バンク０〜７のいずれかを特定してロウアドレスを出力する。また、バンク及びロウアドレスバッファ２０が出力するロウアドレスは、ロウデコーダ２１によりデコードされ、このデコードに応じて、いずれかのワード線ＷＬが選択される。

カラムアドレスバッファ１９が出力するカラムアドレスは、カラムデコーダ２２によりデコードされ、このデコードに応じて、複数のビット線のうち、カラムアドレスに対応するビット線が選択される。具体的には、カラムデコーダ２２は、ブロックカラムアドレス選択信号ＹＳ、ビットカラムアドレス選択信号ＹＳＥＬ、参照セルカラムアドレス選択信号ＹＳＥＬＤ１、ＹＳＥＬＤ０、を生成する。これらの選択信号の詳細は後述する。選択されたビット線に対応するメモリセルアレイ内のラッチ回路（図示せず）は、データ入出力線であるＩ／Ｏ線８９を介してリードライトアンプ１６に接続される。

リードライトアンプ１６は、ラッチ回路１７及びデータ入出力バッファ１８を介して、外部端子であるデータ入出力端子ＤＱと接続されているリードアンプ回路及びライトアンプ回路である。ラッチ回路１７及びデータ入出力バッファ１８には、クロック発生回路１１から内部クロック信号が供給されメモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。

図３は、半導体装置１において使用するメモリセル１００の一例を示す図である。

メモリセル１００は、図２に示されるメモリセルアレイ２に含まれるメモリセルであり、ＭＴＪ素子１０１と選択トランジスタ１０２から構成される。なお、図３には、ＭＴＪ素子１０１の断面を示す。例えば、メモリセル１００は、スピン注入磁化反転型の磁気ランダムアクセスメモリ（ＳＴＴ−ＲＡＭ；Spin Torque Transfer-Random Access Memory）のセルで良い。

ＭＴＪ素子１０１は、２つの強磁性膜１０３及び１０４と、これらの強磁性膜に挟まれたトンネル膜１０５と、からなる。ＭＴＪ素子１０１の一端（強磁性膜１０３）はビット線ＢＬに接続され、他の一端（強磁性膜１０４）は選択トランジスタ１０２に接続される。選択トランジスタ１０２の他の一端は、ソース線ＳＬに接続され、ゲートがワード線ＷＬに接続される。

ＭＴＪ素子１０１における強磁性膜１０３は、磁化方向が可変であり、強磁性膜１０４は、磁化方向が固定である。つまり、上部膜である強磁性膜１０３の磁化方向は流れる電流の方向に応じて変わり、下部膜である強磁性膜１０４の磁化方向と同じ方向又は逆の方向となる。ＭＴＪ素子１０１は、強磁性膜１０３及び１０４の磁化の向きが同じであれば、低抵抗状態となる。ＭＴＪ素子１０１は、強磁性膜１０３及び１０４の磁化の向きが逆であれば、高抵抗状態となる。このように、メモリセル１００は、可変抵抗素子であるＭＴＪ素子１０１と、可変抵抗素子を挟み、可変抵抗素子に印加する電圧を受ける第１電極及び第２電極を備える。ＭＴＪ素子１０１は、抵抗状態の違いにより、情報（データ）を記憶する。

図４は、ＭＴＪ素子１０１に流れる電流に対する抵抗値のヒステリシスループ特性の一例である。

図４に示される実線は、ＭＴＪ素子１０１の温度が常温である場合の特性を示す。なお、常温は、高温より低い温度とする。図４の実線において、当初のＭＴＪ素子１０１の抵抗状態を、状態Ａとする。

状態Ａでは、ＭＴＪ素子１０１は低抵抗状態であり、流れる電流値は０である。状態ＡにあるＭＴＪ素子１０１に対して、電流をソース線ＳＬからビット線ＢＬの方向に、電流値Ｉｗ（ａｐ）の大きさで流すと、ヒステリシスループを点線矢印のように移動する。ＭＴＪ素子１０１は、状態Ａから状態Ｂに遷移する。

状態Ｂでは、ＭＴＪ素子１０１は高抵抗状態とする。状態ＢにあるＭＴＪ素子１０１に対して、流す電流を０にすると、ＭＴＪ素子１０１は高抵抗状態を維持しつつ、状態Ｂから状態Ｂ１に移動する。

状態Ｂ１では、ＭＴＪ素子１０１は、高抵抗状態であり、流れる電流値は０である。状態Ｂ１にあるＭＴＪ素子１０１に対して、電流をビット線ＢＬからソース線ＳＬの方向に、電流値Ｉｗ（ｐ）の大きさで流すと、ヒステリシスループを点線矢印のように移動する。ＭＴＪ素子１０１は、状態Ｂ１から状態Ｃに遷移する。

状態Ｃでは、ＭＴＪ素子１０１は低抵抗状態である。状態ＣにおけるＭＴＪ素子１０１に対して、流す電流を０にすると、ＭＴＪ素子１０１は低抵抗状態を維持しつつ、状態Ｃから状態Ａ（状態Ａ’）に移動する。

このように、ＭＴＪ素子１０１は、第１電極と第２電極の間の印加電圧（及びそれによって生じる電流がＭＴＪ素子１０１を流れること）に応じて、電気抵抗が可逆的に変化する。また、ＭＴＪ素子１０１に流す電流が０であっても（半導体装置１への電源供給がなくても）、ＭＴＪ素子１０１はデータを記憶できる。

図４では、Ｉｃ（ａｐ）は、常温時に、ＭＴＪ素子１０１を低抵抗状態から高抵抗状態へ遷移させるために必要な電流量を示す。同様に、Ｉｃ（ｐ）は、常温時に、ＭＴＪ素子１０１を高抵抗状態から低抵抗状態へ遷移させるために必要な電流量を示す。電流Ｉｃ（Ｉｃ（ａｐ）、Ｉｃ（ｐ））は、反転しきい電流と呼ばれる。通常のＭＴＪ素子では、Ｉｃ（ａｐ）の方が、Ｉｃ（ｐ）よりも大きな値となる。また、図４では、Ｉｃ（ａｐ）’、Ｉｃ（ｐ）’は、高温時の各電流量を示す。

図４に示される一点鎖線は、ＭＴＪ素子１０１の温度を実線時の温度（常温）よりも高温にした場合の特性を示す。

ＭＴＪ素子は、反転しきい電流と抵抗値に比較的大きな温度依存性を持つ。高温となった場合、ＭＴＪ素子は、図４の一点鎖線に示すようなヒステリシスループ特性を有する。ＭＴＪ素子は、上述した常温時と同様に、メモリセルへのデータ書き込みの際の印加電流に応じて、低抵抗状態から高抵抗状態の遷移、及び高抵抗状態から低抵抗状態の遷移が生じる。

実線（常温）と一点鎖線（高温）との対比により、次が理解される。

高抵抗状態（状態Ｂや状態Ｂ１）において、高温ほど、ＭＴＪ素子１０１の抵抗値は小さい。低抵抗状態（状態Ｃや状態Ａ’）において、高温ほど、ＭＴＪ素子１０１の抵抗値は大きい。

抵抗状態のいずれの遷移（低抵抗状態から高抵抗状態の遷移、及び高抵抗状態から低抵抗状態の遷移）においても、必要な電流量（つまり、電流の絶対値）は、高温になるほど、小さい（｜Ｉｃ（ａｐ）’｜＜Ｉｃ（ａｐ）、｜Ｉｃ（ｐ）’｜＜｜Ｉｃ（ｐ）｜）。

高温の場合に書き込み反転が発生する電流量が小さい為、常温時の読み出し電流量をそのまま使うと、リードディスターブ（読み出し電流に起因したデータ反転）が発生する虞がある。そのため、読み出し電流量は、高温時により小さくすることが考慮される。電流量がより小さい場合、読み出し時のデータの信号量も、より小さくなる。各実施形態では、小信号量のデータにおいても読み出し誤動作が発生しない回路が提供される。高温となった場合であっても、読み出しは、誤動作無く実行される。

図５は、ＭＴＪ素子における反転書き込み時間と反転しきい電流の関係を表す特性の一例である。

図５の縦軸は、書き込み電流であり、横軸は、反転書き込み時間である。反転書き込み時間とは、抵抗状態が遷移するのに必要な書き込み電流の印加時間である。Spin-injection領域は、スピン偏極電子が断熱的にトンネル膜を介して磁気記録層（図３の参照符号１０３）に注入される現象が優勢な領域を意味する。Thermal assist領域は、磁気記録層において熱励起によるスピンの反転が優勢な領域を意味する。ここで電子スピンの向きは電流の向きによって変化する。

図５に示される実線は、ＭＴＪ素子１０１の温度を常温にした場合の特性を示す。図５に示される一点鎖線は、ＭＴＪ素子１０１の温度を実線時の温度よりも高温にした場合の特性を示す。

実線（常温）と一点鎖線（高温）との対比により、次が理解される。

いずれの特性においても、電流量（電流の絶対値）が小さいほど、反転書き込み時間は、長くなる。

ＭＴＪ素子１０１は、その温度（又はその周辺温度）が高くなると、反転しきい電流の電流値の絶対値が小さくなる特性がある（｜Ｉｃ（ａｐ）’｜＜Ｉｃ（ａｐ）、｜Ｉｃ（ｐ）’｜＜｜Ｉｃ（ｐ）｜）。即ち、高温になるほど、ＭＴＪ素子１０１の抵抗状態は反転し易くなる。

ＭＴＪ素子１０１は、低抵抗状態にある場合（図５の下に示される線）に比べ、高抵抗状態にある場合（図５の上で示される線）の方が、温度依存性がより高い（特性値の変化率がより大きい）という性質がある。

ここで、図４に示したＩｃ（ａｐ）及びＩｃ（ｐ）は、図５におけるThermal assist領域の接線が、反転時間１ｎｓと交わる点として定義される。これは、この領域の反転時間τpが以下の式（１）で表されるためである（参考文献：青木他、Journal of the Magnetics Society of Japan Vol. 32, No. 3, 2008）。

ここで、I_C0, k_B, T, E, τ₀はそれぞれ、１ｎｓ相当のI_C、ボルツマン定数、温度、活性化エネルギー、attempt time（試行時間：一方のある状態から他方のある状態への遷移のための時定数）である。

上記式において、反転電流は、Icで示され、反転時間は、τpで示される。２重の波線は、nearly equalを意味する。

ＭＴＪ素子１０１の抵抗状態を読み出す際に、ＭＴＪ素子１０１の両端に一定の電圧を印加し、ＭＴＪ素子１０１に流れる電流の大小に応じて、データ「１」とデータ「０」を判定する必要がある。その際、ＭＴＪ素子１０１に流れる電流により、ＭＴＪ素子の状態が変化する事は許容されない。そのため、ＭＴＪ素子１０１の抵抗状態を読み出す電流（以下、読み出し電流Ｉｒと表記する）の電流値は、反転しきい電流（Ｉｃ（ｐ）、Ｉｃ（ａｐ））の電流値の半値以下とする必要があり、発明者の知見によると、理想的には、１／４以下とする必要がある。

「Thermal assist効果」とは、熱によるスピン反転を補助する効果を意味する。Thermal assist効果により、反転しきい電流Ｉｃよりも電流量の小さい電流であっても、長時間、ＭＴＪ素子１０１に流せば、ＭＴＪ素子１０１の抵抗状態が反転し得る。

一般的に、ＳＴＴ−ＲＡＭにおいて、読み出し電流は、書き込み電流（Ｉｃ（ａｐ）、Ｉｃ（ｐ））より小さい。そのため、読み出し電流を長時間流すことによって、ＭＴＪ素子からデータを読み出す際に、メモリセルの情報が反転する現象（リードディスターブ現象）が発生する。

近年、ＭＴＪ素子の高集積化のため、プロセスが微細化され、反転しきい電流Ｉｃの電流値が低下する傾向にある。反転しきい電流Ｉｃの電流値が低下するに伴い、反転しきい電流Ｉｃと読み出し電流Ｉｒの電流値の差が小さくなり、リードディスターブ現象が生じやすくなるという問題がある。即ち、反転しきい電流Ｉｃの電流値の低下に起因し、ＭＴＪ素子１０１からデータを読み出す際の動作マージンが低下する。このような問題を考慮すると、読み出し電流Ｉｒを以前よりさらに小さくすることが、特性上、要求される。詳しくは後述するが、各実施形態では、このような極めて小さい読み出し電流であっても、誤動作が発生しない回路が提供されるため、この要求を満たす。

図６は、図２に示されるメモリセルアレイ２の内部構成の一例を示す図である。

メモリセルアレイ２は、１０２４Ｒｏｗ×２０４８Ｃｏｌuｍｎのメモリセルから構成され、通常メモリセルアレイと参照メモリセルアレイを含む。

通常メモリセルアレイは、１０２４Ｒｏｗ×２０４８Ｃｏｌuｍｎの通常メモリセルから構成され、複数のワード線ＷＬ０〜ＷＬ１０２３、複数のビット線ＢＬ０〜ＢＬ２０４７、及び複数のソース線ＳＬ０〜ＳＬ２０４７を含む。

参照メモリセルアレイは、１０２４Ｒｏｗ×６４Ｃｏｌｕｍｎの参照メモリセルから構成され、複数のワード線ＷＬ０〜ＷＬ１０２３、複数のビット線ＢＬＤ０−１〜３２、複数のソース線ＳＬＤ０−１〜３２、複数のビット線ＢＬＤ１−１〜３２、及び複数のソース線ＳＬＤ１−１〜３２、を含む。参照セル用のビット線及びソース線は、データ「１」を記憶するメモリセルに接続されるビット線ＢＬＤ１及びソース線ＳＬＤ１の対と、データ「０」を記憶するメモリセルに接続されるビット線ＢＬＤ０及びソース線ＳＬＤ０の対とからなり、読み出し時の参照（リファレンス）電圧の生成に使われる。

センスアンプ部３１−１〜３２は、ビット線ＢＬとソース線ＳＬを１組とする６４対のビット線ＢＬ及びソース線ＳＬごとに、１つ設けられる。具体的には、１つのセンスアンプ部３１−１は、ビット線ＢＬ０〜ＢＬ６３とソース線ＳＬ０〜ＳＬ６３とからなる６４対に対して、割り当てられる。図６に示される２０４８Ｃｏｌｕｍｎの通常メモリアレイ構成では、３２個のセンスアンプ部が構成される（２０４８Ｃｏｌｕｍｎ＝６４対×３２個）。

センスアンプ部３１は、リードドライバ３３と、ゲート制御回路３４と、読出回路３５と、を含む。センスアンプ部３１は、ビット線ＢＬ及びソース線ＳＬに接続されたメモリセル１００（図６にて図示せず）から読み出したデータをセンス増幅した後に、Ｉ／Ｏ線８９に出力する機能と、Ｉ／Ｏ線８９を介して外部から供給されたデータをメモリセル１００ａ（図６にて図示せず）に書き込む機能と、を備える。

参照電圧発生部３２−１〜３２は、ビット線ＢＬＤとソース線ＳＬＤを１組とする２対のビット線及びソース線ごとに、１つ設けられる。具体的には、１つの参照電圧発生部３２−１は、ビット線ＢＬＤ０−１とソース線ＳＬＤ０−１とからなる１対、及びビット線ＢＬＤ１−１とソース線ＳＬＤ１−１とからなる１対からなる計２対に対して、割り当てられる。図６に示される６４Ｃｏｌｕｍｎの参照メモリアレイの構成では、３２個の参照電圧発生部が構成される（６４Ｃｏｌｕｍｎ＝２対×３２個）。

参照電圧発生部３２は、ゲート制御回路３６と、参照電圧ＶＲを生成するためのデータを記憶するメモリセル１００ｂ及び１００ｃ（図６にて図示せず）に接続されるビット線ＢＬＤ及びソース線ＳＬＤと、を含む。参照電圧発生部３２は、センスアンプ部３１における読み出し動作時に必要となる参照電圧ＶＲを生成する機能を備える。

３２個の参照電圧発生部３２は、通常メモリセル１００ａからデータを読み出す際に、同時（並列）に動作し、それぞれの出力を全て並列接続する。メモリセル１００ａに含まれるＭＴＪ素子１０１の抵抗値のばらつきや、後述するカレントミラー回路に含まれるＭＯＳトランジスタの閾値電圧のばらつきに起因して生じる参照電圧ＶＲのばらつきを低減するためである。一般的に、参照電圧ＶＲのばらつきは、並列度の平方根に反比例する。本発明者の知見によると、上記のように３２個の参照電圧発生部３２を並列動作させることで、１個の参照電圧発生部３２を動作させた場合と比較して、ばらつきが１／５．６程度に低減できる。但し、参照電圧発生部３２の動作を限定する趣旨ではなく、参照電圧ＶＲのばらつきが許容できる範囲であれば、複数の参照電圧発生部３２を並列動作させる必要はない。なお、センスアンプ部３１に関しては、複数のセンスアンプ部３１を同時に動作させてもよいし、１個のセンスアンプ部３１に限り動作させてもよい。

なお、上述した構成において、例えば、ビット線ＢＬとソース線ＳＬとからなる対の数を６４に限定する趣旨ではなく、８対、１６対、３２対、１２８対等に対して、各１のセンスアンプ部を備える構成としても良く、図６に開示される各構成は、発明を逸脱しない範囲で、適宜変更可能である。

なお、説明において、センスアンプ部３１−１〜３１−３２を区別する特段の理由がない場合には、単に「センスアンプ部３１」と表記する。同様に、参照電圧発生部３２−１〜３２−３２を区別する特段の理由がない場合には、単に「参照電圧発生部３２」と表記する。また、上記のように各構成要素に「−」を用いて参照符号を与えている場合に、各構成要素を区別する特段の必要がなければ、「−」の左側の参照符号により、当該構成要素の表記を代表する。

なお、説明において、センスアンプ部３１と接続されるメモリセル１００を総称して、通常セルと表記する。また、参照電圧発生部３２に含まれるメモリセル１００を総称して、参照セルと表記する。また、センスアンプ部３１に含まれるメモリセルと参照電圧発生部３２に含まれるメモリセルを区別するため、センスアンプ部３１に含まれるメモリセルをメモリセル１００ａ、データ「１」を記憶するメモリセルをメモリセル１００ｂ、データ「０」を記憶するメモリセルをメモリセル１００ｃ、とそれぞれ表記する。

図１に戻り、図６に示されるメモリセルアレイ２の一部１０を詳述する。

図１は、メモリセルアレイ２の一部１０の内部構成の一例を示す図である。

メモリセルアレイ２の一部１０は、通常セル１００ａ、通常セル用の６４対のビット線ＢＬとソース線ＳＬ、通常セル用のスイッチトランジスタＭＳ１及びＭＳ２、参照セル１００ｂ及び１００ｃ、参照セル用の２対の参照ビット線ＢＬＤと参照ソース線ＳＬＤ、参照セル用のスイッチトランジスタＭＳＤ０〜３、ワード線ＷＬ０〜１０２３を含む。また、メモリセルアレイ２の一部１０は、センスアンプ部３１、及び参照セル等を含む参照電圧発生部３２を備える。

通常セルアレイ内のスイッチトランジスタＭＳ１、ＭＳ２は、ビットカラムアドレス選択信号ＹＳＥＬ０〜６３に応じて、６４対のビット線ＢＬ、ソース線ＳＬのうちから１対を選択する。ビットカラムアドレス選択信号ＹＳＥＬ０〜６３は、アドレス信号であり、マルチプレクサ信号である。選択された１対のスイッチトランジスタＭＳ１、ＭＳ２が導通することによって、アクセス対象となるメモリセルに接続されるビット線ＢＬとソース線ＳＬは、選択的にセンスアンプ部３１に接続される。例えば、ビット線ＢＬ０とソース線ＳＬ０の対を選択する場合には、ビットカラムアドレス選択信号ＹＳＥＬ０が活性化（ハイレベル）され、残余のビットカラムアドレス選択信号ＹＳＥＬ１〜６３は非活性状態（ロウレベル）が維持される。なお、ロウアクセス対象は、ワード線によって、選択される。具体的には、選択ワード線が活性化（ハイレベル）となり、非選択ワード線が非活性化（ロウレベル）となる。

センスアンプ部３１は、リードドライバ３３と、ゲート制御回路３４と、読出回路３５と、ライトドライバ３７と、ラッチ３８と、複数のＭＯＳトランジスタと、を含んで構成される。

参照電圧発生部３２は、センスアンプ部３１に供給する参照電圧ＶＲを生成する手段である。参照電圧発生部３２は、ゲート制御回路３６と、ライトドライバ３９と、複数のＭＯＳトランジスタと、を含んで構成される。また、参照電圧発生部３２は、上述のように、データ「１」を記憶するメモリセル１００ｂにアクセスするためのビット線ＢＬＤ１及びソース線ＳＬＤ１と、データ「０」を記憶するメモリセル１００ｃにアクセスするためのビット線ＢＬＤ０及びソース線ＳＬＤ０と、を含む。

読出回路３５は、クランプトランジスタＭＣＬ１を介して、ビット線ＢＬと接続され、また、参照電圧発生部３２が生成する参照電圧ＶＲを送る配線に接続される。また、読出回路は、ＲＥＢ、ＳＡＯＮ、ＳＡＯＮＢの各信号を送る配線に接続される。

ラッチ３８は、読出回路３５の出力端に接続される。読出回路３５は、参照電圧ＶＲを用いて、メモリセル１００から読み出したデータを判定し、判定結果を増幅した後にラッチ３８に出力する。ラッチ３８の動作は、ラッチ信号ＬＴにより制御される。

リードドライバ３３は、ラッチ３８の出力をＩ／Ｏ線８９を介して、外部に出力する。つまり、リードドライバ３３は、メモリセル１００ａから読み出したデータに基づいて、Ｉ／Ｏ線８９を駆動するドライバ回路である。リードドライバ３３の動作は、ブロックカラムアドレス選択信号ＹＳと、データ出力許可信号ＤＯＥと、により制御される。

ライトドライバ３７は、Ｉ／Ｏ線８９を介して受け付けたデータを、メモリセル１００ａに書き込む手段である。ライトドライバ３７は、Ｉ／Ｏ線８９を介して受け付けたデータに基づいて、ビット線ＢＬ及びソース線ＳＬを駆動するドライバ回路である。ライトドライバ３７の動作は、ブロックカラムアドレス選択信号ＹＳ及び書き込み許可信号ＷＥＮにより制御される。

ＭＰＣＤトランジスタ及びＭＰＣＤＤトランジスタは、それぞれ、プリチャージ回路を構成する。例えば、プリチャージトランジスタＭＰＣＤは、読出回路３５のビット線ＢＬ側の入力端におけるノード（以下、ノードＧＧ＿ＯＵＴと表記する）に接続され、ゲート供給されるプリチャージ信号ＰＣＤに応じて、ノードＧＧ＿ＯＵＴの電位を制御する。具体的には、ノードＧＧ＿ＯＵＴは、電圧ＶＡＲＹにプリチャージされる。

ソース線スイッチトランジスタＭＲ１及びＭＤＲ１は、それぞれ、ソース線ＳＬ及びＳＬＤに接続され、ゲートに供給される読み出し許可信号ＲＥに応じて、ソース線ＳＬ及びＳＬＤの電位を制御する。具体的には、ソース線ＳＬ及びＳＬＤは、接地される。

センスアンプ部３１内のクランプトランジスタＭＣＬ１は、通常セル用のビット線と読出回路３５の一方の入力端に接続される。

参照電圧発生部３２内のクランプトランジスタＭＤＣＬ１は、参照セル用の読出回路３５の他方の入力端に接続される。

クランプトランジスタＭＣＬ１は、ソース入力のゲート接地アンプとして機能する。即ち、メモリセル１００ａからデータを読み出す際、メモリセル電流が流れることによりクランプトランジスタＭＣＬ１のソース電位が低下し、ゲート・ソース間電圧が変動する。クランプトランジスタＭＣＬ１に流れる電流が変化するので、高抵抗の電流源（図１では、電流源トランジスタＭＬ１）と接続することで、クランプトランジスタＭＣＬ１のドレイン・ソース間電圧の変動幅を大きくできる。さらに、クランプトランジスタＭＣＬ１を設けることで、クランプトランジスタＭＣＬ１のドレイン端からみたソース側（メモリセル側）の容量を隠蔽できる効果を奏する。そのため、ドレイン側の電圧変化が高速となる。

ゲート制御回路３４は、クランプトランジスタＭＣＬ１のゲートを制御する回路であり、そのゲートに供給する電圧ＶＧＧを生成する手段である。ゲート制御回路３４は、ビット線ＢＬの電位を、参照電圧ＶＢＬ＿ＲＥＦと実質的に同一とするための手段である。なお、参照電圧ＶＢＬ＿ＲＥＦは、電圧発生回路（図示せず）により生成される電圧である。

ゲート制御回路３６は、クランプトランジスタＭＤＣＬ１のゲートを制御する回路であり、そのゲートに供給する電圧ＶＧＧＤを生成する手段である。ゲート制御回路３６は、センスアンプ部３１に含まれるゲート制御回路３４と同様の構成である。

ライトドライバ３９は、Ｉ／Ｏ線８９を介して受け付けたデータを、メモリセル１００ｂ又は１００ｃに書き込む手段である。ライトドライバ３９の動作は、ブロックカラムアドレス選択信号ＹＳ及び参照セル書き込み許可信号ＷＥＤにより制御される。

センスアンプ部３１内の電流源トランジスタＭＬ１トランジスタ及び参照電圧発生部３２内の電流源トランジスタＭＤＬ１は、カレントミラー回路を構成する。参照電圧発生部３２は、メモリセル１００ｂに流れる電流と、メモリセル１００ｃに流れる電流と、を加算する。参照電圧発生部３２は、加算した電流を、センスアンプ部３１に複製する。カレントミラー回路における接続ノード（電流源トランジスタＭＬ１、ＭＤＬ１の接続ノード；以下、参照電位ノードＡ０１と表記する）の電位が、参照電圧ＶＲとなる。

センスアンプ部３１の電流源トランジスタＭＬ１を流れる電流は、電流源トランジスタＭＤＬ１のチャネル幅を、電流源トランジスタＭＬ１のチャネル幅の２倍（それぞれのチャネル幅の比を２：１）とすると、（電流ＩＨ＋電流ＩＬ）／２の大きさとなる。電流ＩＨは、メモリセル１００を構成するＭＴＪ素子１０１が高抵抗状態の場合に、ＭＴＪ素子１０１に流れる電流を表記し、電流ＩＬは、低抵抗状態の場合にＭＴＪ素子１０１に流れる電流を表記する。なお、半導体装置１では、ＭＴＪ素子１０１が高抵抗状態の場合には、ＭＴＪ素子１０１がデータ「０」を保持するものとし、低抵抗状態の場合にはデータ「１」を保持するものとする。

参照電位ノードＡ０１の電位は、プリチャージトランジスタＭＰＣＤＤを制御することで、電圧ＶＡＲＹにプリチャージされる。プリチャージトランジスタＭＰＣＤＤは、ゲートにて、プリチャージ信号ＰＣＤＤを受け付ける。なお、参照電圧発生部３２に供給される参照セルカラムアドレス選択信号ＹＳＥＬＤ１、ＹＳＥＬＤ０は、メモリセル１００ｂと、メモリセル１００ｃと、のいずれかにアクセスするかを定める信号である。参照セルカラムアドレス選択信号ＹＳＥＬＤ１は、スイッチトランジスタＭＳＤ３、ＭＳＤ２に供給され、参照セルカラムアドレス選択信号ＹＳＥＬＤ０は、スイッチトランジスタＭＳＤ１、ＭＳＤ０に供給される。

図７は、読出回路３５の内部構成の一例を示す図である。

読出回路３５は、差動アンプ４０ａと、３つのスイッチＳＷ０１〜ＳＷ０３と、容量Ｃ０１と、を含んで構成される。

読出回路３５は、読出回路起動信号ＳＡＯＮと、読出回路起動信号ＳＡＯＮに相補な読出回路起動信号ＳＡＯＮＢと、読み出し許可信号ＲＥＢと、を受ける。スイッチＳＷ０３は、読出回路起動信号ＳＡＯＮを受ける。スイッチＳＷ０１及びＳＷ０２は、読出回路起動信号ＳＡＯＮＢを受ける。スイッチＳＷ０１〜ＳＷ０３は、供給される制御信号（ＳＡＯＮ、ＳＡＯＮＢ）に応じて、導通・非導通が定まる。

読出回路３５の入力端ＩＮ＋は、参照ビット線に接続され、読出回路３５の入力端ＩＮ−は、ビット線に接続される。読出回路３５の出力端ＯＵＴは、ラッチ回路及びリードドライバを介して、Ｉ／Ｏ線８９に接続される。

読出回路３５は、オフセット検出モード、オフセットキャンセルモードの２つの動作モードを有する。

図７（ａ）は、オフセット検出モード時のスイッチＳＷ０１〜ＳＷ０３の接続状態を示す。オフセット検出モードでは、スイッチＳＷ０１及びＳＷ０２は、導通であり、スイッチＳＷ０３は、非導通である。

図７（ｂ）は、オフセットキャンセルモード時のスイッチＳＷ０１〜ＳＷ０３の接続状態を示す。オフセットキャンセルモードでは、スイッチＳＷ０１及びＳＷ０２は、非導通であり、スイッチＳＷ０３は、導通である。

＜読出回路のオフセット動作＞
まず、読出回路３５はオフセット検出モードに制御される。

オフセット検出モードにおいて、参照セル用のプリチャージ信号ＰＣＤＤをハイレベルに制御しプリチャージを解除し、アクセス対象の参照セルに対応するワード線ＷＬやＹＳＥＬ線をハイレベルに制御し、参照電圧ＶＢＬ＿ＲＥＦを印加し、読み出し許可信号ＲＥＢがロウレベル（読み出し許可信号ＲＥがハイレベル）に遷移することで、電源ＶＡＲＹから参照セルの接地に至る電流経路が形成される。これにより、読出回路３５の入力端ＩＮ＋は、参照電圧ＶＲを受ける。

この状態において、差動アンプ４０ａは、参照電圧ＶＲを入力するボルテージフォロワとして動作する。ボルテージフォロワ回路の出力端ＯＵＴには、ＶＲ＋ＶＯＦ１なる電圧が現れる。

電圧ＶＯＦ１は、差動アンプ４０ａ等の特性差により生じるオフセット電圧である。容量Ｃ０１の両端の電位は、それぞれ、参照電圧ＶＲと、電圧（ＶＲ＋ＶＯＦ１）となる。この容量Ｃ０１の両端の電位差は、容量Ｃ０１に充電される。

続いて、読出回路３５は、オフセットキャンセルモードに制御される。

スイッチＳＷ０１及びＳＷ０２が非導通、スイッチＳＷ０３が導通に制御される。すると、差動アンプ４０ａの反転入力端子（マイナス側入力端子）には、ゲート接地アンプの出力であるノードＧＧ＿ＯＵＴの電位にオフセット電圧ＶＯＦ１を加算した電圧（ＧＧ＿ＯＵＴ＋ＶＯＦ１）が印加される。

従って、読出回路３５の出力端ＯＵＴには、以下の式（２）に示す電圧が現れる。

G×{(VR+VOF1)-(GG_OUT+VOF1)}=G×(VR-GG_OUT) ・・・（２）

なお、式（２）におけるＧは、差動アンプ４０のゲインを示す。

式（２）を参照すると、出力端ＯＵＴの電圧は、オフセット成分（ＶＯＦ１）を含まずに、メモリセル１００ａからの読み出し信号と参照電圧ＶＲの差分がゲインＧにより増幅された値で決まることが理解される。

これにより、差動アンプ４０ａが有する温度依存等の特性ノイズが補償される。読み出しデータの信号量に読出回路の特性ノイズがのることが回避される。読出回路３５は、より小さな信号を正確に増幅できる。

上述したオフセット動作は、データをメモリセル１００ａから読み出す度に行うと良い。

図８は、ゲート制御回路３４の内部構成の一例を示す図である。なお、ゲート制御回路３６は、ゲート制御回路３４と同一の構成とすることができるので、説明を省略する。

ゲート制御回路３４は、差動アンプ４０ｂと、３つのスイッチＳＷ０４〜ＳＷ０６と、容量（キャパシタ素子）Ｃ０２と、を含んで構成される。ゲート制御回路３４は、ゲート制御回路起動信号ＶＧＧＯＮと、ゲート制御回路起動信号ＶＧＧＯＮに相補なゲート制御回路起動信号ＶＧＧＯＮＢと、読み出し許可信号ＲＥに相補な読み出し許可信号ＲＥＢと、を受ける。差動アンプ４０ｂは、読み出し許可信号ＲＥＢを受ける。スイッチＳＷ０５は、ゲート制御回路起動信号ＶＧＧＯＮを受ける。スイッチＳＷ０４及びＳＷ０６は、ゲート制御回路起動信号ＶＧＧＯＮＢを受ける。ゲート制御回路３４の入力端ＩＮ＋は、参照電圧ＶＢＬ＿ＲＥＦを受ける。スイッチＳＷ０４〜ＳＷ０６の導通・非導通は、供給される制御信号（ＶＧＧＯＮ、ＶＧＧＯＮＢ）に応じて、制御される。

ゲート制御回路３４は、スイッチＳＷ０４〜ＳＷ０６の導通・非導通に応じ、オフセット検出モード及びオフセットキャンセルモードの２つの動作モードを有する。

図８（ａ）は、オフセット検出モード時のスイッチＳＷ０４〜ＳＷ０６の接続状態を示している。オフセット検出モード時では、スイッチＳＷ０４及びＳＷ０６は、導通であり、スイッチＳＷ０５は、非導通である。

図８（ｂ）は、オフセットキャンセルモード時のスイッチＳＷ０４〜ＳＷ０６の接続状態を示している。オフセットキャンセルモード時では、スイッチＳＷ０４及びＳＷ０６が非導通であり、スイッチＳＷ０５が導通する。

＜ゲート制御回路のオフセット動作＞
まず、ゲート制御回路３４は、オフセット検出モードに設定される。

オフセット検出モードにおいて、プリチャージ信号ＰＣＤをハイレベルに制御しプリチャージを解除し、アクセス対象のメモリセル１００ａに対応するワード線ＷＬやＹＳＥＬ線をハイレベルに制御し、参照電圧ＶＢＬ＿ＲＥＦを印加し、読み出し許可信号ＲＥＢがロウレベル（読み出し許可信号ＲＥがハイレベル）に遷移することで、プリチャージ回路の電源ＶＡＲＹからメモリセルの接地に至る電流経路が形成される。スイッチトランジスタＭＲ１は、この電流経路上に位置する。スイッチトランジスタＭＲ１は、導通し、ノード８１からビット線に電流を流す。

この状態において、差動アンプ４０ｂとクランプトランジスタＭＣＬ１は、参照電圧ＶＢＬ＿ＲＥＦを入力とするボルテージフォロワとして動作する。ボルテージフォロワ回路の出力端であるビット線ＢＬには、ＶＢＬ＿ＲＥＦ＋ＶＯＦ２なる電圧が現れる。

電圧ＶＯＦ２は、差動アンプ４０ｂ及びクランプトランジスタＭＣＬ１等の特性差により生じるオフセット電圧である。容量Ｃ０２の両端の電位は、それぞれ、参照電圧ＶＢＬ＿ＲＥＦと、電圧（ＶＢＬ＿ＲＥＦ＋ＶＯＦ２）となる。この容量Ｃ０２の両端の電位差は、容量Ｃ０２に充電される。

続いて、ゲート制御回路３４は、オフセットキャンセルモードに設定される。

スイッチＳＷ０４及びＳＷ０６が非導通、スイッチＳＷ０５が導通に制御される。すると、差動アンプ４０ｂの非反転入力端子（プラス側入力端子）には、電圧（ＶＢＬ＿ＲＥＦ−ＶＯＦ２）が印加される。

従って、ゲート制御回路３４の出力端であるビット線ＢＬには、参照電圧ＶＢＬ＿ＲＥＦ（＝（ＶＢＬ＿ＲＥＦ−ＶＯＦ２）＋ＶＯＦ２）が現れる。即ち、ビット線電圧は、参照電圧ＶＢＶ＿ＲＥＦと実質的に同じとなる。

これにより、差動アンプ４０ｂが有する温度依存等の特性ノイズが補償され、読み出しデータの信号量にゲート制御回路の特性ノイズがのることが回避される。ビット線電圧を高精度に制御できるので、ビット線ＢＬの電位が低下することによる相対的な電圧変動率の増加を防止できる。

上述したオフセット動作は、データをメモリセル１００ａから読み出す度に行うと良い。

次に、図９を参照し、ゲート制御回路３４、ゲート制御回路３６、読出回路３５に含まれるアンプ回路を説明する。

図９は、ゲート制御回路３４等に使用可能な差動アンプ４０の回路構成の一例である。

差動アンプ４０は、ｐＭＯＳ入力型の差動アンプである。差動アンプ４０は、Ｐチャネル型ＭＯＳトランジスタＰ０１〜Ｐ０４と、Ｎチャネル型ＭＯＳトランジスタＮ０１〜Ｎ０３と、により構成可能である。Ｐチャネル型ＭＯＳトランジスタＰ０４は、制御信号ＶＧＰをゲートにて受け付ける電流源である。

差動アンプ４０が信号増幅の対象とするのは、ビット線ＢＬの電位（以下、ビット線電圧と表記する）であって、ビット線電圧は差動アンプ４０の動作電圧である電圧ＶＡＲＹの半分よりも低い電圧（例えば、０．１Ｖ以下の電圧）である。そのため、差動アンプ４０は、入力段のトランジスタとしてｐＭＯＳ対を用いるのが望ましい。また、本発明者の知見によると、差動アンプ４０の利得は、２０〜３０ｄＢ程度であればよく、４０ｄＢ以上の高い利得は不要である。そのため、折り返し型カスコードアンプのような高利得アンプを、差動アンプ４０に使用する必要はない。但し、差動アンプ４０の構成をｐＭＯＳ入力型に限定する趣旨ではなく、十分な帯域幅、動作速度又は実装領域が確保できるのであれば、位相補償容量を必要とするような高利得のアンプを使用してもよい。

なお、ゲート制御回路３４、ゲート制御回路３６、読出回路３５それぞれに含まれるアンプ回路は、同一の構成とすることができる。そのため、図７及び図８では、読出回路３５に含まれるアンプ回路を差動アンプ４０ａ、ゲート制御回路３４に含まれるアンプ回路を差動アンプ４０ｂと表記した。また、ゲート制御回路３６に含まれるアンプ回路を差動アンプ４０ｃとする。なお、差動アンプ４０ａ〜４０ｂを図示する際の記号は、図９（ｂ）のとおりとする。

ゲート制御回路３４及び３６、読出回路３５のオフセット検出動作は、外部から供給される読み出しコマンド（リードコマンド）の受信ごとに実行される処理である。即ち、半導体装置１の読み出し動作ごとに、ゲート制御回路３４等におけるオフセット検出動作が実行される。

なお、ゲート制御回路３４及び読出回路３５に含まれる容量Ｃ０２、Ｃ０１の容量値が、差動アンプ４０ｂ、４０ａの入力ＭＯＳトランジスタのゲート容量の１／１０程度であれば、オフセット量も１／１０にできる。なお、差動アンプ４０ｂ、４０ｃを構成するＭＯＳトランジスタのサイズを大きくすることでもオフセットを低減できる。しかし、このような対策では、オフセットの減少量は、ゲート面積の平方根に反比例するので、例えば、オフセットを１／１０にするためには、１００倍のゲート面積が必要となり適切ではない。従って、アンプ回路が複雑になるほど、本実施形態にて説明したオフセットキャンセル手法が有利となる。

なお、容量を用いるオフセットキャンセル手法は、利得を持つアンプを含む回路にて実現可能である。従って、内部にアンプを備えていない、カレントミラー回路（電流源トランジスタＭＬ１、ＭＬＤ１）におけるオフセット対策は、ゲート面積を大きくすることで行う必要がある。但し、ゲート面積を大きくするトランジスタの数は１個と少ないため、ゲート面積の増大によるオフセット対策を実装したとしても、半導体装置１の全体におけるレイアウトサイズの増加は限定的である。

図１０は、半導体装置１のデータ書き込み動作の一例を示すタイミングチャートである。

＜参照セルの書き込み動作＞
参照セル（メモリセル１００ｂ、１００ｃ）の書き込み動作において、アクセス対象となるメモリセル１００ａに接続されたワード線ＷＬｉ（ｉは正の整数、以下同じ）がハイレベルに制御された後に、Ｉ／Ｏ線８９に、データ「１」をセットする。その後、参照セル書き込み許可信号ＷＥＤ、参照セルカラムアドレス選択信号ＹＳＥＬＤ１、ブロックカラムアドレス選択信号ＹＳｉ、がそれぞれハイレベルに制御される。その結果、参照電圧発生部３２内のライトドライバ３９が、Ｉ／Ｏ線８９のデータを電流増幅し、メモリセル１００ｂにデータ「１」を書き込む。

メモリセル１００ｃにデータ「０」を書き込む際も同様に、Ｉ／Ｏ線８９に、データ「０」をセットした後、参照セルカラムアドレス選択信号ＹＳＥＬＤ０がハイレベルに制御される。その後、ライトドライバ３９が電流増幅し、メモリセル１００ｃにデータ「０」を書き込む。

参照セルにデータ「１」及び「０」の書き込みが終了すると、参照電圧発生部３２での準備が完了する。

参照セルは、通常セルの読み出しに使われるため、参照セルの書き込み動作は、通常セルの読み出し動作の前に完了させておくと良い。参照セルの書込み動作は、例えば、メモリデバイスの製造工程や試験工程で行うと良い。

＜通常セルの書き込み動作＞
通常セル（メモリセル１００ａ）の書き込み動作において、アクセス対象となるメモリセル１００ａに接続されたワード線ＷＬｉがハイレベルに制御された後に、Ｉ／Ｏ線８９に、書き込みデータ（データ「１」又はデータ「０」）をセットする。その後、書き込み許可信号ＷＥＮ、ビットカラムアドレス選択信号ＹＳＥＬｉ、ブロックカラムアドレス選択信号ＹＳｉ、がそれぞれハイレベルに制御される。その結果、センスアンプ部３１内のライトドライバ３７が、Ｉ／Ｏ線８９のデータを電流増幅し、メモリセル１００ａにデータを書き込む。

図１１は、半導体装置１のデータ読み出し動作の一例を示すタイミングチャートである。図中に示す信号において、例えば、ＷＬｉ、ＶＧＧ、ＶＧＧＤ、ＰＣＤ、ＰＣＤＤ、ＶＧＧＯＮ、ＳＡＯＮ、ＬＴは、ロウ系コマンドに応じて生成される信号で良く、ＲＥ、ＹＳＥＬｉ、ＹＳＥＬＤｉ、ＹＳｉ、ＤＯＥは、カラム系コマンドに応じて生成される信号で良い。

＜通常セルのデータ「１」の読み出し動作＞
半導体装置１は、データ読み出し動作の実行に先立ち、読出回路３５の入力端であるノードＧＧ＿ＯＵＴの電位を、プリチャージトランジスタＭＰＣＤをオンすることで、電圧ＶＡＲＹにプリチャージする。また、参照電位ノードＡ０１に関しても、同様に、プリチャージトランジスタＭＰＣＤＤをオンすることで、電圧ＶＡＲＹにプリチャージする。

なお、図１１においては、時刻Ｔ０１以前から、プリチャージ信号ＰＣＤ及びＰＣＤＤがロウレベルであるので、ノードＧＧ＿ＯＵＴ及び参照電位ノードＡ０１の電位は、それぞれ、電圧ＶＡＲＹにプリチャージされている。

時刻Ｔ０１において、外部から供給されるアドレス信号に従い、アクセス対象のメモリセル１００ａに応じたワード線ＷＬｉがハイレベルに制御される。

時刻Ｔ０２において、参照セルカラムアドレス選択信号ＹＳＥＬＤ１、ＹＳＥＬＤ０、ビットカラムアドレス選択信号ＹＳＥＬ、読み出し許可信号ＲＥがハイレベルに制御される。また、読み出し許可信号ＲＥＢがロウレベルに制御される。

読み出し許可信号ＲＥＢがロウレベルに制御されることに応じて、ゲート制御回路３４、３６及び読出回路３５に含まれる差動アンプ４０ａ〜４０ｃが起動する。ゲート制御回路３４に含まれる差動アンプ４０ｂ、ゲート制御回路３６に含まれる差動アンプ４０ｃが起動することで、クランプトランジスタＭＣＬ１、ＭＤＣＬ１のゲート電圧である電圧ＶＧＧ、ＶＧＧＤがそれぞれ立ち上がる。

また、読み出し許可信号ＲＥがハイレベルに制御されることで、ソース線スイッチトランジスタＭＲ１がオンする。

時刻Ｔ０２では、差動アンプ４０ａ〜ｃが起動した状態にて、起動信号（ＶＧＧＯＮ、ＳＡＯＮ）はロウレベルに制御されているので、ゲート制御回路３４、３６及び読出回路３５は、オフセット検出モードの動作を開始する（図７（ａ）、図８（ａ）参照）。

時刻Ｔ０３において、ブロックカラムアドレス選択信号ＹＳがハイレベルに制御される。また、プリチャージ信号ＰＣＤＤがハイレベルに制御されることで、プリチャージトランジスタＭＰＣＤＤがオフに制御される。その結果、参照電位ノードＡ０１が、電圧ＶＡＲＹから切り離されることで、参照電位ノードＡ０１の電位（参照電圧ＶＲ）は、所定の時間経過後、一定レベルとなる。

時刻Ｔ０４において、時刻Ｔ０３から参照電圧ＶＲが安定するのに十分な時間が経過した後、プリチャージ信号ＰＣＤがハイレベルに制御されることで、プリチャージトランジスタＭＰＣＤがオフに制御される。なお、センスアンプ部３１側のプリチャージ解除を、参照電圧発生部３２側のプリチャージ解除よりも遅らせる理由は、参照電圧ＶＲが安定する前に（定常状態となる前に）、センス動作を開始すると、電流源トランジスタＭＬ１の電流供給能力不足が要因となり、ノードＧＧ＿ＯＵＴの電位が低下し、その回復に時間を要するためである。

読出回路３５におけるオフセットを正しく検出するためには、参照電圧ＶＲが安定している必要がある。従って、参照電圧ＶＲが安定する期間である時刻Ｔ０３〜Ｔ０４が、読出回路３５における実質的なオフセット検出期間である。そのため、プリチャージ信号ＰＣＤＤの立ち上がり（時刻Ｔ０３）からプリチャージ信号ＰＣＤの立ち上がり（時刻Ｔ０４）までの期間にはある程度余裕を持たせる必要がある。なお、ゲート制御回路３４、３６のオフセット検出期間は、時刻Ｔ０２〜Ｔ０５の期間である。

時刻Ｔ０５において、ゲート制御回路起動信号ＶＧＧＯＮがハイレベルに制御される。ゲート制御回路起動信号ＶＧＧＯＮがハイレベルに制御されることに応じて、スイッチＳＷ０４〜ＳＷ０６の導通状態が切り替わり、ゲート制御回路３４、３６はオフセットキャンセルモードにて動作する（図８（ｂ）参照）。即ち、時刻Ｔ０５以降、ゲート制御回路３４、３６は、高精度なビット線電圧を出力する。

ゲート制御回路３４、３６の出力が安定することで、高精度な信号がノードＧＧ＿ＯＵＴに現れるまで待機した後、時刻Ｔ０６において、読出回路起動信号ＳＡＯＮがハイレベルに制御される。

読出回路起動信号ＳＡＯＮがハイレベルに制御されることに応じて、読出回路３５はオフセットキャンセルモードにて動作する（図７（ｂ）参照）。

電流源トランジスタＭＬ１には、上述のとおり、（電流ＩＨ＋電流ＩＬ）／２が流れるので、アクセス対象のメモリセル１００ａが高抵抗状態にあれば、ノードＧＧ＿ＯＵＴの電位（電流源トランジスタＭＬ１のドレイン電位）は、読出回路３５に入力される参照電圧ＶＲ（論理しきい値）よりも高電位となる。一方、メモリセル１００ａが低抵抗状態にあれば、ノードＧＧ＿ＯＵＴの電位は、読出回路３５に入力される参照電圧ＶＲ（論理しきい値）よりも低電位となる。従って、通常セルにデータ「１」が書き込まれている場合には、ノードＧＧ＿ＯＵＴの電位は、参照電圧ＶＲよりも低電位となる。

読出回路３５は、反転入力端子と非反転入力端子間の電位差を、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）レベル近くまで増幅する。

時刻Ｔ０７において、ラッチ信号ＬＴがロウレベルに制御されることで、読出回路３５の出力電圧はラッチ３８に取り込まれる。

時刻Ｔ０８において、データ出力許可信号ＤＯＥがハイレベルに制御されることに応じて、ラッチ３８の出力が、Ｉ／Ｏ線８９に出力され、データ「１」が読み出される。なお、時刻Ｔ０６〜Ｔ０８が、読出回路３５によるオフセットをキャンセルした増幅が行われる期間である。

＜通常セルのデータ「０」の読み出し動作＞
通常セルからデータ「０」を読み出す場合の制御も、通常セルからデータ「１」を読み出す場合の制御と同様である。具体的には、読出回路起動信号ＳＡＯＮがハイレベルに制御された際に、ノードＧＧ＿ＯＵＴの電位は参照電圧ＶＲよりも高電位となる。読出回路３５は、反転入力端子と非反転入力端子間の電位差を増幅し、ラッチ信号ＬＴがロウレベルに制御されることに応じて、ラッチ３８に取り込まれる。その後、データ出力許可信号ＤＯＥがハイレベルに制御されることに応じて、ラッチ３８の出力が、Ｉ／Ｏ線８９に出力され、データ「０」が読み出される。

次に、第１の実施形態に係る半導体装置１との比較例について説明する。

［第１の比較例］
図１２は、第１の比較例に係る半導体装置１ａに含まれるメモリセルアレイ２の一部１０の内部構成の一例を示す図である。

図１２において図１と同一構成要素には、同一の符号を表し、その説明を省略する。図１２に示すメモリセルアレイの一部１０と図１に示すメモリセルアレイの一部１０の相違点は、クランプトランジスタＭＣＬ１、ＭＤＣＬ１それぞれのゲートに、ゲート制御回路３４を使用せずに電圧ＶＧＧを与えている点と、オフセットキャンセル機能を備える読出回路３５に代えて差動アンプ４０を用いている点である。

半導体装置１ａのような構成では、ＭＴＪ素子１０１の高集積化を行うと、反転しきい電流Ｉｃが低下し、リードディスターブ現象が生じやすくなるという問題がある。リードディスターブ現象の防止には、電圧ＶＧＧを下げ、メモリセルからの読み出し電圧を下げることが有効であるが、このような対策ではデータ「１」、「０」に対応する電流値も低下し、信号量が低下するのは上述のとおりである。

また、半導体装置１ａでは、クランプトランジスタＭＣＬ１、ＭＤＣＬ１のゲートに一定電圧の電圧ＶＧＧを与えるだけであるので、これらのトランジスタの閾値電圧のばらつき（トランジスタ個々の絶対的なばらつきと、トランジスタ間の相対的なばらつきと、を含む）により、信号量がさらに低下する可能性がある。即ち、半導体装置１ａでは、メモリセルからデータを読み出した際に、データの誤判定が生じる可能性がある。

［第２の比較例］
図１３は、第２の比較例に係る半導体装置１ｂに含まれるメモリセルアレイ２の一部１０の内部構成の一例を示す図である。

図１３において図１と同一構成要素には、同一の符号を表し、その説明を省略する。図１３に示すメモリセルアレイの一部１０と図１２に示すメモリセルアレイの一部１０の相違点は、クランプトランジスタＭＣＬ１、ＭＤＣＬ１それぞれのゲートに、差動アンプ４０を接続し、ビット線電圧が、参照電圧ＶＢＬ＿ＲＥＦと同一となるように制御する点である。

図１３に示す構成を採用すれば、電圧ＶＧＧの駆動線における寄生容量が小さくできると共に、差動アンプ４０の負帰還作用により、クランプトランジスタＭＣＬ１、ＭＤＣＬ１自体の閾値電圧の絶対的なばらつきを抑制できる。しかし、半導体装置１ｂでは、クランプトランジスタＭＣＬ１、ＭＤＣＬ１に接続される差動アンプ４０を構成する入力トランジスタ対の閾値電圧のばらつきに起因し、ビット線電圧にばらつきが生じる。ビット線電圧にばらつきが生じれば、正しいデータ判定が阻害される可能性がある。

以上のように、第１及び第２の比較例に係る半導体装置１ａ、１ｂでは、クランプトランジスタＭＣＬ１、ＭＤＣＬ１や、差動アンプ４０を構成するＭＯＳトランジスタの特性値（例えば、閾値電圧）のばらつきに起因したデータの誤判定が生じる可能性がある。

第１の実施形態に係る半導体装置１では、ビット線電圧を一定にするためにクランプトランジスタＭＣＬ１、ＭＤＣＬ１を介して負帰還を行うゲート制御回路３４、３６を接続する。その結果、ビット線ＢＬに現れる信号量が微少であっても正確なセンス動作を実現できる。例えば、第１の比較例に係る半導体装置１ａのように、クランプトランジスタＭＣＬ１のゲートに外部から電圧を与える構成では、メモリセル１００ａに電流が流れると、クランプトランジスタＭＣＬ１のソース電位が低下し、メモリセル電流が減少する。しかし、第１の実施形態にて説明したように、アンプ回路を用いた負帰還を行うことで、メモリセル１００ａに電流が流れたとしても、ソース電位の低下は生じず、より大きなメモリセル電流を流すことができる。このことは、ドレイン端（読出回路３５側）に大きな信号が現れることを意味する。さらに、半導体装置１では、ゲート制御回路３４、３６に含まれるアンプ回路にオフセットキャンセル機能を付加している。そのため、半導体装置１のビット線電圧のばらつきを抑制できる。

また、クランプトランジスタＭＣＬ１に接続された次段の読出回路３５に対してもオフセットキャンセル機能を付加している。このようなオフセットキャンセル機能により、クランプトランジスタＭＣＬ１と電流源トランジスタＭＬ１により構成されるゲート接地アンプの出力信号が、上記トランジスタに残留するオフセット成分や、ＭＴＪ素子１０１の抵抗値のばらつきにより小レベルとなっても誤動作することがない。即ち、クランプトランジスタＭＣＬ１や、電流源トランジスタＭＬ１等の特性値のばらつきにより生じるオフセット成分や、ＭＴＪ素子１０１の抵抗値のばらつきが吸収され、小信号の正しい増幅が実現できる。その結果、オフセット成分等に起因したデータの誤判定を防止できる。

本実施形態に係るセンスアンプ部３１、参照電圧発生部３２により、ＳＴＴ−ＲＡＭでの使用に好適な高感度センス回路を提供できる。

［第２の実施形態］
第２の実施形態について図面を参照して説明する。

第２の実施形態に係る半導体装置１ｃの全体構成等は、半導体装置１と相違する点は存在しないので、半導体装置１ｃに関する図１〜図９に相当する説明は省略する。

半導体装置１と半導体装置１ｃの相違点は、ビット線電圧の温度依存性を補償する回路を備える点である。図４及び図５を参照して説明したように、ＭＴＪ素子１０１の抵抗値は高温で低下する。また、ＭＴＪ素子１０１が高抵抗状態にある場合の方が、温度依存性が強い（変化量が大きい）。従って、ＭＴＪ素子１０１が低抵抗状態にある場合と、高抵抗状態にある場合とで、抵抗比が小さくなり、信号量が低下する。

図１４は、ＶＢＬ＿ＲＥＦ電圧発生回路５０の回路構成の一例である。

ビット線電圧は、参照電圧ＶＢＬ＿ＲＥＦと実質的に一致するので、参照電圧ＶＢＬ＿ＲＥＦに温度依存性を持たせることで、ビット線電圧の温度依存を補償する。図１４に示すＶＢＬ＿ＲＥＦ電圧発生回路５０は、温度特性が補償された参照電圧ＶＢＬ_ＲＥＦを生成する電圧発生回路である。

ＶＢＬ＿ＲＥＦ電圧発生回路５０は、第１の電流発生回路５１と、第２の電流発生回路５２と、Ｎチャネル型ＭＯＳトランジスタＮ０４、Ｎ０５、抵抗Ｒ０１と、を含んで構成される。

第１の電流発生回路５１は、温度に比例する電流を発生するための回路である。対して、第２の電流発生回路５２は、温度に反比例する電流を発生するための回路である。Ｎチャネル型ＭＯＳトランジスタＮ０４、Ｎ０５及び抵抗Ｒ０１からなる回路は、２つの電流発生回路が生成した電流を合成する回路である。

第１の電流発生回路５１は、オペアンプ６１と、Ｎチャネル型ＭＯＳトランジスタＮ０６、Ｎ０７と、ダイオードＤ０１、Ｄ０２と、抵抗Ｒ０２と、を含んで構成される。なお、ダイオードＤ０２は、Ｎ個のダイオードＤ０２を並列接続した構成を有する。

第１の電流発生回路５１が生成する電流Ｉ１の電流値は、以下の式（３）のとおりとなる。

なお、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷、Ｒ２は抵抗Ｒ０２の抵抗値、ＮはダイオードＤ０２に含まれるダイオードの数、をそれぞれ示す。

第２の電流発生回路５２は、オペアンプ６２と、Ｎチャネル型ＭＯＳトランジスタＮ０８、Ｎ０９と、ダイオードＤ０３と、抵抗Ｒ０３と、を含んで構成される。

第２の電流発生回路５２が生成する電流Ｉ２の電流値は、以下の式（４）のとおりとなる。

なお、Ｖ_BEはダイオードのベース・エミッタ間電圧、Ｒ３は抵抗Ｒ０３の抵抗値をそれぞれ示す。

上記の式（３）及び（４）から、参照電圧ＶＢＬ＿ＲＥＦの電圧は、以下の式（５）のとおりとなる。

なお、Ｒ１は抵抗Ｒ０１の抵抗値を示す。

上記の式（５）において、抵抗Ｒ０１の抵抗値を変化させることで参照電圧ＶＢＬ＿ＲＥＦの電圧が制御でき、抵抗Ｒ０２、Ｒ０３の抵抗値を変化させることで温度依存性が制御可能であることがわかる。

なお、図１４に示すＶＢＬ＿ＲＥＦ電圧発生回路５０の回路構成は例示であって、回路構成を限定する趣旨ではない。ＶＢＬ＿ＲＥＦ電圧発生回路５０は、ビット線電圧の温度特性を補償できる回路であればどのような構成であってもよい。

ＳＴＴ−ＲＡＭでは、リードディスターブ現象の防止を目的とし、できるだけ低いビット線電圧にて、データの読み出し動作をするためには、ビット線電圧の温度依存を補償することが望ましい。具体的には、図１５に示すように、高温側にて、ビット線電圧を上昇させるのが望ましい。高温側にてビット線電圧を上昇させる最適値は、ＭＴＪ素子１０１の抵抗値、反転しきい電流、温度依存性、ビット線電圧等多くの要因により定まる。しかし、高温側にて、過剰にビット線電圧を上昇させると、かえってリードディスターブ現象が生じやすくなることに留意する必要がある。温度依存性の改善の一例としては、ビット線電圧が０．１５Ｖとして、０〜０．５ｍＶ／℃の範囲とする。

第２の実施形態に係る半導体装置１ｃでは、ＶＢＬ＿ＲＥＦ電圧発生回路５０を用いることで、ビット線電圧に、図１５に示すような適切な正の温度依存性を与えることができる。その結果、より低いビット線電圧を用いつつ、広い温度範囲に亘り安定動作する半導体装置１ｃが提供される。

なお、各実施形態で開示した半導体装置において、抵抗変化型素子としてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭを使用する場合について説明したが、それに限定されず、発明を逸脱しない範囲において、例えば、金属酸化物等を用いるＲｅ−ＲＡＭ（Resistive Random Access Memory）や、相変化メモリ（ＰＣＭ；Phase Change Memory）を使用した半導体装置に対しても、各実施形態の開示内容を適用することが可能である。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１、１ａ〜１ｃ 半導体装置
２、２ａ〜２ｈ、４２ メモリセルアレイ
１０ メモリセルアレイの一部
１１ クロック発生回路
１２ コマンドデコーダ
１３ チップ制御回路
１４ モードレジスタ
１５ アレイ制御回路
１６ リードライトアンプ
１７ ラッチ回路
１８ データ入出力バッファ
１９ カラムアドレスバッファ
２０ バンク及びロウアドレスバッファ
２１ ロウデコーダ
２２ カラムデコーダ
３１、３１−１〜３１−３２ センスアンプ部
３２、３２−１〜３２−３２ 参照電圧発生部
３３、３３−１〜３３−３２ リードドライバ
３４、３４−１〜３４−３２、３６、３６−１〜３６−３２ ゲート制御回路
３５、３５−１〜３５−３２ 読出回路
３７、３９ ライトドライバ
３８ ラッチ
４０、４０ａ〜４０ｃ 差動アンプ
５０ ＶＢＬ＿ＲＥＦ電圧発生回路
５１ 第１の電流発生回路
５２ 第２の電流発生回路
６１、６２ オペアンプ
８１ ノード
８９ Ｉ／Ｏ線
１００、１００ａ〜１００ｃ メモリセル
１０１ ＭＴＪ素子
１０２ 選択トランジスタ
１０３、１０４ 強磁性膜
１０５ トンネル膜
Ｃ０１、Ｃ０２ 容量
Ｄ０１〜Ｄ０３ ダイオード
ＭＣＬ１、ＭＤＣＬ１ クランプトランジスタ
ＭＬ１、ＭＤＬ１ 電流源トランジスタ
ＭＰＣＤ、ＭＰＣＤＤ プリチャージトランジスタ
ＭＲ１、ＭＤＲ１ ソース線スイッチトランジスタ
ＭＳ１、ＭＳ２、ＭＳＤ０〜ＭＳＤ３ スイッチトランジスタ
Ｎ０１〜Ｎ０９ Ｎチャネル型ＭＯＳトランジスタ
Ｐ０１〜Ｐ０４ Ｐチャネル型ＭＯＳトランジスタ
Ｒ０１〜Ｒ０３ 抵抗
ＳＷ０１〜ＳＷ０６ スイッチ

Claims (17)

1. 第１データ線に接続されるように構成された抵抗変化型の第１メモリセルと、
   第２データ線に接続されるように構成された抵抗変化型の第２メモリセルと、
   前記第１メモリセルが記憶するデータを読み出す読出回路と、を備え、
   前記読出回路は、
   第１入力端、前記第２データ線に接続される第２入力端、第１出力端、を含む第１アンプ回路と、
   第１回路ノードと、
   前記第２入力端と前記第１回路ノードの間に接続される第１スイッチ回路と、
   前記第１入力端と前記第１出力端の間に接続される第２スイッチ回路と、
   前記第１回路ノードと前記第１データ線の間に接続される第３スイッチ回路と、
   前記第１入力端と前記第１回路ノードの間に接続される第１キャパシタ素子と、
   を備える半導体装置。
2. 第１期間に、前記第１スイッチ回路及び前記第２スイッチ回路は導通すると共に、前記第３スイッチ回路は非導通となり、
   前記第１期間と異なる第２期間に、前記第１スイッチ回路及び前記第２スイッチ回路は非導通となると共に、前記第３スイッチ回路は導通する、請求項１の半導体装置。
3. 前記第１データ線と前記読出回路の間に接続される第１トランジスタと、
   前記第２データ線と前記読出回路の間に接続される第２トランジスタと、
   第１電圧を供給する第１電圧供給線と、
   前記第１トランジスタのゲートを制御する第１ゲート制御回路と、
   前記第２トランジスタのゲートを制御する第２ゲート制御回路と、をさらに備え、
   前記第１ゲート制御回路は、
   前記第１データ線に接続される第３入力端、第４入力端、前記第１トランジスタのゲートに接続される第２出力端、を含む第２アンプ回路と、
   前記第１電圧供給線と前記第４入力端の間に接続される第４スイッチ回路と、
   第２回路ノードと、
   前記第１電圧供給線と前記第２回路ノードの間に接続される第５スイッチ回路と、
   前記第２回路ノードと前記第３入力端の間に接続される第６スイッチ回路と、
   前記第２回路ノードと前記第４入力端の間に接続される第２キャパシタ素子と、を備え、
   前記第２ゲート制御回路は、
   前記第２データ線に接続される第５入力端、第６入力端、前記第２トランジスタのゲートに接続される第３出力端、を含む第３アンプ回路と、
   前記第１電圧供給線と前記第６入力端の間に接続される第７スイッチ回路と、
   第３回路ノードと、
   前記第１電圧供給線と前記第３回路ノードの間に接続される第８スイッチ回路と、
   前記第３回路ノードと前記第５入力端の間に接続される第９スイッチ回路と、
   前記第３回路ノードと前記第６入力端の間に接続される第３キャパシタ素子と、を備える請求項１又は２の半導体装置。
4. 第１プリチャージ信号に応じて、前記第１データ線に第２電圧を供給する第１プリチャージ回路と、
   第２プリチャージ信号に応じて、前記第２データ線に前記第２電圧を供給する第２プリチャージ回路と、をさらに備える請求項１乃至３のいずれか一項に記載の半導体装置。
5. 第２電圧を供給する第２電圧供給線と、
   前記第２電圧供給線と前記第１データ線の間に接続される第１ミラートランジスタ、及び前記第２電圧供給線と前記第２データ線の間に接続される第２ミラートランジスタからなるカレントミラー回路と、をさらに備える請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第２ミラートランジスタのチャネル長は、前記第１ミラートランジスタのチャネル長の２倍である請求項５の半導体装置。
7. 温度特性が補償された前記第１電圧を生成する電圧発生回路をさらに備える請求項３乃至６のいずれか一項に記載の半導体装置。
8. 前記読出回路の出力端に接続され、前記第１メモリセルから読み出したデータをラッチするラッチ回路と、
   前記ラッチ回路がラッチするデータに基づいて、データ入出力線を駆動するリードドライバと、をさらに備える請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記データ入出力線から受けたデータに基づいて、前記第１データ線を駆動するライトドライバをさらに備える請求項８の半導体装置。
10. 前記第１メモリセル及び第２メモリセルのそれぞれは、
    可変抵抗素子と、
    前記可変抵抗素子を挟む第１電極及び第２電極と、を備え、
    前記可変抵抗素子は、前記第１電極と第２電極の間の印加電圧に応じて、前記可変抵抗素子の電気抵抗が可逆的に変化する請求項１乃至９のいずれか一項に記載の半導体装置。
11. 前記第１メモリセル及び第２メモリセルのそれぞれは、ＳＴＴ−ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセル、又はＲeＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ｍｅｍｏｒｙ）のセルである請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記第２データ線に接続されるように構成された抵抗変化型の第３メモリセルをさらに備え、
    前記読出回路が前記第１メモリセルからデータを読み出す際に、前記第２メモリセル及び前記第３メモリセルは共に、前記第２データ線に接続される請求項１乃至１１のいずれか一項に記載の半導体装置。
13. 前記第１及び／又は第２アンプ回路は、Ｐチャネル型ＭＯＳトランジスタにより入力段が構成されたアンプである請求項３乃至１２のいずれか一項に記載の半導体装置。
14. 第１データ線に接続されるように構成された抵抗変化型の第１メモリセルと、
    第２データ線に接続されるように構成された抵抗変化型の第２メモリセルと、
    前記第１メモリセルが記憶するデータを読み出す読出回路と、
    前記第１データ線と前記読出回路の間に接続される第１トランジスタと、
    前記第２データ線と前記読出回路の間に接続される第２トランジスタと、
    第１電圧を供給する第１電圧供給線と、
    前記第１トランジスタのゲートを制御する第１ゲート制御回路と、
    前記第２トランジスタのゲートを制御する第２ゲート制御回路と、を備え、
    前記第１ゲート制御回路は、
    前記第１データ線に接続される第１入力端、第２入力端、前記第１トランジスタのゲートに接続される第１出力端、を含む第１アンプ回路と、
    前記第１電圧供給線と前記第２入力端の間に接続される第１スイッチ回路と、
    第１回路ノードと、
    前記第１電圧供給線と前記第１回路ノードの間に接続される第２スイッチ回路と、
    前記第１回路ノードと前記第１入力端の間に接続される第３スイッチ回路と、
    前記第１回路ノードと前記第２入力端の間に接続される第１キャパシタ素子と、を備え、
    前記第２ゲート制御回路は、
    前記第２データ線に接続される第３入力端、第４入力端、前記第２トランジスタのゲートに接続される第２出力端、を含む第２アンプ回路と、
    前記第１電圧供給線と前記第４入力端の間に接続される第４スイッチ回路と、
    第２回路ノードと、
    前記第１電圧供給線と前記第２回路ノードの間に接続される第５スイッチ回路と、
    前記第２回路ノードと前記第３入力端の間に接続される第６スイッチ回路と、
    前記第２回路ノードと前記第４入力端の間に接続される第２キャパシタ素子と、を備える半導体装置。
15. 第１期間に、前記第１及び第２スイッチ回路は導通、前第３スイッチ回路は非道通、前記第４及び前記第５スイッチ回路は導通、前第６スイッチ回路は非道通となり、
    前記第１期間と異なる第２期間に、前記第１及び第２スイッチ回路は非導通、前第３スイッチ回路は道通、前記第４及び前記第５スイッチ回路は非導通、前第６スイッチ回路は道通となる、請求項１４の半導体装置。
16. 前記第１メモリセル及び第２メモリセルのそれぞれは、
    可変抵抗素子と、
    前記可変抵抗素子を挟む第１電極及び第２電極と、を備え、
    前記可変抵抗素子は、前記第１電極と第２電極の間の印加電圧に応じて、前記可変抵抗素子の電気抵抗が可逆的に変化する請求項１４又は１５の半導体装置。
17. 前記第１メモリセル及び第２メモリセルのそれぞれは、ＳＴＴ−ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセル、又はＲeＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ｍｅｍｏｒｙ）のセルである請求項１４乃至１６のいずれか一項に記載の半導体装置。

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