JP2023044395A - 記憶装置 - Google Patents

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Abstract

Figure 2023044395000001
【課題】読出し動作におけるセンスマージンが改善された記憶装置を提供する。
【解決手段】実施形態の記憶装置は、第１抵抗変化素子と第１スイッチング素子とを含む第１メモリセルと、制御回路とを含む。前記制御回路は、前記第１メモリセルに係る第１物理量の第１の値を検知する第１検知を実行し、前記第１メモリセルに第１データを記憶させるための第１書込みを実行し、前記第１書込みに続いて、前記第１メモリセルに係る前記第１物理量の第２の値を検知する第２検知を実行し、前記第１の値と前記第２の値とに基づき、前記第１メモリセルに係る第２データを読み出す、ように構成される。前記第１の値と前記第２の値との少なくとも一方が、前記第１メモリセルに係る前記第１物理量の変化中の値である。
【選択図】図１０

Description

実施形態は、記憶装置に関する。
磁気素子を有する記憶装置が知られている。
特開２０１８－１５６６９７号公報
読出し動作におけるセンスマージンが改善された記憶装置を提供する。
実施形態の記憶装置は、第１抵抗変化素子と第１スイッチング素子とを含む第１メモリセルと、制御回路とを含む。前記制御回路は、前記第１メモリセルに係る第１物理量の第１の値を検知する第１検知を実行し、前記第１メモリセルに第１データを記憶させるための第１書込みを実行し、前記第１書込みに続いて、前記第１メモリセルに係る前記第１物理量の第２の値を検知する第２検知を実行し、前記第１の値と前記第２の値とに基づき、前記第１メモリセルに係る第２データを読み出す、ように構成される。前記第１の値と前記第２の値との少なくとも一方が、前記第１メモリセルに係る前記第１物理量の変化中の値である。
第１実施形態に係る記憶装置の構成の一例を示すブロック図。 第１実施形態に係る記憶装置のコア回路の構成の一例を示すブロック図。 第１実施形態に係る記憶装置のメモリセルアレイの回路構成の一例を示す図。 第１実施形態に係る記憶装置のメモリセルアレイの構造の一部の一例を示す図。 第１実施形態に係る記憶装置の或るメモリセルの構成の一例を示す断面図。 当該メモリセルのスイッチング素子の電流－電圧（Ｉ－Ｖ）特性を表すグラフの一例を示す図。 当該メモリセルのＩ－Ｖ特性を表すグラフの一例を示す図。 第１実施形態に係る記憶装置の或るライトドライバ、或るプリチャージ回路、センスアンプ、別のライトドライバ、別のプリチャージ回路、およびリードシンクそれぞれの回路構成の一例を示す図。 第１実施形態に係る記憶装置が或る読出し動作を実行する際の、選択メモリセルに対応するビット線およびワード線にそれぞれ印加される電圧の時間変化を示すタイミングチャートの一例を示す図。 第１実施形態に係る記憶装置のセンスアンプによる、第１センス動作および第２センス動作での電圧サンプリングのタイミングを説明するための図。 第１実施形態に係る記憶装置により奏され得るさらなる効果を説明するための図。 第１実施形態の変形例に係る記憶装置が或る読出し動作を実行する際の、選択メモリセルに対応するビット線およびワード線にそれぞれ印加される電圧の時間変化を示すタイミングチャートの一例を示す図。 第１実施形態の変形例に係る記憶装置のセンスアンプによる、第１センス動作および第２センス動作での電圧サンプリングのタイミングを説明するための図。 第２実施形態に係る記憶装置の構成の一例を示すブロック図。 第２実施形態に係る記憶装置の各メモリセルへの電圧転送経路となり得る各種配線のレイアウトの一例を示す図。 第２実施形態に係る記憶装置が読出し動作において実行するタイミング制御のための、メモリセルのグループ分けを説明するための図。 第２実施形態に係る記憶装置のセンスアンプによる、第１センス動作および第２センス動作での電圧サンプリングのタイミングを説明するための図。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。
各機能ブロックを、ハードウェアおよびソフトウェアのいずれかまたは両方を組み合わせたものにより実現することが可能である。また、各機能ブロックが以下に説明されるように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックにより実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。また、以下の説明における各機能ブロックおよび各構成要素の名称は便宜的なものであり、各機能ブロックおよび各構成要素の構成および動作を限定するものではない。
＜第１実施形態＞
以下、第１実施形態に係る記憶装置１について説明する。
［構成例］
（１）記憶装置
図１は、第１実施形態に係る記憶装置１の構成の一例を示すブロック図である。
第１実施形態に係る記憶装置１は、データを不揮発に記憶することが可能である。より具体的には、記憶装置１は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によるトンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistance）効果を利用する抵抗変化素子を記憶素子として用いた、垂直磁化方式による磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）である。ＴＭＲ効果とは、例えば磁場や電流の印加により強磁性体の磁化方向が変化されることにより、トンネル電流が流れる際の素子の電気抵抗が変化される現象である。
図１では、記憶装置１に加えて、メモリコントローラ２およびホスト装置４も示されている。記憶装置１とメモリコントローラ２がメモリシステム３を構成する。
メモリコントローラ２は、パーソナルコンピュータ等のホスト装置（外部機器）４からホストコマンドを受け取り、ホストコマンドに基づいて記憶装置１を制御する。当該制御では、記憶装置１にデータを記憶させる動作（以下、書込み動作と称する。）、および、記憶装置１からデータを読み出す動作（以下、読出し動作と称する。）等の、種々の動作が実行される。
当該制御に関係してメモリコントローラ２と記憶装置１との間で伝送される信号について説明する。
メモリコントローラ２は、メモリバスを介して記憶装置１に接続される。メモリバスは、例えばデータ信号ＤＱおよび外部制御信号ＣＮＴを伝送する。データ信号ＤＱは、書込みデータまたは読出しデータを含む。外部制御信号ＣＮＴは、例えばコマンドおよびアドレス情報を含む。
次に、記憶装置１の構成の詳細を説明する。
記憶装置１は、コア回路１１、カラムデコーダ１２、ロウデコーダ１３、コマンド／アドレス入力回路１４、シーケンサ１５、および入出力回路１６を含む。
コア回路１１は、ワード線とビット線とに関連付けられた複数の不揮発性メモリセルを含む。ワード線は、グローバルワード線およびローカルワード線を含む。ビット線は、グローバルビット線およびローカルビット線を含む。以下、ローカルワード線のことを単にワード線と称する。同様に、ローカルビット線のことを単にビット線と称する。書込み動作では、コア回路１１中のメモリセルに書込みデータが記憶される。読出し動作では、コア回路１１中のメモリセルから読出しデータが読み出される。
コマンド／アドレス入力回路１４は、メモリコントローラ２から送信される外部制御信号ＣＮＴを受け取り、外部制御信号ＣＮＴ中のコマンドおよびアドレス情報をシーケンサ１５に転送する。
シーケンサ１５は、転送されたコマンドおよびアドレス情報に基づいて記憶装置１を制御する。例えば、シーケンサ１５は、コア回路１１、カラムデコーダ１２、ロウデコーダ１３、および入出力回路１６等を制御して、書込み動作および読出し動作等の各種動作を実行する。
シーケンサ１５は、電圧生成回路１５１を含む。電圧生成回路１５１は、書込み動作および読出し動作等に使用される各種電圧を生成する。シーケンサ１５は、電圧生成回路１５１により生成される電圧をコア回路１１に供給する。
入出力回路１６は、メモリコントローラ２から送信されるデータ信号ＤＱ中の書込みデータを受け取り、当該書込みデータをコア回路１１へ転送する。入出力回路１６はまた、コア回路１１から読み出される読出しデータを受け取り、当該読出しデータを一時的に保持する。入出力回路１６は、当該読出しデータをメモリコントローラ２に送信する。
カラムデコーダ１２は、シーケンサ１５からアドレス情報を受け取る。カラムデコーダ１２は、当該アドレス情報に基づいてビット線の選択に係る信号を生成し、当該信号をコア回路１１に送信する。
ロウデコーダ１３は、シーケンサ１５からアドレス情報を受け取る。ロウデコーダ１３は、当該アドレス情報に基づいてワード線の選択に係る信号を生成し、当該信号をコア回路１１に送信する。
（２）コア回路
図２は、第１実施形態に係る記憶装置１のコア回路１１の構成の一例を示すブロック図である。
コア回路１１は、メモリセルアレイＭＣＡ、カラム転送スイッチ群ＣＴＳ、ライトドライバＣＷＤ、プリチャージ回路ＣＰＣ、センスアンプＳＡ、ロウ転送スイッチ群ＲＴＳ、ライトドライバＲＷＤ、プリチャージ回路ＲＰＣ、およびリードシンクＲＳを含む。
メモリセルアレイＭＣＡは、上述した複数のメモリセルを含む。
ライトドライバＣＷＤ、プリチャージ回路ＣＰＣ、センスアンプＳＡ、およびカラム転送スイッチ群ＣＴＳは、グローバルビット線ＧＢＬに接続される。カラム転送スイッチ群ＣＴＳは、複数のビット線を介してメモリセルアレイＭＣＡ中の複数のメモリセルに接続される。１つのメモリセルには１つのビット線が接続される。
カラム転送スイッチ群ＣＴＳは、例えば、カラムデコーダ１２からビット線の選択に係る信号を受信し、当該信号に基づいて、記憶装置１が実行する動作の対象のメモリセルに接続されるビット線とグローバルビット線ＧＢＬとを電気的に接続する。
ライトドライバＣＷＤは、書込み動作の際に当該グローバルビット線ＧＢＬを流れる電流を制御する。当該電流は書込み動作の対象のメモリセルを流れる。これにより、入出力回路１６が受け取りコア回路１１に転送された書込みデータを書込み対象のメモリセルに書き込むことが可能となる。
プリチャージ回路ＣＰＣは、例えば読出し動作の際に、シーケンサ１５から供給される或る電圧をグローバルビット線ＧＢＬに印加する。当該電圧は、例えば読出し動作の対象のメモリセルに接続されるビット線ＢＬに伝達される。
センスアンプＳＡは、読出し動作の際に、シーケンサ１５から供給される或る電圧に基づく電圧をグローバルビット線ＧＢＬに印加する。当該電圧は、例えば読出し動作の対象のメモリセルに接続されるビット線ＢＬに伝達される。さらに、センスアンプＳＡは、読出し動作の際に、読出し動作の対象のメモリセルに関係する電圧を、グローバルビット線ＧＢＬを介して検知する。これにより、センスアンプＳＡは、当該メモリセルに記憶されるデータを読み出し、当該読み出されたデータを入出力回路１６に送信する。
ライトドライバＲＷＤ、プリチャージ回路ＲＰＣ、リードシンクＲＳ、およびロウ転送スイッチ群ＲＴＳは、グローバルワード線ＧＷＬに接続される。ロウ転送スイッチ群ＲＴＳは、複数のワード線を介してメモリセルアレイＭＣＡ中の複数のメモリセルに接続される。１つのメモリセルには１つのワード線が接続される。
ロウ転送スイッチ群ＲＴＳは、例えば、ロウデコーダ１３からワード線の選択に係る信号を受信し、当該信号に基づいて、記憶装置１が実行する動作の対象のメモリセルに接続されるワード線とグローバルワード線ＧＷＬとを電気的に接続する。
ライトドライバＲＷＤは、書込み動作の際に当該グローバルワード線ＧＷＬを流れる電流を制御する。当該電流は書込み動作の対象のメモリセルを流れる。
プリチャージ回路ＲＰＣは、例えば読出し動作の際に、シーケンサ１５から供給される或る電圧をグローバルワード線ＧＷＬに印加する。当該電圧は、例えば読出し動作の対象のメモリセルに接続されるワード線ＷＬに伝達される。
リードシンクＲＳは、読出し動作の際に、読出し動作の対象のメモリセルに接続されるワード線の電位を、グローバルワード線ＧＷＬを介して例えば接地電位に固定する。
（３）メモリセルアレイ
図３は、第１実施形態に係る記憶装置１のメモリセルアレイＭＣＡの回路構成の一例を示す。図３では、メモリセルアレイＭＣＡの回路構成に加えて、カラム転送スイッチ群ＣＴＳおよびロウ転送スイッチ群ＲＴＳの回路構成の一例も示されている。
先ず、カラム転送スイッチ群ＣＴＳおよびロウ転送スイッチ群ＲＴＳの回路構成について説明する。
カラム転送スイッチ群ＣＴＳは、トランジスタＣＴｒ０、ＣＴｒ１、・・・、およびＣＴｒ（ｍ－１）（ｍは１以上の整数）を含む。これらのトランジスタは各々、例えばｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタのような電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。特別な言及がない限り、本明細書でトランジスタと称される構成要素についても同じである。
トランジスタＣＴｒ０の第１端はグローバルビット線ＧＢＬに接続され、トランジスタＣＴｒ０の第２端はビット線ＢＬ０に接続される。トランジスタＣＴｒ１の第１端もグローバルビット線ＧＢＬに接続され、トランジスタＣＴｒ１の第２端はビット線ＢＬ１に接続される。以下、同様であり、最後に、トランジスタＣＴｒ（ｍ－１）の第１端もグローバルビット線ＧＢＬに接続され、トランジスタＣＴｒ（ｍ－１）の第２端はビット線ＢＬ（ｍ－１）に接続される。このように、トランジスタＣＴｒ０～ＣＴｒ（ｍ－１）の第１端はグローバルビット線ＧＢＬに共通して接続され、トランジスタＣＴｒ０～ＣＴｒ（ｍ－１）の第２端はそれぞれ、ビット線ＢＬ０～ＢＬ（ｍ－１）に１対１の関係で接続される。
トランジスタＣＴｒ０～ＣＴｒ（ｍ－１）の制御ゲート（以下、ゲートまたは制御端とも称する。）にはそれぞれ、例えば、ビット線の選択に係る信号に基づく電圧が印加される。これにより、記憶装置１が実行する動作の対象のメモリセルに接続されるビット線ＢＬとグローバルビット線ＧＢＬとが電気的に接続される。
ロウ転送スイッチ群ＲＴＳは、トランジスタＲＴｒ０、ＲＴｒ１、・・・、およびＲＴｒ（ｎ－１）（ｎは１以上の整数）を含む。
トランジスタＲＴｒ０の第１端はグローバルワード線ＧＷＬに接続され、トランジスタＲＴｒ０の第２端はワード線ＷＬ０に接続される。トランジスタＲＴｒ１の第１端もグローバルワード線ＧＷＬに接続され、トランジスタＲＴｒ１の第２端はワード線ＷＬ１に接続される。以下、同様であり、最後に、トランジスタＲＴｒ（ｎ－１）の第１端もグローバルワード線ＧＷＬに接続され、トランジスタＲＴｒ（ｎ－１）の第２端はワード線ＷＬ（ｎ－１）に接続される。このように、トランジスタＲＴｒ０～ＲＴｒ（ｎ－１）の第１端はグローバルワード線ＧＷＬに共通して接続され、トランジスタＲＴｒ０～ＲＴｒ（ｎ－１）の第２端はそれぞれ、ワード線ＷＬ０～ＷＬ（ｎ－１）に１対１の関係で接続される。
トランジスタＲＴｒ０～ＲＴｒ（ｎ－１）のゲートにはそれぞれ、例えば、ワード線の選択に係る信号に基づく電圧が印加される。これにより、記憶装置１が実行する動作の対象のメモリセルに接続されるワード線ＷＬとグローバルワード線ＧＷＬとが電気的に接続される。
次に、メモリセルアレイＭＣＡの回路構成について説明する。
メモリセルアレイＭＣＡは複数のメモリセルＭＣを含む。これらのメモリセルＭＣの接続関係は次の通りである。すなわち、ビット線ＢＬ０～ＢＬ（ｍ－１）のうちの１つのビット線ＢＬと、ワード線ＷＬ０～ＷＬ（ｎ－１）のうちの１つのワード線ＷＬとの各組み合わせについて、当該ビット線ＢＬと当該ワード線ＷＬとの間に１つのメモリセルＭＣが接続される。なお、以下では、或るメモリセルＭＣに接続されるワード線ＷＬおよびビット線ＢＬをそれぞれ、当該メモリセルＭＣに対応するワード線ＷＬおよび対応するビット線ＢＬとも称する。
図４は、第１実施形態に係る記憶装置１のメモリセルアレイＭＣＡの構造の一部の一例を示す。
或る配線層に複数のワード線ＷＬが設けられる。各ワード線ＷＬは、第１方向Ｄ１に延びる。複数のワード線ＷＬが、第２方向Ｄ２に沿って間隔を有しながら順次隣り合うように設けられる。第２方向Ｄ２は、第１方向Ｄ１と交わり、例えば第１方向Ｄ１に直交する。
別の配線層に複数のビット線ＢＬが設けられる。各ビット線ＢＬは、例えば第２方向Ｄ２に延びる。複数のビット線ＢＬが、例えば第１方向Ｄ１に沿って間隔を有しながら順次隣り合うように設けられる。
１つのワード線ＷＬと１つのビット線との各組み合わせについて、当該ワード線ＷＬと当該ビット線ＢＬとの間に、当該ワード線ＷＬと当該ビット線ＢＬとに接続される１つのメモリセルＭＣが設けられる。
メモリセルＭＣは、第３方向Ｄ３に沿って積層されるＭＴＪ素子（図では、ＭＴＪの符号を付して示されている。）およびスイッチング素子Ｓにより構成される。例えば、第３方向Ｄ３は、第１方向Ｄ１および第２方向Ｄ２に交わり、例えば、第１方向および第２方向に直交する。ＭＴＪ素子は例えばワード線ＷＬに接続され、スイッチング素子Ｓは例えばビット線ＢＬに接続される。
図４では、メモリセルアレイＭＣＡの構造の一部の一例を示したが、ワード線ＷＬが設けられる配線層と、ビット線ＢＬが設けられる配線層とのいずれが上層にあってもよい。図４では、メモリセルＭＣが含むＭＴＪ素子およびスイッチング素子Ｓについて、ＭＴＪ素子がワード線ＷＬ側に設けられ、スイッチング素子Ｓがビット線ＢＬ側に設けられる例が示された。本実施形態はこれに限定されない。ＭＴＪ素子がビット線ＢＬ側に設けられスイッチング素子Ｓがワード線ＷＬ側に設けられてもよい。
（４）メモリセル
以下、第１実施形態に係る記憶装置１の或るメモリセルの構成を説明する。以下、１つのメモリセルＭＣを例に挙げて説明するが、他のメモリセルＭＣの各々についても同様の説明が成り立つ。
図５は、第１実施形態に係る記憶装置１の或るメモリセルＭＣの構成の一例を示す断面図である。
既に図４を参照して説明したように、メモリセルＭＣは、抵抗変化素子としてのＭＴＪ素子、および、スイッチング素子Ｓを含む。例えば、スイッチング素子Ｓの第１端がビット線ＢＬに接続され、スイッチング素子Ｓの第２端がＭＴＪ素子の第１端に接続され、ＭＴＪ素子の第２端がワード線ＷＬに接続される。
スイッチング素子Ｓは、例えば２端子間スイッチング素子である。２端子間に印加する電圧が閾値未満の場合、そのスイッチング素子はオフ状態、例えば電気的に高抵抗状態にある。２端子間に印加する電圧が閾値以上の場合、そのスイッチング素子はオン状態、例えば電気的に低抵抗状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。
本実施形態におけるスイッチング素子としては、後述に動作を説明するが、ある電圧で抵抗値が急激に下がり、それに伴い印加電圧は急激に下がり電流は増加（スナップバック）する特性を有するスイッチング素子を一例として説明する。なお、このような特性を有するスイッチング素子に使用する材料は、メモリセルの特性に応じて、適宜選択して使用する。
ＭＴＪ素子は、強磁性体（強磁性体層）ＳＬ、非磁性体（非磁性体層）ＴＢ、および強磁性体（強磁性体層）ＲＬを含む。ＭＴＪ素子の第１端側から第２端側に向かって、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬの３つの層が、例えば、強磁性体ＳＬ、非磁性体ＴＢ、強磁性体ＲＬの順に積層されている。
非磁性体ＴＢは、例えばトンネルバリア層（Tunnel Barrier Layer）として機能する。すなわち、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬは磁気トンネル接合を形成する。強磁性体ＲＬは、或る方向に固定された磁化を有し、例えば参照層（Reference Layer）として機能する。ここでの「固定された磁化」とは、強磁性体ＳＬの磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。強磁性体ＳＬは、可変の磁化方向を有する強磁性層であり、記憶層（Storage Layer）として機能する。ここでの「可変の磁化」とは、強磁性体ＳＬの磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化することを意味する。
強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬの組は、ＴＭＲ効果を示す。ＴＭＲ効果は、絶縁体を挟んだ２つの強磁性体を含む構造体が、２つの強磁性体の磁化の向きが平行であるか反平行であるかに応じて異なる抵抗値を示す現象を指す。２つの強磁性体の磁化の向きが平行である場合、構造体は２つの強磁性体の磁化の向きが反平行である場合に対して、低い抵抗値を示す。
強磁性体ＲＬの磁化方向と強磁性体ＳＬの磁化方向が平行の場合、当該２つの磁化方向が反平行の場合と比べて、ＭＴＪ素子の抵抗値は低い。すなわち、ＭＴＪ素子は低抵抗状態ＬＲＳに設定されている。この低抵抗状態ＬＲＳは「Ｐ（Parallel）状態」とも称される。低抵抗状態ＬＲＳにあるＭＴＪ素子を含むメモリセルＭＣには、例えばデータ“０”が記憶されていると定義される。
強磁性体ＲＬの磁化方向と強磁性体ＳＬの磁化方向が反平行の場合、当該２つの磁化方向が平行の場合と比べて、ＭＴＪ素子の抵抗値は高い。すなわち、ＭＴＪ素子は高抵抗状態ＨＲＳに設定されている。この高抵抗状態ＨＲＳは「ＡＰ（Anti-Parallel）状態」とも称される。高抵抗状態ＨＲＳにあるＭＴＪ素子を含むメモリセルＭＣには、例えばデータ“１”が記憶されていると定義される。
以下では、説明を簡潔にする目的で、ＭＴＪ素子が低抵抗状態ＬＲＳにあるときに、当該ＭＴＪ素子を含むメモリセルＭＣも低抵抗状態ＬＲＳにあるとして、ＭＴＪ素子が高抵抗状態ＨＲＳにあるときに、当該ＭＴＪ素子を含むメモリセルＭＣも高抵抗状態ＨＲＳにあるとして説明を行う。
図５に示したＭＴＪ素子は一例に過ぎず、ＭＴＪ素子は、上述したもの以外のさらなる層を含んでいてもよい。また、図５に示したＭＴＪ素子およびスイッチング素子Ｓの接続関係も一例に過ぎず、本実施形態はこれに限定されるものではない。例えば、ＭＴＪ素子の強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬの積層順序が、上述したものと逆であってもよい。また、ビット線ＢＬとワード線ＷＬとの間にスイッチング素子ＳとＭＴＪ素子とが接続される順序が、上述したものと逆であってもよい。
次に、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬについてさらに説明する。
非磁性体ＴＢは、例えば絶縁性を示し、非磁性体の材料を含む。例えば、非磁性体ＴＢは酸化マグネシウム（ＭｇＯ）を含む。
強磁性体ＳＬは、導電性を有し、強磁性体の材料を含む。例えば、強磁性体ＳＬは、鉄コバルトボロン（ＦｅＣｏＢ）またはホウ化鉄（ＦｅＢ）を含む。
強磁性体ＲＬは、導電性を有し、強磁性体ＲＬと他の層との界面に垂直な方向に沿う磁化容易軸を有する強磁性体の材料を含む。例えば、強磁性体ＲＬは、垂直磁化を有する強磁性体として鉄コバルトボロン（ＦｅＣｏＢ）を含む。強磁性体ＲＬは、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）の少なくとも１つを含んでもよい。
強磁性体ＲＬの磁化方向は固定されており、強磁性体ＳＬ側の方向か、その反対側の方向のいずれかを向く（図５の例では、強磁性体ＳＬ側の反対側を向いている）。
強磁性体ＳＬの磁化方向は、磁化容易軸に沿って切り替わり可能であり、強磁性体ＳＬの磁化方向の切り替えによってメモリセルＭＣにデータが書き込まれる。その目的で、記憶装置１にスピン注入書込み方式が適用され得る。スピン注入書込み方式では、ＭＴＪ素子に書込み電流を流し、この書込み電流によって強磁性体ＳＬの磁化方向が制御される。すなわち、書込み電流によって生じるスピントランスファートルク（ＳＴＴ：Spin Transfer Torque）効果が利用される。
ＭＴＪ素子に、図５に示す矢印Ａ１の方向、すなわち強磁性体ＳＬから強磁性体ＲＬに向かう方向に書込み電流を流すと、強磁性体ＲＬの磁化方向に対して強磁性体ＳＬの磁化方向が平行になる。ＭＴＪ素子に、図５に示す矢印Ａ２の方向、すなわち強磁性体ＲＬから強磁性体ＳＬに向かう方向に書込み電流を流すと、強磁性体ＲＬの磁化方向に対して強磁性体ＳＬの磁化方向が反平行になる。
図６は、当該メモリセルＭＣのスイッチング素子Ｓの電流－電圧（Ｉ－Ｖ）特性を表すグラフの一例を示す。グラフの横軸では、スイッチング素子Ｓに印加される電圧ＶＳが示されている。グラフの縦軸では、スイッチング素子Ｓを流れる電流ＩＳが示されている。或る向きで流れる電流ＩＳを正の電流とし、当該向きの電流ＩＳを流すためにスイッチング素子Ｓに印加される電圧を正の電圧とする。
例えば、電圧ＶＳを０ボルト（Ｖ）から徐々に高くしていくようにメモリセルＭＣに印加される電圧を変化させる場合について説明する。
電圧ＶＳが電圧Ｖ１に達するまで電流ＩＳは連続的に増加する。電圧ＶＳが電圧Ｖ１に達すると、スイッチング素子Ｓはオフ状態からオン状態になり、メモリセルＭＣ全体の抵抗においてＭＴＪ素子の抵抗の大きさが支配的になる。したがって、スイッチング素子Ｓに印加される電圧の大きさは小さくなり、例えば、電圧ＶＳは電圧Ｖ１から正の電圧Ｖ２に移行する。一方、スイッチング素子がオン状態になったことにより電流ＩＳが急激に増加する。このときの電圧ＶＳおよび電流ＩＳは、図６のグラフ中の負性抵抗領域をたどったものとみなすこともできる。センスアンプＳＡは、例えば、この急激な増加以前の電流ＩＳを検知しないが、この急激な増加以降の電流ＩＳを検知し得る。
続いて、電圧ＶＳを低くしていくようにメモリセルＭＣに印加される電圧を変化させる場合、電圧ＶＳが電圧Ｖ２に達すると、スイッチング素子Ｓはオン状態からオフ状態になり、電流ＩＳが急激に減少する。センスアンプＳＡは、例えば、この急激な減少以降の電流ＩＳを検知しない。
図６のグラフに示されるように、スイッチング素子Ｓに印加される電圧ＶＳの正負が逆転された場合は電流ＩＳの正負が逆転される。すなわち、スイッチング素子Ｓは、双方向（正方向および負方向）で互いに対称的なＩ－Ｖ特性を有している。
図７は、当該メモリセルＭＣのＩ－Ｖ特性を表すグラフの一例を示す。グラフの横軸では、メモリセルＭＣに印加される電圧の大きさ電圧ＶＭＣ（対応するビット線ＢＬおよびワード線ＷＬの電位差）が示されている。グラフの縦軸では、メモリセルＭＣを流れるセル電流の大きさ電流ＩＭＣをＬｏｇスケールで表したものが示されている。図７のグラフ中の破線で示される部分は、実際には現われない仮想的な特性を示す。
先ず、メモリセルＭＣが高抵抗状態ＨＲＳにある場合と、メモリセルＭＣが低抵抗状態ＬＲＳにある場合とのいずれについても、次の説明が成り立つ。
電圧ＶＭＣを徐々に大きくすると、電圧ＶＭＣが電圧ＶＳＢに達するまでは電流ＩＭＣは連続的に増加する（図７に示される（ａ）の領域）。さらに電圧ＶＭＣを大きくすると、電圧ＶＭＣが電圧ＶＳＢである点において、当該グラフの関数が不連続性を有する。すなわち、電圧ＶＭＣが電圧ＶＳＢに達すると、電流ＩＭＣは急激に増加する。このような電流ＩＭＣの急激な増加の後は、電圧ＶＭＣの大小いずれへの変化に対しても電流ＩＭＣは連続的に変化し、電圧ＶＭＣが大きいほど電流ＩＭＣも大きい（図７に示される（ｂ）の領域）。センスアンプＳＡは、例えば、この急激な増加以前の電流ＩＭＣを検知しないが、この急激な増加以降の電流ＩＭＣを検知し得る。
次に、メモリセルＭＣが高抵抗状態ＨＲＳにある場合と、メモリセルＭＣが低抵抗状態ＬＲＳにある場合とを比較して説明する。
上記の電流ＩＭＣの急激な増加の前は、メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態ＨＲＳにある場合とで、電流ＩＭＣが実質的に同一である。これは次の理由による。
上記の電流ＩＭＣの急激な増加は、メモリセルＭＣ中のスイッチング素子Ｓがオフ状態からオン状態になって導通することによる。電流ＩＭＣの急激な増加の前には、スイッチング素子Ｓがオフ状態にあり、ゆえに、ＭＴＪ素子の抵抗よりもスイッチング素子Ｓの抵抗の方が遥かに大きい。このため、電流ＩＭＣの急激な増加の前では、メモリセルＭＣ全体の抵抗においてスイッチング素子Ｓの抵抗の大きさが支配的であり、メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態ＨＲＳにある場合とでメモリセルＭＣの抵抗が実質的に同一である。
一方、上記の電流ＩＭＣの急激な増加の後は、メモリセルＭＣに或る電圧が印加された場合の電流ＩＭＣは、ＭＴＪ素子が低抵抗状態ＬＲＳにある場合の方が、ＭＴＪ素子が高抵抗状態ＨＲＳにある場合よりも大きい。これは、スイッチング素子Ｓがオン状態にある間は、メモリセルＭＣ全体の抵抗においてＭＴＪ素子の抵抗の大きさが支配的であるためである。
電流ＩＭＣの急激な増加の後、電圧ＶＭＣが小さくされていく場合について説明する。電圧ＶＭＣを小さくしていくと、次のように、電圧ＶＭＣが或る電圧である点において、当該グラフの関数が不連続性を有する。
メモリセルＭＣが低抵抗状態ＬＲＳにある場合、電圧ＶＭＣが電圧ＶｈｌｄＬに達すると、電流ＩＭＣは急激に減少する。一方、メモリセルＭＣが高抵抗状態ＨＲＳにある場合、電圧ＶＭＣが電圧ＶｈｌｄＨに達すると、電流ＩＭＣは急激に減少する。電圧ＶｈｌｄＬおよびＶｈｌｄＨは各々、電圧ＶＳＢより小さい。電圧ＶｈｌｄＨは電圧ＶｈｌｄＬより大きい。このような電流ＩＭＣの急激な減少の後は、電流ＩＭＣは、上述した電流ＩＭＣの急激な増加前にしたがっていたＩ－Ｖ特性にしたがって変化する（図７に示される（ａ）の領域）。これは、スイッチング素子Ｓがオン状態からオフ状態になったことを意味する。センスアンプＳＡは、例えば、この急激な減少以降の電流ＩＭＣを検知しない。
（５）メモリセルへの電圧印加に関係する回路
図８は、第１実施形態に係る記憶装置１のライトドライバＣＷＤ、プリチャージ回路ＣＰＣ、センスアンプＳＡ、ライトドライバＲＷＤ、プリチャージ回路ＲＰＣ、およびリードシンクＲＳそれぞれの回路構成の一例を示す。以下で説明する回路構成は一例に過ぎず、同等の機能を実現する他の回路構成が用いられてもよい。以降の説明では、読出し動作または書込み動作の対象の或るメモリセルＭＣを、選択メモリセルＭＣとも称する。
ライトドライバＣＷＤは、例えば、電流源ＣＳ１、トランジスタＴｒ１、およびトランジスタＴｒ２を含む。トランジスタＴｒ１は、例えばｐチャネルＭＯＳトランジスタである。
電流源ＣＳ１の入力端には電圧ＶＨＨが印加され、電流源ＣＳ１の出力端はトランジスタＴｒ１の第１端に接続される。電圧ＶＨＨは、例えば外部電源により供給される。
トランジスタＴｒ１の第２端はグローバルビット線ＧＢＬに接続される。トランジスタＴｒ１のゲートには制御信号Ｓ１が入力される。制御信号Ｓ１は、例えばシーケンサ１５により供給される。以降の説明において或るトランジスタＴｒのゲートに入力されると説明する他の制御信号についても同様である。
トランジスタＴｒ２の第１端はグローバルビット線ＧＢＬに接続され、トランジスタＴｒ２の第２端は例えば接地される。トランジスタＴｒ２のゲートには制御信号Ｓ２が入力される。本明細書において接地されていると説明する各構成要素は、必ずしも接地されている必要はなく、例えば、記憶装置１で用いられるいくつかの基準電位のうち低い基準電位にあればよい。
プリチャージ回路ＣＰＣは、例えばトランジスタＴｒ３を含む。トランジスタＴｒ３の第１端には電圧ＶＰＲＥが印加され、トランジスタＴｒ３の第２端はグローバルビット線ＧＢＬに接続される。トランジスタＴｒ３のゲートには制御信号Ｓ３が入力される。電圧ＶＰＲＥは、例えば外部電源または電圧生成回路１５１により供給される。
センスアンプＳＡは、例えば、トランジスタＴｒ４、スイッチＳＷ１、ＳＷ２、およびＳＷ３、ならびに演算増幅回路ＡＭＰを含む。
トランジスタＴｒ４の第１端には例えば電圧ＶＨＨが印加され、トランジスタＴｒ４の第２端はスイッチＳＷ１の第１端に接続される。トランジスタＴｒ４のゲートには電圧ＶＣＬＭＰが印加される。例えば、電圧ＶＨＨは外部電源により、電圧ＶＣＬＭＰは電圧生成回路１５１により供給される。例えば電圧ＶＨＨおよび電圧ＶＣＬＭＰにより、読出し動作において選択メモリセルＭＣに対応するビット線ＢＬに印加される電圧が定められる。
スイッチＳＷ１の第２端はグローバルビット線ＧＢＬに接続される。スイッチＳＷ１は例えば２端子間スイッチ素子であり、スイッチＳＷ１がオン状態にある間に第１端と第２端との間での電圧の転送が可能となる。スイッチＳＷ１は、例えば、ｎチャネルＭＯＳトランジスタのような電界効果トランジスタである。本明細書では、スイッチＳＷ１がｎチャネルＭＯＳトランジスタであるものとして説明を行う。特別な言及がない限り、他のスイッチＳＷについても同じである。
スイッチＳＷ１の制御ゲート（以下、ゲートまたは制御端とも称する。）に或る制御信号が入力される。当該制御信号は、例えばシーケンサ１５により供給される。以降の説明において或るスイッチＳＷのゲートに入力されると説明する他の制御信号についても同様である。
スイッチＳＷ２の第１端はグローバルビット線ＧＢＬに接続され、スイッチＳＷ２の第２端は演算増幅回路ＡＭＰの非反転入力端子に接続される。スイッチＳＷ２のゲートには或る制御信号が入力される。図８に示される符号Ｖｓｍｐｌについては、動作例の説明において言及する。
スイッチＳＷ３の第１端はグローバルビット線ＧＢＬに接続され、スイッチＳＷ３の第２端は演算増幅回路ＡＭＰの反転入力端子に接続される。スイッチＳＷ３のゲートには或る制御信号が入力される。図８に示される符号Ｖｅｖａｌについては、動作例の説明において言及する。
演算増幅回路ＡＭＰは、反転入力端子に印加される電圧に基づいて、非反転入力端子に印加される電圧を増幅し、当該増幅の結果の信号ＳＡＤＯＵＴを出力する。読出しデータは、信号ＳＡＤＯＵＴに基づく。
ライトドライバＲＷＤは、例えば、電流源ＣＳ２、トランジスタＴｒ５、およびトランジスタＴｒ６を含む。トランジスタＴｒ５は、例えばｐチャネルＭＯＳトランジスタである。
電流源ＣＳ２の入力端には例えば電圧ＶＨＨが印加され、電流源ＣＳ２の出力端はトランジスタＴｒ５の第１端に接続される。電圧ＶＨＨは、例えば外部電源により供給される。
トランジスタＴｒ５の第２端はグローバルワード線ＧＷＬに接続される。トランジスタＴｒ５のゲートには制御信号Ｓ４が入力される。
トランジスタＴｒ６の第１端はグローバルワード線ＧＷＬに接続され、トランジスタＴｒ６の第２端は例えば接地される。トランジスタＴｒ６のゲートには制御信号Ｓ５が入力される。
プリチャージ回路ＲＰＣは、例えばトランジスタＴｒ７を含む。トランジスタＴｒ７の第１端には例えば電圧ＶＰＲＥが印加され、トランジスタＴｒ７の第２端はグローバルワード線ＧＷＬに接続される。トランジスタＴｒ７のゲートには制御信号Ｓ６が入力される。電圧ＶＰＲＥは、例えば外部電源または電圧生成回路１５１により供給される。
リードシンクＲＳは、例えばトランジスタＴｒ８を含む。トランジスタＴｒ８の第１端はグローバルワード線ＧＷＬに接続され、トランジスタＴｒ８の第２端は例えば接地される。トランジスタＴｒ８のゲートには制御信号Ｓ７が入力される。
［動作例］
以下、第１実施形態に係る記憶装置１が或る読出し動作を実行する動作例について説明する。当該読出し動作は、例えば自己参照読出し動作とも称され得る。
図９は、第１実施形態に係る記憶装置１が当該読出し動作を実行する際の、選択メモリセルＭＣに対応するビット線ＢＬおよびワード線ＷＬにそれぞれ印加される電圧の時間変化を示すタイミングチャートの一例を示す。動作例の説明で言及されるビット線ＢＬおよびワード線はそれぞれ、当該選択メモリセルＭＣに対応するビット線ＢＬおよびワード線ＷＬである。以下で説明する読出し動作は一例に過ぎず、本実施形態に係る読出し動作はこれに限定されない。
当該読出し動作では、選択メモリセルＭＣに対して第１センス動作、第１書込み動作、第２センス動作が順次実行されて、第１センス動作の開始の際に当該選択メモリセルＭＣに記憶されているデータが第２センス動作後に判定される。当該判定結果に基づいて、第２書込み動作も実行され得る。
以降の説明では、或る配線に印加される電圧の制御の説明がされる場合、その後にその配線に他の制御が行われることが明示的に説明されない限り、その配線に対して説明された制御が継続されているものとする。
以降の説明におけるワード線ＷＬへの電圧の印加は、例えば、シーケンサ１５によるロウデコーダ１３、ライトドライバＲＷＤ、プリチャージ回路ＲＰＣ、リードシンクＲＳ、およびロウ転送スイッチ群ＲＴＳの制御により実現される。ビット線ＢＬへの電圧の印加は、例えば、シーケンサ１５によるカラムデコーダ１２、ライトドライバＣＷＤ、プリチャージ回路ＣＰＣ、センスアンプＳＡ、およびカラム転送スイッチ群ＣＴＳの制御により実現される。
当該読出し動作の開始前の時刻Ｔ００において、ビット線ＢＬおよびワード線ＷＬには各々、電圧ＶＰＲＥが印加されている。当該電圧ＶＰＲＥの印加はそれぞれ、プリチャージ回路ＣＰＣおよびＲＰＣのトランジスタＴｒ３およびＴｒ７がオン状態にされることにより可能とされる。
先ず、第１センス動作において実行される制御を説明する。
時刻Ｔ０１において、ワード線ＷＬに電圧ＶＰＲＥが印加されたまま、ビット線ＢＬに印加される電圧が電圧ＶＰＲＥから電圧ＶＢＬＰに上げられる。当該電圧ＶＢＬＰの印加は、センスアンプＳＡのスイッチＳＷ１がオン状態にされることにより可能とされる。電圧ＶＢＬＰと電圧ＶＰＲＥとの差は、電圧ＶＳＢ（図７）より小さい。
電圧ＶＢＬＰの印加によりビット線ＢＬの電位（以下、電圧とも称する。）が安定した後、時刻Ｔ０２において、センスアンプＳＡのスイッチＳＷ１がオフ状態にされて、ビット線ＢＬはフローティング状態とされる。
続いて、時刻Ｔ０３において、ビット線ＢＬがフローティング状態にされたまま、ワード線ＷＬに印加される電圧が電圧ＶＰＲＥから電圧ＶＳＳに下げられる。当該電圧ＶＳＳの印加は、リードシンクＲＳのトランジスタＴｒ８がオン状態にされることにより可能とされる。電圧ＶＳＳは、例えば接地電圧である。
電圧ＶＳＳの印加によりワード線ＷＬの電圧が低下していく途中で、ビット線ＢＬおよびワード線ＷＬの電圧差が電圧ＶＳＢを超える。このように当該電圧差が電圧ＶＳＢに達すると、選択メモリセルＭＣ中のスイッチング素子Ｓがオフ状態からオン状態になって導通し、選択メモリセルＭＣを流れるセル電流が急激に増加する。セル電流は、ビット線ＢＬからワード線ＷＬとリードシンクＲＳのトランジスタＴｒ８とを介して流れ出る。これによりビット線ＢＬの電圧が低下する。図９では、当該低下の開始の時刻が時刻Ｔ０４として示されている。
ビット線ＢＬの電圧の低下は、ビット線ＢＬおよびワード線ＷＬの電圧差が小さくなることにつながる。選択メモリセルＭＣが例えば高抵抗状態ＨＲＳにある場合、当該電圧差が小さくなって電圧ＶｈｌｄＨ（図７）に達すると、セル電流が急激に減少し、ゆえにビット線ＢＬの電圧が安定する。すなわち、ビット線ＢＬの電圧は、電圧ＶＳＳが印加されるワード線ＷＬの電圧より電圧ＶｈｌｄＨだけ高い電圧で安定する。以下、このように選択メモリセルＭＣが第１センス動作の開始の際に高抵抗状態ＨＲＳにある場合について説明する。
続く第１書込み動作において実行される制御を説明する。
時刻Ｔ１１において、例えば、ライトドライバＣＷＤの電流源ＣＳ１から供給される書込み電流が、ビット線ＢＬ、選択メモリセルＭＣ、およびワード線ＷＬを登場順に経由して流れるように制御される。これは、ライトドライバＣＷＤのトランジスタＴｒ１がオン状態にトランジスタＴｒ２がオフ状態にされ、ライトドライバＲＷＤのトランジスタＴｒ６がオン状態にトランジスタＴｒ５がオフ状態にされることにより可能とされる。当該書込み電流は、図５の例のＡ１の方向に流れる書込み電流として機能し、したがって、ＭＴＪ素子が低抵抗状態ＬＲＳに、すなわち、選択メモリセルＭＣが低抵抗状態ＬＲＳにされる。図９では、このように書込み電流が流されることによりビット線ＢＬの電圧がいったん電圧ＶＷＴとなりワード線ＷＬの電圧がＶＳＳであることが示されている。例えば、電圧ＶＷＴと電圧ＶＳＳとの差は、電圧ＶＳＢより大きい。当該書込み電流が流れている間のビット線ＢＬの電圧は、図９では一定のように示されているが、必ずしも一定ではない。
続いて、時刻Ｔ１２において、ビット線ＢＬおよびワード線ＷＬに各々、電圧ＶＰＲＥが印加される。当該電圧ＶＰＲＥの印加はそれぞれ、時刻Ｔ００に関連して説明したのと同様、プリチャージ回路ＣＰＣおよびＲＰＣにより可能とされる。このとき、ライトドライバＣＷＤのトランジスタＴｒ１およびライトドライバＲＷＤのトランジスタＴｒ６はオフ状態にされる。
続く第２センス動作において実行される制御を説明する。
時刻Ｔ２１において、時刻Ｔ０１に関連して説明したのと同様、ワード線ＷＬに電圧ＶＰＲＥが印加されたまま、ビット線ＢＬに印加される電圧が電圧ＶＰＲＥから電圧ＶＢＬＰに上げられる。
電圧ＶＢＬＰの印加によりビット線ＢＬの電圧が安定した後、時刻Ｔ２２において、時刻Ｔ０２に関連して説明したのと同様、ビット線ＢＬはフローティング状態とされる。
続いて、時刻Ｔ２３において、時刻Ｔ０３に関連して説明したのと同様、ビット線ＢＬがフローティング状態にされたまま、ワード線ＷＬに印加される電圧が電圧ＶＰＲＥから電圧ＶＳＳに下げられる。
電圧ＶＳＳの印加によりワード線ＷＬの電圧が低下していく途中で、ビット線ＢＬおよびワード線ＷＬの電圧差が電圧ＶＳＢを超える。このように当該電圧差が電圧ＶＳＢに達すると、第１センス動作と同様に、ビット線ＢＬの電圧が低下する。図９では、当該低下の開始の時刻が時刻Ｔ２４として示されている。
ビット線ＢＬの電圧の低下は、ビット線ＢＬおよびワード線ＷＬの電圧差が小さくなることにつながる。当該電圧差が小さくなって電圧ＶｈｌｄＬ（図７）に達すると、セル電流が急激に減少し、ゆえにビット線ＢＬの電圧が安定する。すなわち、ビット線ＢＬの電圧は、電圧ＶＳＳが印加されるワード線ＷＬの電圧より電圧ＶｈｌｄＬだけ高い電圧で安定する。
以上、第１センス動作および第２センス動作の各々について、ビット線ＢＬおよびワード線ＷＬそれぞれの電圧の制御について説明した。上述したようにビット線ＢＬの電圧が低下される場合、ビット線ＢＬの電圧の低下の速さと、当該低下の後に安定したビット線ＢＬの電圧との各々は、第１センス動作と第２センス動作とで異なる。このような第１センス動作と第２センス動作とでの相違が利用されて、第１センス動作の開始の際に選択メモリセルＭＣに記憶されているデータが第２センス動作後に判定される。以下、当該データの判定を詳細に説明する。
図１０は、第１実施形態に係る記憶装置１のセンスアンプＳＡによる、第１センス動作および第２センス動作での電圧サンプリングのタイミングを説明するための図である。
図１０は、図９に示した第１センス動作および第２センス動作それぞれでのビット線ＢＬの電圧の波形を重ね合わせた図を示している。より具体的には、当該２つの波形が、ビット線ＢＬの放電開始の時刻Ｔ０４およびＴ２４が横軸において同じ位置となるように重ね合わされている。図１０の例では、時刻Ｔ０１から時刻Ｔ０３までの時間は、時刻Ｔ２１から時刻Ｔ２３までの時間と同一とされている。時刻Ｔ０３から時刻Ｔ０４までの時間は、時刻Ｔ２３から時刻Ｔ２４までの時間に実質的に等しい。このように示された図１０では、横軸において放電開始時刻からの経過時間が示されており、縦軸において、第１センス動作および第２センス動作それぞれのビット線ＢＬの電圧が示されている。
図１０に示されるように、ビット線ＢＬの電圧の低下は、第２センス動作の場合の方が、第１センス動作の場合より速い。これは、選択メモリセルＭＣを流れるセル電流が、第２センス動作のように選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合の方が、第１センス動作のように選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合より大きいからである。さらに、当該低下の後に安定したビット線ＢＬの電圧は、第２センス動作の場合の方が、第１センス動作の場合より低い。これは、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合と低抵抗状態ＬＲＳにある場合とで、図７を参照して説明したように選択メモリセルＭＣのＩ－Ｖ特性が相違するためである。
図１０はさらに、ビット線ＢＬの放電開始から同一の時間が経過した時点での第１センス動作および第２センス動作それぞれのビット線ＢＬの電圧の差が経過時間に応じて変化する様子を一点鎖線で示している。次に説明する当該電圧の差の変化は、例えば、上述したようなビット線ＢＬの電圧の低下の相違に基づく。
放電開始の際には、第１センス動作および第２センス動作それぞれでのビット線ＢＬの電圧は等しく、これらの電圧には差が無い。
放電開始から時間Δｔ１だけ経過するまでは、経過時間が長くなるにつれて当該電圧の差が大きくなる。
続いて、時間Δｔ２だけ経過するまで、経過時間が長くなるにつれて当該電圧の差が小さくなる。放電開始から時間Δｔ１と時間Δｔ２との和の時間だけ経過した時点で、第２センス動作でのビット線ＢＬの電圧がちょうど安定する。
続いて、さらに時間Δｔ３だけ経過するまで、経過時間が長くなるにつれて当該電圧の差がさらに小さくなる。当該電圧の差は、第１センス動作でのビット線ＢＬの電圧の低下と同一の割合で減少していき、放電開始から時間Δｔ１と時間Δｔ２と時間Δｔ３との和の時間だけ経過する時点で安定する。これは、放電開始から時間Δｔ１と時間Δｔ２と時間Δｔ３との和の時間だけ経過した時点で、第１センス動作でのビット線ＢＬの電圧がちょうど安定することによる。図１０では、安定後の当該電圧の差が電圧差ＶＤ１ｘとして示されている。
第１センス動作では、放電開始の時刻Ｔ０４から時間Δｔｓが経過した時刻（図１０では時刻Ｔ０４ｓと示されている。）で、ビット線ＢＬの電圧がサンプリングされる。時間Δｔｓは、例えば、時間Δｔ１以上であり、時間Δｔ１と時間Δｔ２と時間Δｔ３との和の時間未満である。図１０では、時間Δｔｓが時間Δｔ１以上であるが時間Δｔ１と時間Δｔ２との和の時間未満である場合が示されている。当該サンプリングは、例えばシーケンサ１５による制御の下、センスアンプＳＡのスイッチＳＷ２がオン状態にされスイッチＳＷ３がオフ状態にされ、ゆえにビット線ＢＬの電圧が演算増幅回路ＡＭＰの非反転入力端子に印加されることにより実行される。本明細書では、第１センス動作によりサンプリングされる当該電圧を電圧Ｖｓｍｐｌと称する。また、本明細書では、このように電圧をサンプリングすることを、センスする、または、検知する、とも称する。
時刻Ｔ０４から時間Δｔｓが経過した時刻では、選択メモリセルＭＣにセル電流が流れており、ゆえに、ビット線ＢＬの電圧は安定していない。すなわち、ビット線ＢＬの電圧が変化している間に電圧Ｖｓｍｐｌのサンプリングが行われる。
第２センス動作では、放電開始の時刻Ｔ２４から時間Δｔｓが経過した時刻（図１０では時刻Ｔ２４ｓと示されている。）で、ビット線ＢＬの電圧がサンプリングされる。当該サンプリングは、例えばシーケンサ１５による制御の下、センスアンプＳＡのスイッチＳＷ２がオフ状態にされスイッチＳＷ３がオン状態にされ、ゆえにビット線ＢＬの電圧が演算増幅回路ＡＭＰの反転入力端子に印加されることにより実行される。本明細書では、第２センス動作によりサンプリングされる当該電圧を電圧Ｖｅｖａｌと称する。電圧Ｖｅｖａｌは、電圧Ｖｓｍｐｌより電圧差ＶＤ１だけ低い。電圧差ＶＤ１は電圧差ＶＤ１ｘより大きい。
時間Δｔｓが時間Δｔ１以上であるが時間Δｔ１と時間Δｔ２との和の時間未満である場合、時刻Ｔ２４から時間Δｔｓが経過した時刻では、選択メモリセルＭＣにセル電流が流れており、ゆえに、ビット線ＢＬの電圧は安定していない。すなわち、ビット線ＢＬの電圧が変化している間に電圧Ｖｅｖａｌのサンプリングが行われる。
演算増幅回路ＡＭＰが出力する信号ＳＡＤＯＵＴには、反転入力端子の電圧Ｖｅｖａｌに基づいて非反転入力端子の電圧Ｖｓｍｐｌが増幅された結果が反映され、信号ＳＡＤＯＵＴの電圧はハイ（Ｈ）レベルになる。
信号ＳＡＤＯＵＴの電圧がＨレベルであることは、選択メモリセルＭＣに記憶されるデータが、第１センス動作の開始の際と第２センス動作の際とで異なることを意味する。したがって、例えばシーケンサ１５は、信号ＳＡＤＯＵＴの電圧がＨレベルであることに基づいて、選択メモリセルＭＣに、第２センス動作の際に記憶されているデータ“０”とは異なるデータ“１”が第１センス動作の開始の際に記憶されていたと判定する。この結果、図９および図１０を参照して説明した読出し動作では、データ“１”が読み出される。一方、例えばシーケンサ１５は、当該判定に応じて、当該選択メモリセルＭＣに、第１センス動作の開始の際に記憶されていたデータ“１”を再度記憶させる第２書込み動作を実行する。
上記では、時間Δｔｓが、例えば、時間Δｔ１以上であり、時間Δｔ１と時間Δｔ２と時間Δｔ３との和の時間未満であるとして説明した。時間Δｔｓは、例えば、第１センス動作および第２センス動作それぞれでの、ビット線ＢＬの放電開始から時間Δｔｓ経過した時点におけるビット線ＢＬの電圧の差が電圧差ＶＤ１ｘより大きい限り、時間Δｔ１未満であってもよい。
上記では、選択メモリセルＭＣが第１センス動作の開始の際に高抵抗状態ＨＲＳにある場合について説明した。選択メモリセルＭＣが第１センス動作の開始の際に低抵抗状態ＬＲＳにある場合についても簡単に説明する。
この場合、第１センス動作でのビット線ＢＬの電圧の低下は、第２センス動作でのビット線ＢＬの電圧の低下と実質的に同じになる。この結果、第１センス動作によりサンプリングされる電圧Ｖｓｍｐｌは、電圧Ｖｅｖａｌと実質的に同じとなる。電圧Ｖｓｍｐｌが電圧Ｖｅｖａｌと実質的に同じでありオフセット電圧が考慮された結果、信号ＳＡＤＯＵＴの電圧はロー（Ｌ）レベルになる。例えばシーケンサ１５は、信号ＳＡＤＯＵＴの電圧がＬレベルであることに基づいて、選択メモリセルＭＣに、第２センス動作の際に記憶されているデータ“０”が第１センス動作の開始の際にも記憶されていたと判定する。この結果、データ“０”が読み出される。
上記では、第１書込み動作として、選択メモリセルＭＣを低抵抗状態ＬＲＳにするための制御が実行される場合について説明した。しかしながら、本実施形態はこれに限定されない。第１書込み動作として、選択メモリセルＭＣを高抵抗状態ＨＲＳにするための制御が実行される場合についても、本明細書で開示される技術は適用可能である。
［効果］
第１実施形態に係る記憶装置１は読出し動作において、選択メモリセルＭＣに第１センス動作、第１書込み動作、および第２センス動作を順次実行する。
記憶装置１は、第１センス動作および第２センス動作の各々において、選択メモリセルＭＣに対応するワード線ＷＬおよびビット線ＢＬに対して次の制御を行う。先ず、記憶装置１は、電圧ＶＢＬＰの印加によりビット線ＢＬの電圧を安定させた後にビット線ＢＬをフローティング状態にする。記憶装置１は、ビット線ＢＬをフローティング状態にしたままワード線ＷＬに電圧ＶＳＳを印加する。電圧ＶＳＳの印加によりワード線ＷＬの電圧が低下していく途中で、ビット線ＢＬおよびワード線ＷＬの電圧差が電圧ＶＳＢを超える。このように当該電圧差が電圧ＶＳＢに達すると、選択メモリセルＭＣ中のスイッチング素子Ｓがオフ状態からオン状態になって導通し、選択メモリセルＭＣを流れるセル電流が急激に増加する。セル電流は、ビット線ＢＬからワード線ＷＬとリードシンクＲＳのトランジスタＴｒ８とを介して流れ出る。これによりビット線ＢＬの電圧が低下する。このようにして、記憶装置１は、第１センス動作および第２センス動作の各々においてビット線ＢＬの電圧を低下させる。
このようなビット線ＢＬの電圧の低下では、ビット線ＢＬの電圧の低下の速さと、当該低下の後に安定するビット線ＢＬの電圧との各々が、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合と低抵抗状態ＬＲＳにある場合とで異なる。
記憶装置１は、第１センス動作において、ビット線ＢＬの放電開始の時刻Ｔ０４から、図１０を参照して説明した時間Δｔｓが経過した時刻Ｔ０４ｓで、ビット線ＢＬの電圧Ｖｓｍｐｌをサンプリングする。記憶装置１は、第２センス動作において、ビット線ＢＬの放電開始の時刻Ｔ２４から時間Δｔｓが経過した時刻Ｔ２４ｓで、ビット線ＢＬの電圧Ｖｅｖａｌをサンプリングする。このようにサンプリングが行われる時刻では、少なくとも、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、ビット線ＢＬの電圧が未だ変化し続けている。
例えば、第１センス動作の開始の際に選択メモリセルＭＣが高抵抗状態ＨＲＳにあり、第２センス動作の際に選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合について説明する。この場合、上述したようにサンプリングされた電圧Ｖｓｍｐｌと電圧Ｖｅｖａｌとの差は電圧差ＶＤ１である。一方、仮に、第１センス動作と第２センス動作の両方においてビット線ＢＬの電圧が上記低下の後に安定しているタイミングで当該電圧がサンプリングされる場合（以下、比較例の場合、と称する。）には、当該サンプリングされる電圧の差は電圧差ＶＤ１ｘである。図１０を参照して説明したように電圧差ＶＤ１は電圧差ＶＤ１ｘより大きい。記憶装置１は、電圧差ＶＤ１に基づいて、第１センス動作の開始の際に選択メモリセルＭＣに記憶されていたデータを判定する。
このように、記憶装置１は、比較例の場合と比べて、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合と低抵抗状態ＬＲＳにある場合とでのより大きなセンスマージンに基づいて、読出し動作を実行可能である。例えば放電後のビット線ＢＬの電圧に再現性ばらつきがある場合にも記憶装置１は正確に読出し動作を実行し得る。したがって、第１実施形態に係る記憶装置１によると、誤読出しの頻度が低減され得、正確な読出し動作の実行のための演算増幅回路ＡＭＰの設計が容易になり得る。
さらに、記憶装置１によれば、比較例の場合と比べて、第１センス動作および第２センス動作の各々において、ビット線ＢＬの電圧の放電の開始からビット線ＢＬの電圧のサンプリングまでの時間が短い。したがって、第１実施形態に係る記憶装置１によると、読出し動作の高速化が図られ得る。
さらに、第１実施形態に係る記憶装置１によると、次に説明する効果も奏され得る。
図１１は、第１実施形態に係る記憶装置１により奏され得るさらなる効果を説明するための図である。
図９の例の第１センス動作では、時刻Ｔ０４以降のビット線ＢＬの電圧が低下している間、セル電流が、ビット線ＢＬから選択メモリセルＭＣを介してワード線ＷＬに流れている。選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合、当該セル電流が、図５の例のＡ１の方向に流れる書込み電流として機能し得、したがって、ＭＴＪ素子が低抵抗状態ＬＲＳに、すなわち、選択メモリセルＭＣが低抵抗状態ＬＲＳにされ得る。これは、第１センス動作の途中で、選択メモリセルＭＣに記憶されているデータが反転し得ること（リードディスターブ）を意味する。一方、図９の例の第２センス動作では、このようなデータ反転は生じない。これは、第１書込み動作と第２センス動作とで、セル電流が選択メモリセルＭＣを同じ向きで流れるように制御されているからである。
図１１は、図１０において、第１センス動作でのビット線ＢＬの波形を、このようなデータ反転が早いタイミングで生じた場合の波形に置き換えたものである。
記憶装置１は、図１１に示されるように、第１センス動作および第２センス動作それぞれのビット線ＢＬの電圧の差がデータ反転により無くなってしまう前に電圧サンプリングを行い得る。
したがって、第１実施形態に係る記憶装置１は、第１センス動作においてこのようなデータ反転が生じる場合でも、第１センス動作の開始の際に選択メモリセルに記憶されていたデータを正確に読み出し得る。
［変形例］
記憶装置１が或る読出し動作を実行する他の動作例について説明する。上述した動作例および効果と相違する点を主に説明する。
図１２は、第１実施形態の変形例に係る記憶装置１が当該読出し動作を実行する際の、選択メモリセルＭＣに対応するビット線ＢＬおよびワード線ＷＬにそれぞれ印加される電圧の時間変化を示すタイミングチャートの一例を示す。
当該読出し動作においても、選択メモリセルＭＣに対して第１センス動作、第１書込み動作、第２センス動作が順次実行されて、第１センス動作の開始の際に当該選択メモリセルＭＣに記憶されているデータが第２センス動作後に判定される。当該判定結果に基づいて、第２書込み動作も実行され得る。
当該読出し動作の開始前の時刻Ｔ３０において、図９の時刻Ｔ００に関連して説明したのと同様の制御が、ビット線ＢＬおよびワード線ＷＬに対して行われている。
先ず、第１センス動作において実行される制御を説明する。
図９の第１センス動作についての時刻Ｔ０４までの説明において、時刻Ｔ０１を時刻Ｔ３１に、時刻Ｔ０２を時刻Ｔ３２に、時刻Ｔ０３を時刻Ｔ３３に、時刻Ｔ０４を時刻Ｔ３４に置き換えた説明が成り立つ。時刻Ｔ３４以降について説明する。図９の例と同様、選択メモリセルＭＣが第１センス動作の開始の際に高抵抗状態ＨＲＳにある場合について説明する。
時刻Ｔ３４に開始されたビット線ＢＬの電圧の低下が続いている間の時刻Ｔ３５において、ワード線ＷＬに電圧ＶＰＲＥが印加される。当該電圧ＶＰＲＥの印加は、リードシンクＲＳのトランジスタＴｒ８がオフ状態にされプリチャージ回路ＲＰＣのトランジスタＴｒ７がオン状態にされることにより実行される。
電圧ＶＰＲＥの印加によりワード線ＷＬの電圧が上昇していく途中で、ビット線ＢＬおよびワード線ＷＬの電圧差が電圧ＶｈｌｄＨを下回る。このように当該電圧差が電圧ＶｈｌｄＨに達すると、選択メモリセルＭＣ中のスイッチング素子Ｓがオン状態からオフ状態になって、選択メモリセルＭＣを流れるセル電流が急激に減少する。したがって、選択メモリセルＭＣにセル電流は流れず、ビット線ＢＬの電圧が保持される。
続く第１書込み動作については、図９の第１書込み動作についての説明において、時刻Ｔ１１を時刻Ｔ４１に、時刻Ｔ１２を時刻Ｔ４２に置き換えた説明が成り立つ。
続く第２センス動作において実行される制御を説明する。
図９の第２センス動作についての時刻Ｔ２４までの説明において、時刻Ｔ２１を時刻Ｔ５１に、時刻Ｔ２２を時刻Ｔ５２に、時刻Ｔ２３を時刻Ｔ５３に、時刻Ｔ２４を時刻Ｔ５４に置き換えた説明が成り立つ。時刻Ｔ５４以降について説明する。
時刻Ｔ５４に開始されたビット線ＢＬの電圧の低下が続いている間の時刻Ｔ５５において、時刻Ｔ３５に関連して説明したのと同様、ワード線ＷＬに電圧ＶＰＲＥが印加される。
電圧ＶＰＲＥの印加によりワード線ＷＬの電圧が上昇していく途中で、ビット線ＢＬおよびワード線ＷＬの電圧差が電圧ＶｈｌｄＬを下回る。このように当該電圧差が電圧ＶｈｌｄＬに達すると、選択メモリセルＭＣ中のスイッチング素子Ｓがオン状態からオフ状態になって、選択メモリセルＭＣを流れるセル電流が急激に減少する。したがって、選択メモリセルＭＣにセル電流は流れず、ビット線ＢＬの電圧が保持される。
図１３は、第１実施形態の変形例に係る記憶装置１のセンスアンプＳＡによる、第１センス動作および第２センス動作での電圧サンプリングのタイミングを説明するための図である。
図１３は、図１２に示した第１センス動作および第２センス動作それぞれでのビット線ＢＬの電圧の波形を重ね合わせた図を示している。より具体的には、当該２つの波形が、ビット線ＢＬの放電開始の時刻Ｔ３４およびＴ５４が横軸において同じ位置となるように重ね合わされている。図１３の例では、時刻Ｔ３１から時刻Ｔ３３までの時間は、時刻Ｔ５１から時刻Ｔ５３までの時間と同一とされている。時刻Ｔ３３から時刻Ｔ３４までの時間は、時刻Ｔ５３から時刻Ｔ５４までの時間に実質的に等しい。さらに、図１３の例では、時刻Ｔ３４から時刻Ｔ３５までの時間は、時刻Ｔ５４から時刻Ｔ５５までの時間と同一とされている。
図１３はさらに、図１０と同様、ビット線ＢＬの放電開始から同一の時間が経過した時点での第１センス動作および第２センス動作それぞれのビット線ＢＬの電圧の差が経過時間に応じて変化する様子を一点鎖線で示している。
当該電圧の差は、リードシンクＲＳのトランジスタＴｒ８がオン状態にされて（リードシンクＲＳがオン状態にされて）放電が開始してから、リードシンクＲＳのトランジスタＴｒ８がオフ状態にされる（リードシンクＲＳがオフ状態にされる）までは、図１０の例の場合に一致する。リードシンクＲＳがオフ状態にされプリチャージ回路ＲＰＣのトランジスタＴｒ７がオン状態にされることに応じて当該電圧の差が保持される。これは、第１センス動作および第２センス動作それぞれでのビット線ＢＬの電圧が保持されることによる。図１３では、保持後の当該電圧の差が電圧差ＶＤ２ｘとして示されている。
図１２の例の動作では、少なくとも第１センス動作で選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合、電圧差ＶＤ２ｘは、例えば、上述した比較例の場合の電圧差ＶＤ１ｘよりも大きい。これは、ビット線ＢＬの放電開始からリードシンクＲＳがオフ状態にされるまでの時間Δｔｈが、時間Δｔ１以上であるが時間Δｔ１と時間Δｔ２と時間Δｔ３との和の時間未満であることによる。
図１３では、第１センス動作において、図１０の例と同様、放電開始の時刻Ｔ３４から時間Δｔｓが経過した時刻（図１３では時刻Ｔ３４ｓと示されている。）で、ビット線ＢＬの電圧がサンプリングされることが示されている。また、第２センス動作においても、図１０の例と同様、放電開始の時刻Ｔ５４から時間Δｔｓが経過した時刻（図１３では時刻Ｔ５４ｓと示されている。）で、ビット線ＢＬの電圧がサンプリングされることが示されている。図１３では、時間Δｔｓが、図１０を参照して説明した時間Δｔｓについての範囲のうち、時間Δｔ１以上であるが時間Δｔ１と時間Δｔ２との和の時間未満である場合の例が示されている。上記で説明したリードシンクＲＳのオフ状態への変更は、第１センス動作および第２センス動作の各々について、当該サンプリング以降に行われる。図１２および図１３では、時間Δｔｈが、時間Δｔｓ以上であり時間Δｔ１と時間Δｔ２との和の時間未満である場合の例が示されている。このように第１センス動作および第２センス動作でそれぞれサンプリングされるビット線ＢＬの電圧の差は電圧差ＶＤ２である。電圧差ＶＤ２は、電圧差ＶＤ２ｘ以上であり、比較例の場合の電圧差ＶＤ１ｘより大きい。
上記では、時間Δｔｈが、時間Δｔｓ以上であり時間Δｔ１と時間Δｔ２との和の時間未満である場合について説明されたが、時間Δｔｈは、時間Δｔｓ以上である限り、これに限定されない。時間Δｔｈが、例えば、時間Δｔ１と時間Δｔ２との和の時間以上であり、時間Δｔ１と時間Δｔ２と時間Δｔ３との和の時間未満である場合、第２センス動作について、図１２の例の時刻Ｔ５５について説明したのとは異なり、リードシンクＲＳがオフ状態にされるタイミングにおいてビット線ＢＬの電圧は安定している。
上記では、時間Δｔｓが時間Δｔ１以上であるが時間Δｔ１と時間Δｔ２との和の時間未満である場合を例に挙げて説明した。本変形例で開示した技術は、時間Δｔｓが、図１０を参照して説明した条件を満たす限り適用可能である。例えば、時間Δｔｓが、時間Δｔ１と時間Δｔ２との和の時間以上であり、時間Δｔ１と時間Δｔ２と時間Δｔ３との和の時間未満である場合についても言及する。この場合も、第２センス動作について、図１２の例の時刻Ｔ５５について説明したのとは異なり、リードシンクＲＳがオフ状態にされるタイミングにおいてビット線ＢＬの電圧は安定している。
このように、ビット線ＢＬの電圧の低下中での当該電圧のサンプリングに続いて、当該電圧の安定を待つことなくリードシンクＲＳをオフ状態にしてよい。図１２および図１３の例では、第１センス動作と第２センス動作とでビット線ＢＬの放電開始からリードシンクＲＳがオフ状態にされるまでの時間を同一とした。しかしながら、ビット線ＢＬの放電開始からリードシンクＲＳがオフ状態にされるまでの時間が第１センス動作と第２センス動作とで異なっていてもよい。さらに、第１センス動作および第２センス動作の各々で、ビット線ＢＬの放電の開始から同じタイミングでリードシンクＲＳがオフ状態にされ、リードシンクＲＳがオフ状態にされて以降にビット線ＢＬの電圧のサンプリングが行われるようにしてもよい。
上述したように、第１実施形態の変形例では、例えば、少なくとも選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合にビット線ＢＬの電圧が低下途中のタイミングでリードシンクＲＳがオフ状態にされる。このようにリードシンクＲＳが早期にオフ状態にされることにより選択メモリセルＭＣに電流が流れる時間が短縮され、これによりメモリセルの劣化が抑制される。
第１実施形態の変形例に係る記憶装置１によると、リードシンクＲＳがオフした後にビット線ＢＬの電圧のサンプリングが行われたとしても、第１センス動作および第２センス動作でサンプリングされる電圧の差が大きくなることが期待されるが、ビット線ＢＬの放電が強制的に停止されるので、ビット線ＢＬの電圧の再現性ばらつきが生じ得る。しかしながら、第１実施形態の変形例に係る記憶装置１は、当該再現性ばらつきが生じる状況においてリードシンクＲＳがオフする前にサンプリングを行うことにより、当該再現性ばらつきを抑制してビット線ＢＬの電圧を正確にサンプリングし得る。
＜第２実施形態＞
以下、第２実施形態に係る記憶装置１ａについて説明する。
第２実施形態に係る記憶装置１ａの構成について、第１実施形態に係る記憶装置１の構成と相違する点を主に説明する。
図１４は、第２実施形態に係る記憶装置１ａの構成の一例を示すブロック図である。記憶装置１ａの構成の説明として、図１の説明において、メモリシステム３をメモリシステム３ａに、記憶装置１を記憶装置１ａに、シーケンサ１５をシーケンサ１５ａに置き換えた説明が成り立つ。
なお、記憶装置１ａについては、図２から図８までの説明において、記憶装置１を記憶装置１ａに、シーケンサ１５をシーケンサ１５ａに置き換えた説明が成り立つ。記憶装置１ａのメモリセルアレイＭＣＡの複数のメモリセルＭＣは各々、複数のグループのうちいずれかのグループに含まれるようにグループ分けがされている。
シーケンサ１５ａは、グループ判定回路１５２を含む。グループ判定回路１５２は、コマンド／アドレス入力回路１４からシーケンサ１５ａに転送されたアドレス情報に基づき、読出し動作の対象のメモリセルＭＣが複数のグループのうちどのグループに含まれるかを判定する。シーケンサ１５ａは、当該判定の結果に基づいて、読出し動作におけるタイミング制御を行う。
図１５は、第２実施形態に係る記憶装置１ａの各メモリセルＭＣへの電圧転送経路となり得る各種配線のレイアウトの一例を示す。
図１５の例では、ワード線ＷＬ０～ＷＬ（ｎ－１）は各々、或る配線層で第１方向Ｄ１に延び、これらのワード線ＷＬは、第２方向Ｄ２に沿って間隔を有しながら、ワード線ＷＬ０、ワード線ＷＬ１、・・・、ワード線ＷＬ（ｎ－１）の順で順次隣り合うように設けられている。図１５の例では、ビット線ＢＬ０～ＢＬ（ｍ－１）は各々、別の配線層で第２方向Ｄ２に延び、これらのビット線ＢＬは、第１方向Ｄ１に沿って間隔を有しながら、ビット線ＢＬ０、ビット線ＢＬ１、・・・、ビット線ＢＬ（ｍ－１）の順で順次隣り合うように設けられている。
図１５の例では、グローバルワード線ＧＷＬは、第２方向Ｄ２に延びるように設けられ、グローバルビット線ＧＢＬは、第１方向Ｄ１に延びるように設けられている。
グローバルワード線ＧＷＬのうち、リードシンクＲＳに接続される部分、および、ワード線ＷＬ０～ＷＬ（ｎ－１）それぞれにロウ転送スイッチ群ＲＴＳを介して電気的に接続される部分について、例えば次の関係が成り立つ。すなわち、リードシンクＲＳに接続される部分から各ワード線ＷＬに電気的に接続される部分までの距離は、ワード線ＷＬ０、ワード線ＷＬ１、・・・、ワード線ＷＬ（ｎ－１）の順に長くなる。
グローバルビット線ＧＢＬのうち、センスアンプＳＡに接続される部分、および、ビット線ＢＬ０～ＢＬ（ｍ－１）それぞれにカラム転送スイッチ群ＣＴＳを介して電気的に接続される部分について、例えば次の関係が成り立つ。すなわち、センスアンプＳＡに接続される部分から各ビット線ＢＬに電気的に接続される部分までの距離は、ビット線ＢＬ０、ビット線ＢＬ１、・・・、ビット線ＢＬ（ｍ－１）の順に長くなる。
このような各種配線の配置から、例えば、センスアンプＳＡから各メモリセルＭＣを経由してリードシンクＲＳに至るまでの経路について、次に説明する関係が成り立つ。図１５では、このような経路が二点鎖線で示されている。
ビット線ＢＬ０とワード線ＷＬ０との間に接続されるメモリセルＭＣ（図１５では符号ＭＣ（０，０）が付されている。）に係る当該経路より、ビット線ＢＬ０とワード線ＷＬ（ｎ－１）との間に接続されるメモリセルＭＣ（図１５では符号ＭＣ（ｎ－１，０）が付されている。）に係る当該経路が長い。より具体的には、メモリセルＭＣ（ｎ－１，０）に係る当該経路の方が、ビット線ＢＬ０のうちメモリセルＭＣ（０，０）およびＭＣ（ｎ－１，０）にそれぞれ接続される部分の間の経路と、グローバルワード線ＧＷＬのうちワード線ＷＬ０およびＷＬ（ｎ－１）にそれぞれ電気的に接続される部分の間の経路との分だけ長い。
さらに、メモリセルＭＣ（０，０）に係る当該経路より、ビット線ＢＬ（ｍ－１）とワード線ＷＬ０との間に接続されるメモリセルＭＣ（図１５では符号ＭＣ（０，ｍ－１）が付されている。）に係る当該経路が長い。より具体的には、メモリセルＭＣ（０，ｍ－１）に係る当該経路の方が、グローバルビット線ＧＢＬのうちビット線ＢＬ０およびＢＬ（ｍ－１）にそれぞれ電気的に接続される部分の間の経路と、ワード線ＷＬ０のうちメモリセルＭＣ（０，０）およびＭＣ（０，ｍ－１）にそれぞれ接続される部分の間の経路との分だけ長い。
このように、センスアンプＳＡから或るメモリセルＭＣを経由してリードシンクＲＳに至るまでの経路は、当該メモリセルＭＣに対応するワード線ＷＬがワード線ＷＬ０、ワード線ＷＬ１、・・・、ワード線ＷＬ（ｎ－１）であるにつれて長くなる。以下、ワード線ＷＬ０のように当該経路が短くなるワード線ＷＬほど“ｎｅａｒ”側にあり、ワード線ＷＬ（ｎ－１）のように当該経路が長くなるワード線ＷＬほど”ｆａｒ”側にあると称して説明を行う。
一方、当該経路は、当該メモリセルＭＣに対応するビット線ＢＬがビット線ＢＬ０、ビット線ＢＬ１、・・・、ビット線ＢＬ（ｍ－１）であるにつれて長くなる。以下、ビット線ＢＬ０のように当該経路が短くなるビット線ＢＬほど“ｎｅａｒ”側にあり、ビット線ＢＬ（ｍ－１）のように当該経路が長くなるビット線ＢＬほど“ｆａｒ”側にあると称して説明を行う。
図１６は、第２実施形態に係る記憶装置１が読出し動作において実行するタイミング制御のための、メモリセルＭＣのグループ分けを説明するための図である。以下に説明するグループ分けは一例に過ぎず、本実施形態に係るグループ分けはこれに限定されない。
先ず、ワード線ＷＬのグループ分けから説明する。
ワード線ＷＬ０～ＷＬ（ｎ－１）は各々、複数のワード線群ＷＬＧのいずれかに含まれる。当該ワード線群ＷＬＧは各々、例えば複数のワード線ＷＬにより構成される。１つのワード線群ＷＬＧを構成するワード線ＷＬの本数は、すべてのワード線群ＷＬＧの間で同一であってもよいし同一でなくてもよい。
整数ｐ（ｐは１以上８以下の整数）が小さいワード線群ＷＬＧｐほど、より“ｎｅａｒ”側のワード線ＷＬで構成され、整数ｐが大きいワード線群ＷＬＧｐほど、より“ｆａｒ”側のワード線ＷＬで構成されるように、グループ分けがされる。
次に、ビット線ＢＬのグループ分けの一例を説明する。
ビット線ＢＬ０～ＢＬ（ｍ－１）は各々、複数のビット線群ＢＬＧのいずれかに含まれる。当該ビット線群ＢＬＧは各々、例えば複数のビット線ＢＬにより構成される。１つのビット線群ＢＬＧを構成するビット線ＢＬの本数は、すべてのビット線群ＢＬＧの間で同一であってもよいし同一でなくてもよい。
整数ｑ（ｑは１以上８以下の整数）が小さいビット線群ＢＬＧｑほど、より“ｎｅａｒ”側のビット線ＢＬで構成され、整数ｑが大きいビット線群ＢＬＧｑほど、より“ｆａｒ”側のビット線ＢＬで構成されるように、グループ分けがされる。
次に、メモリセルＭＣのグループ分けを説明する。
或るメモリセルＭＣに対応するワード線ＷＬがワード線群ＷＬＧｔに含まれ、当該メモリセルＭＣに対応するビット線ＢＬがビット線群ＢＬＧｕに含まれるとき、当該メモリセルＭＣに（ｔ＋ｕ）の数値が割り当てられる。このような数値の割り当てが、ｔが１から８の整数の各々のケースについて、また、ｕが１から８の整数の各々のケースについて、行われている。図１６に、このように割り当てられた数値が示されている。
或るメモリセルＭＣにこのように割り当てられた数値が例えば６以下の場合、当該メモリセルＭＣは“Ｎｅａｒ”グループに含まれる。或るメモリセルＭＣにこのように割り当てられた数値が例えば７以上１１以下の場合、当該メモリセルＭＣは“Ｍｉｄ”グループに含まれる。或るメモリセルＭＣにこのように割り当てられた数値が例えば１２以上の場合、当該メモリセルＭＣは“Ｆａｒ”グループに含まれる。
以下、第２実施形態に係る記憶装置１ａの動作について、第１実施形態に係る記憶装置１の動作と相違する点を主に説明する。
図９および図１０を参照して行ったのと同等の説明が、“Ｎｅａｒ”グループの或るメモリセルＭＣが選択メモリセルＭＣである場合（以下、ケース“Ｎｅａｒ”とも称する。）と、“Ｆａｒ”グループの或るメモリセルＭＣが選択メモリセルＭＣである場合（以下、ケース“Ｆａｒ”とも称する。）とについて成り立つ。
図１７は、第２実施形態に係る記憶装置１ａのセンスアンプＳＡによる、第１センス動作および第２センス動作での電圧サンプリングのタイミングを説明するための図である。
図１７は、ケース“Ｎｅａｒ”における図１０と同等の図と、ケース“Ｆａｒ”における図１０と同等の図とを併せて示している。
ケース“Ｎｅａｒ”について、図１０の例の時間Δｔ１に相当する時間が時間Δｔ１ｎとして示され、同様に、時間Δｔ２に相当する時間が時間Δｔ２ｎとして示され、時間Δｔ３に相当する時間が時間Δｔ３ｎとして示されている。ケース“Ｆａｒ”について、図１０の例の時間Δｔ１に相当する時間が時間Δｔ１ｆとして示され、同様に、時間Δｔ２に相当する時間が時間Δｔ２ｆとして示され、時間Δｔ３に相当する時間が時間Δｔ３ｆとして示されている。
時間Δｔ１ｆは時間Δｔ１ｎより長く、時間Δｔ２ｆは時間Δｔ２ｎより長く、時間Δｔ３ｆは時間Δｔ３ｎより長い。これらは、ケース“Ｎｅａｒ”に比べてケース“Ｆａｒ”の方が、図１５を参照して説明したようにセンスアンプＳＡから選択メモリセルＭＣを経由してリードシンクＲＳに至るまでの経路が長く、ゆえに、ビット線ＢＬの放電に用いられる当該経路でのＲＣ遅延が大きいことによる。
ケース“Ｎｅａｒ”では、第１センス動作と第２センス動作のいずれにおいても、放電開始から、例えば、時間Δｔ１ｎが経過するが時間Δｔ１ｎと時間Δｔ２ｎと時間Δｔ３ｎとの和の時間は経過しない間に、ビット線ＢＬの電圧がサンプリングされる。ケース“Ｎｅａｒ”において、第１センス動作と第２センス動作とで、放電開始からビット線ＢＬの電圧のサンプリングが行われるまでの時間は同一である。
ケース“Ｆａｒ”では、第１センス動作と第２センス動作のいずれにおいても、放電開始から、例えば、時間Δｔ１ｆが経過するが時間Δｔ１ｆと時間Δｔ２ｆと時間Δｔ３ｆとの和の時間は経過しない間に、ビット線ＢＬの電圧がサンプリングされる。ケース“Ｆａｒ”において、第１センス動作と第２センス動作とで、放電開始からビット線ＢＬの電圧のサンプリングが行われるまでの時間は同一である。
ケース“Ｎｅａｒ”とケース“Ｆａｒ”とで、ビット線ＢＬの放電の開始からビット線ＢＬの電圧のサンプリングまでの時間が異なっていてもよい。ケース“Ｎｅａｒ”とケース“Ｆａｒ”とでビット線ＢＬの電圧のサンプリング時の第１センス動作および第２センス動作それぞれのビット線ＢＬの電圧の差を同程度とする場合、例えば、ケース“Ｎｅａｒ”に比べてケース“Ｆａｒ”の方が、ビット線ＢＬの放電開始からビット線ＢＬの電圧のサンプリングが行われるまでの時間が長い。
“Ｎｅａｒ”グループの複数または全てのメモリセルＭＣについて、例えば、これらのメモリセルＭＣのいずれが選択メモリセルＭＣである場合でも、このようなビット線ＢＬの放電の開始からビット線ＢＬの電圧のサンプリングまでの時間が実質的に同一である。“Ｆａｒ”グループの複数または全てのメモリセルＭＣについても、例えば、これらのメモリセルＭＣのいずれが選択メモリセルＭＣである場合でも、このようなビット線ＢＬの放電の開始からビット線ＢＬの電圧のサンプリングまでの時間が実質的に同一である。
このような、グループに応じたサンプリングタイミングの制御は、例えば、グループ判定回路１５２による当該選択メモリセルＭＣに係るグループの判定結果に基づきシーケンサ１５ａによる制御の下で行われる。
上記では、“Ｎｅａｒ”グループの或るメモリセルＭＣが選択メモリセルＭＣである場合と“Ｆａｒ”グループの或るメモリセルＭＣが選択メモリセルＭＣである場合とを例に挙げて説明を行った。図１６を参照して説明したようにメモリセルＭＣが複数のグループに分けられている場合、異なる任意の２つのグループのメモリセルＭＣについて、上記で説明したのと同様のタイミング制御が行われ得る。
第２実施形態に係る記憶装置１ａによれば、第１実施形態で説明した効果に加えて、次に説明する効果も奏され得る。
記憶装置１ａは、図９の例の読出し動作で用いられる、ビット線ＢＬの放電の開始からビット線ＢＬの電圧のサンプリングまでの時間を、例えば、選択メモリセルＭＣが含まれるグループ毎に、図１０を参照して説明したのと同様に設定可能である。各グループでは、当該グループのメモリセルＭＣが選択メモリセルである限り、例えば、上述したビット線ＢＬの放電の経路でのＲＣ遅延の差が比較的小さい。すなわち、記憶装置１ａは、グループ毎に、確実にセンスマージンがとれるようなビット線ＢＬの電圧のサンプリングのタイミングを設定する。このため、メモリセルアレイＭＣＡのどのメモリセルＭＣが選択メモリセルＭＣであるかにより当該ＲＣ遅延の差が大きくなり得る場合にも、記憶装置１ａは、確実に、より大きなセンスマージンに基づいて、上記読出し動作を実行可能である。
したがって、第２実施形態に係る記憶装置１ａによると、第１実施形態において説明したのと同様、誤読出しの頻度が低減され得、正確な読出し動作の実行のための演算増幅回路ＡＭＰの設計が容易になり得る。
＜他の実施形態＞
上述した自己参照読出し動作とも称される読出し動作の一例では、選択メモリセルに接続されるビット線の電圧が第１センス動作および第２センス動作の各々でセンスされ、センスされた２つの電圧が比較されて読出しデータが判定された。本明細書で開示された技術は他の読出し動作にも適用され得る。例えば、メモリセルが高抵抗状態にある場合の或る構成要素に係る或る物理量の値と、当該メモリセルが低抵抗状態にある場合の当該構成要素または別の構成要素に係る当該物理量の値とがセンスされ、当該２つの値の差に基づいてメモリセルに記憶されるデータが判定されるような読出し動作に対して、本明細書で開示された技術が適用され得る。当該物理量は例えば電圧であっても電流であってもよい。
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。
本明細書において、同一、一致、一定、および維持等の表記は、実施形態に記載の技術を実施する際に設計の範囲での誤差がある場合も含むことを意図して用いている。実質的に同一というように、これらの表記に実質的という用語を重ねて用いている場合についても同じである。また、或る電圧を印加または供給するとの表記は、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとの両方を含むことを意図して用いている。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ａ…記憶装置、１１…コア回路、１２…カラムデコーダ、１３…ロウデコーダ、１４…コマンド／アドレス入力回路、１５，１５ａ…シーケンサ、１５１…電圧生成回路、１５２…グループ判定回路、１６…入出力回路、２…メモリコントローラ、３，３ａ…メモリシステム、４…ホスト装置、ＭＣＡ…メモリセルアレイ、ＭＣ…メモリセル、ＭＴＪ…ＭＴＪ素子、ＳＬ，ＲＬ…強磁性体、ＴＢ…非磁性体、Ｓ…スイッチング素子、ＣＷＤ，ＲＷＤ…ライトドライバ、ＲＴＳ…ロウ転送スイッチ群、ＣＴＳ…カラム転送スイッチ群、ＣＰＣ，ＲＰＣ…プリチャージ回路、ＳＡ…センスアンプ、ＲＳ…リードシンク、ＧＢＬ…グローバルビット線、ＧＷＬ…グローバルワード線、ＢＬ…ビット線、ＷＬ…ワード線、ＲＴｒ，ＣＴｒ，Ｔｒ…トランジスタ、ＣＳ…電流源、ＳＷ…スイッチ、ＡＭＰ…演算増幅回路。

Claims (14)

  1. 第１抵抗変化素子と第１スイッチング素子とを含む第１メモリセルと、
    前記第１メモリセルに係る第１物理量の第１の値を検知する第１検知を実行し、前記第１メモリセルに第１データを記憶させるための第１書込みを実行し、前記第１書込みに続いて、前記第１メモリセルに係る前記第１物理量の第２の値を検知する第２検知を実行し、前記第１の値と前記第２の値とに基づき、前記第１メモリセルに係る第２データを読み出す、ように構成される制御回路と
    を備え、
    前記第１の値と前記第２の値との少なくとも一方が、前記第１メモリセルに係る前記第１物理量の変化中の値である、
    記憶装置。
  2. 前記第１メモリセルに係る前記第１物理量が変化している間に、前記第１の値と前記第２の値との少なくとも一方が検知される、請求項１に記載の記憶装置。
  3. 前記第２データは、前記第１検知の開始の際に前記第１メモリセルに記憶されていたデータである、請求項１に記載の記憶装置。
  4. 前記第１の値および前記第２の値は各々、前記第１物理量が第３の値から変化した値である、請求項１に記載の記憶装置。
  5. 前記第１検知における、前記第１物理量の変化の開始から前記第１の値の検知までの第１時間は、前記第２検知における、前記第１物理量の変化の開始から前記第２の値の検知までの第２時間に、実質的に等しい、請求項４に記載の記憶装置。
  6. 前記第１物理量は、前記第１メモリセルに接続される第１配線の電圧である、請求項１に記載の記憶装置。
  7. 前記制御回路はさらに、
    前記第１検知において、前記第１配線に第１電圧を印加した後に前記第１配線をフローティング状態にし、前記第１配線がフローティング状態にある間に、前記第１メモリセルに接続される第２配線に前記第１電圧より低い第２電圧を印加することにより前記第１配線の電圧を低下させ、
    前記第２検知において、前記第１配線に前記第１電圧を印加した後に前記第１配線をフローティング状態にし、前記第１配線がフローティング状態にある間に、前記第２配線に前記第２電圧を印加することにより前記第１配線の電圧を低下させる、
    ように構成され、
    前記第１の値および前記第２の値は各々、前記第１配線の電圧が前記第１電圧から低下された値であり、
    前記第１の値と前記第２の値との少なくとも一方が、前記第１配線の電圧の低下中の値である、
    請求項６に記載の記憶装置。
  8. 前記第１配線の電圧が低下中に、前記第１の値と前記第２の値との少なくとも一方が検知される、請求項７に記載の記憶装置。
  9. 前記第１検知における、前記第１配線の電圧の低下の開始から前記第１の値の検知までの第１時間は、前記第２検知における、前記第１配線の電圧の低下の開始から前記第２の値の検知までの第２時間に、実質的に等しい、
    請求項７に記載の記憶装置。
  10. 前記第１検知の開始の際に前記第１抵抗変化素子が低抵抗状態にある場合、前記第１抵抗変化素子が高抵抗状態にある場合より、前記第１検知における、前記低下の後に安定する前記第１配線の電圧が低い、請求項７に記載の記憶装置。
  11. 前記第１の値が、前記第１配線の電圧の低下中の値である場合、
    前記制御回路はさらに、前記第１検知において、前記第１配線の電圧の低下中に前記第２配線に前記第２電圧を印加しないようにする、ように構成され、
    前記第２の値が、前記第１配線の電圧の低下中の値である場合、
    前記制御回路はさらに、前記第２検知において、前記第１配線の電圧の低下中に前記第２配線に前記第２電圧を印加しないようにする、ように構成される、
    請求項７に記載の記憶装置。
  12. 第２抵抗変化素子と第２スイッチング素子とを含む第２メモリセルをさらに備え、
    前記制御回路はさらに、
    前記第２メモリセルに接続される第３配線に前記第１電圧を印加した後に前記第３配線をフローティング状態にし、前記第３配線がフローティング状態にある間に、前記第２メモリセルに接続される第４配線に前記第２電圧を印加することにより前記第３配線の電圧を低下させ、前記第３配線の電圧が前記第１電圧から低下された第３の値を検知する、第３検知を実行し、
    前記第２メモリセルに前記第１データを記憶させるための第２書込みを実行し、
    前記第２書込みに続いて、前記第３配線に前記第１電圧を印加した後に前記第３配線をフローティング状態にし、前記第３配線がフローティング状態にある間に、前記第４配線に前記第２電圧を印加することにより前記第３配線の電圧を低下させ、前記第３配線の電圧が前記第１電圧から低下された第４の値を検知する、第４検知を実行し、
    前記第３の値と前記第４の値とに基づき、前記第２メモリセルに係る第３データを読み出す、
    ように構成され、
    前記第３の値と前記第４の値との少なくとも一方が、前記第３配線の電圧の低下中の値であり、
    前記第１検知における、前記第１配線の電圧の低下の開始から前記第１の値の検知までの第１時間は、前記第２検知における、前記第１配線の電圧の低下の開始から前記第２の値の検知までの第２時間に、実質的に等しく、
    前記第３検知における、前記第３配線の電圧の低下の開始から前記第３の値の検知までの第３時間は、前記第４検知における、前記第３配線の電圧の低下の開始から前記第４の値の検知までの第４時間に、実質的に等しく、
    前記第１メモリセルは第１グループに含まれ、
    前記第２メモリセルが前記第１グループに含まれる場合、前記第１時間は前記第３時間に実質的に等しく、
    前記第２メモリセルが第２グループに含まれる場合、前記第１時間は前記第３時間と異なる、
    請求項７に記載の記憶装置。
  13. 前記第２メモリセルが前記第２グループに含まれる場合、前記第１時間は前記第３時間より長く、前記第１検知における前記第１配線の放電経路が、前記第３検知における前記第３配線の放電経路より長い、請求項１２に記載の記憶装置。
  14. 前記第１抵抗変化素子は、磁気トンネル接合素子である、請求項１に記載の記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8923041B2 (en) 2012-04-11 2014-12-30 Everspin Technologies, Inc. Self-referenced sense amplifier for spin torque MRAM
JP2018156697A (ja) 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
JP2018156556A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 計算機システム及びメモリデバイス
JP2018160294A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 メモリデバイス
US10020041B1 (en) 2017-05-23 2018-07-10 Everspin Technologies, Inc. Self-referenced sense amplifier with precharge
JP2021047950A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 記憶装置
KR20210058568A (ko) * 2019-11-14 2021-05-24 삼성전자주식회사 비트라인 전압을 제어하는 저항성 메모리 장치
US11355170B1 (en) * 2020-12-16 2022-06-07 Micron Technology, Inc. Reconfigurable processing-in-memory logic

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