CN115831179A - 半导体存储装置 - Google Patents

Abstract

总体上，根据一个实施方式，一种存储装置包括第一存储单元和控制电路。第一存储单元包括第一电阻变化元件和第一开关元件。控制电路构成为执行检测与所述第一存储单元相关的第一物理量的第一值的第一检测，执行用于在所述第一存储单元中存储第一数据的第一写入，在所述第一写入之后执行检测与所述第一存储单元相关的所述第一物理量的第二值的第二检测，并基于所述第一值和所述第二值来读取与所述第一存储单元相关的第二数据。所述第一值和所述第二值中的至少一个是与所述第一存储单元相关的所述第一物理量的变化期间的值。

Description

半导体存储装置

相关申请的交叉引用

本申请基于2021年9月17日提交的日本专利申请No.2021-152414和2022年3月10日提交的美国专利申请No.17/691198，并要求享受其优先权，故以引用方式将其全部内容并入本文。

技术领域

概括地说，本文描述的实施方式涉及存储装置。

背景技术

已知具有磁性元件的存储装置。

发明内容

总体上，根据一个实施方式，一种存储装置包括第一存储单元和控制电路。

第一存储单元包括第一电阻变化元件和第一开关元件。控制电路构成为执行检测与所述第一存储单元相关的第一物理量的第一值的第一检测，执行用于在所述第一存储单元中存储第一数据的第一写入，在所述第一写入之后执行检测与所述第一存储单元相关的所述第一物理量的第二值的第二检测，并基于所述第一值和所述第二值来读取与所述第一存储单元相关的第二数据。所述第一值和所述第二值中的至少一个是与所述第一存储单元相关的所述第一物理量的变化期间的值。

附图说明

图1是示出根据第一实施方式的存储装置的结构示例的框图；

图2是示出根据第一实施方式的存储装置的核心电路的结构示例的框图；

图3是示出根据第一实施方式的存储装置的存储单元阵列的电路结构的例子的图；

图4是示出根据第一实施方式的存储装置的存储单元阵列的结构的一部分的例子的图；

图5是示出根据第一实施方式的存储装置的某个存储单元的结构示例的截面图；

图6是示出用于表示存储单元的开关元件的电流-电压(I-V)特性的图表的例子的图；

图7是示出用于表示存储单元的I-V特性的图表的例子的图；

图8是示出根据第一实施方式的存储装置的某个写入驱动器、某个预充电电路、读出放大器、其它写入驱动器、其它预充电电路以及读接收器的电路结构的例子的图；

图9是示出在根据第一实施方式的存储装置执行某种读动作时，对与选择存储单元相对应的位线和字线分别施加的电压的时间变化的时序图的例子的图；

图10是用于说明根据第一实施方式的存储装置的读出放大器的第一读出动作和第二读出动作中的电压采样的时序的图；

图11是用于说明根据第一实施方式的存储装置能够获得的进一步的有利效果的图；

图12是示出在根据第一实施方式的变形例的存储装置执行某种读动作时，对与选择存储单元相对应的位线和字线分别施加的电压的时间变化的时序图的例子的图；

图13是用于说明根据第一实施方式的变形例的存储装置的读出放大器的第一读出动作和第二读出动作中的电压采样的时序的图；

图14是示出根据第二实施方式的存储装置的结构示例的框图；

图15是示出能够作为根据第二实施方式的存储装置的各存储单元的电压传输路径的各种配线的布局示例的图；

图16是用于说明根据第二实施方式的存储装置在读动作时执行的时序控制的存储单元的分组的图；以及

图17是用于说明根据第二实施方式的存储装置的读出放大器的第一读出动作和第二读出动作中的电压采样的时序的图。

具体实施方式

在下文中，将参照附图描述各实施方式。在以下描述中，具有相同功能和配置的组件使用相同的附图标记来表示。当区分具有共同附图标记的多个组件时，共同附图标记加上后缀以进行区分。在多个部件不需要进行特别区分的情况下，仅对多个部件附加共同的附图标记，并且不附加后缀。

每个功能块可以通过硬件和软件中的任何一种或两者的组合来实现。此外，如下所述，区分功能块不是必需的。例如，一些功能可以由与示例性功能块不同的功能块执行。此外，可以将示例性功能块划分为更精细的功能子块。此外，以下描述中的功能块和组件的名称只是为了方便起见，其并不限制功能块和组件的配置和动作。

<第一实施方式>

在下文中，将描述根据第一实施方式的存储装置1。

[结构示例]

(1)存储装置

图1是示出根据第一实施方式的存储装置1的结构示例的框图。

根据第一实施方式的存储装置1可以以非易失方式存储数据。具体地说，存储装置1例如是垂直磁化型磁存储装置(MRAM：磁随机存取存储器)，其使用利用基于磁隧道结(MTJ)的隧道磁阻(TMR)效应的电阻变化元件作为存储元件。TMR效应是例如通过施加磁场或电流改变铁磁体的磁化方向，从而当隧穿电流流动时元件的电阻发生改变的现象。

在图1中，除了存储装置1之外，还示出了存储器控制器2和主机装置4。存储装置1和存储器控制器2构成存储系统3。

存储器控制器2从诸如个人计算机之类的主机装置(外部设备)4接收主机命令，并基于主机命令来控制存储装置1。在该控制下，执行诸如将数据存储在存储装置1中的动作(以下称为写动作)和从存储装置1读取数据的动作(以下称为读动作)之类的各种动作。

下面说明与控制相关的在存储器控制器2和存储装置1之间传输的信号。

存储器控制器2通过存储器总线连接到存储装置1。存储器总线例如传送数据信号DQ和外部控制信号CNT。数据信号DQ包括写数据或读数据。外部控制信号CNT包括例如命令和地址信息。

接下来，将描述存储装置1的结构的细节。

存储装置1包括核心电路11、列解码器12、行解码器13、命令/地址输入电路14、定序器15和输入输出电路16。

核心电路11包括与字线和位线相关联的多个非易失性存储单元。字线包括全局字线和局部字线。位线包括全局位线和局部位线。以下，将局部字线简称为字线。类似地，局部位线简称为位线。在写动作中，写入数据存储在核心电路11中的存储单元中。在读动作中，从核心电路11中的存储单元中读取所读取的数据。

命令/地址输入电路14接收从存储器控制器2发送的外部控制信号CNT，并将外部控制信号CNT中的命令和地址信息传送到定序器15。

定序器15基于传送的命令和地址信息来控制存储装置1。例如，定序器15控制核心电路11、列解码器12、行解码器13、输入输出电路16等等，以执行诸如写动作和读动作之类的各种动作。

定序器15包括电压生成电路151。电压生成电路151产生用于写动作、读动作等等的各种电压。定序器15将电压生成电路151产生的电压提供给核心电路11。

输入输出电路16接收从存储器控制器2发送的数据信号DQ中的写入数据，并将写入数据传送到核心电路11。输入输出电路16还接收从核心电路11读取的读取数据，并暂时保持读取的数据。输入输出电路16将读取的数据传送到存储器控制器2。

列解码器12从定序器15接收地址信息。列解码器12基于地址信息生成与位线的选择有关的信号，并将该信号传送到核心电路11。

行解码器13从定序器15接收地址信息。行解码器13基于地址信息生成与字线的选择有关的信号，并将该信号传送到核心电路11。

(2)核心电路

图2是示出根据第一实施方式的存储装置1的核心电路11的结构示例的框图。

核心电路11包括存储单元阵列MCA、列转送开关组CTS、写驱动器CWD、预充电电路CPC、读出放大器SA、行转送开关组RTS、写驱动器RWD、预充电电路RPC和读接收器(readsink)RS。

存储单元阵列MCA包括上面描述的多个存储单元。

写驱动器CWD、预充电电路CPC、读出放大器SA和列转送开关组CTS连接到全局位线GBL。列转送开关组CTS通过多条位线连接到存储单元阵列MCA中的多个存储单元。一个存储单元连接到一个位线。

例如，列转送开关组CTS从列解码器12接收与位线的选择相关的信号，并且基于该信号将连接到作为由存储装置1执行的动作的对象的存储单元的位线和全局位线GBL电连接。

写驱动器CWD在写动作期间，控制流过全局位线GBL的电流。电流流过作为写动作对象的存储单元。因此，由输入输出电路16接收并传送到核心电路11的写入数据，可以写入到写入对象存储单元。

例如，在读动作期间，预充电电路CPC将从定序器15提供的特定电压施加到全局位线GBL。例如，该电压传送到连接到作为读动作的对象的存储单元的位线BL。

读出放大器SA例如在读动作期间，将基于从定序器15提供的特定电压的电压施加到全局位线GBL。例如，将该电压发送到连接到作为读动作的对象的存储单元的位线BL。此外，读出放大器SA在读动作期间，经由全局位线GBL检测与作为读动作的对象的存储单元有关的电压。因此，读出放大器SA读取存储在存储单元中的数据，并将所读取的数据传送到输入输出电路16。

写驱动器RWD、预充电电路RPC、读接收器RS和行转送开关组RTS连接到全局字线GWL。行转送开关组RTS经由多条字线，连接到存储单元阵列MCA中的多个存储单元。一个存储单元连接到一个字线。

例如，行转送开关组RTS从行解码器13接收与字线的选择相关的信号，并基于该信号，将连接到作为由存储装置1执行的动作的对象的存储单元的字线与全局字线GWL进行电连接。

写驱动器RWD在写动作期间，控制流过全局字线GWL的电流。电流流过作为写动作对象的存储单元。

例如，在读动作期间，预充电电路RPC将从定序器15提供的特定电压施加到全局字线GWL。例如，将该电压传送到连接到作为读动作对象的存储单元的字线WL。

读接收器RS在读动作期间，经由全局字线GWL，将连接到作为读动作对象的存储单元的字线的电位固定为例如地电位。

(3)存储单元阵列

图3示出了根据第一实施方式的存储装置1的存储单元阵列MCA的电路结构的例子。在图3中，除了存储单元阵列MCA的电路结构之外，还示出了列转送开关组CTS和行转送开关组RTS的电路结构的例子。

首先，将描述列转送开关组CTS和行转送开关组RTS的电路结构。

列转送开关组CTS包括晶体管CTr0、CTr1、...、和CTr(m-1)(m是1以上的整数)。这些晶体管中的每一个晶体管例如是诸如n沟道金属氧化物半导体(MOS)晶体管的场效应晶体管(FET)。除非另外说明，否则这同样适用于本说明书中称为晶体管的构成要素。

晶体管CTr0的第一端连接到全局位线GBL，晶体管CTr0的第二端连接到位线BL0。晶体管CTr1的第一端也连接到全局位线GBL，晶体管CTr1的第二端连接到位线BL1。下文同理，最后晶体管CTr(m-1)的第一端也连接到全局位线GBL，晶体管CTr(m-1)的第二端连接到位线BL(m-1)。用此方式，晶体管CTr0至CTr(m-1)的第一端共同连接到全局位线GBL，晶体管CTr0至CTr(m-1)的第二端以一对一的关系分别连接到位线BL0至BL(m-1)。

例如，基于与位线的选择相关的信号的电压施加到晶体管CTr0至CTr(m-1)的控制栅极(以下，也称为栅极或控制端)。因此，与作为存储装置1执行的动作对象的存储单元连接的位线BL和全局位线GBL电连接。

行转送开关组RTS包括晶体管RTr0、RTr1、...、和RTr(n-1)(n是1以上的整数)。

晶体管RTr0的第一端连接到全局字线GWL，晶体管RTr0的第二端连接到字线WL0。晶体管RTr1的第一端也连接到全局字线GWL，晶体管RTr1的第二端连接到字线WL1。下文同理，最后，晶体管RTr(n-1)的第一端也连接到全局字线GWL，晶体管RTr(n-1)的第二端连接到字线WL(n-1)。用此方式，晶体管RTr0至RTr(n-1)的第一端共同连接到全局字线GWL，晶体管RTr0至RTr(n-1)的第二端以一对一的关系分别连接到字线WL0至WL(n-1)。

例如，基于与字线的选择相关的信号的电压施加到晶体管RTr0至RTr(n-1)的栅极。因此，与作为存储装置1执行的动作对象的存储单元连接的字线WL和全局字线GWL电连接。

接下来，将描述存储单元阵列MCA的电路结构。

存储单元阵列MCA包括多个存储单元MC。这些存储单元MC的连接关系如下所述。即，对于位线BL0至BL(m-1)中的单个位线BL和字线WL0至WL(n-1)中的单个字线WL的每个组合，将单个存储单元MC连接在位线BL和字线WL之间。应当注意，在下文中，连接到某个存储单元MC的字线WL和位线BL也分别称为对应于存储单元MC的字线WL和位线BL。

图4示出了根据第一实施方式的存储装置1的存储单元阵列MCA的一部分结构的例子。

在某个配线(或布线)层中设置多条字线WL。每条字线WL沿第一方向D1延伸。将多条字线WL顺序地设置为沿着第二方向D2具有间隔而彼此相邻。第二方向D2与第一方向D1相交，并且例如与第一方向D1正交。

将多条位线BL设置在另一个配线层中。每条位线BL例如在第二方向D2上延伸。例如，将多条位线BL顺序地设置为沿着第一方向D1以间隔彼此相邻。

对于单个字线WL和单个位线BL的每种组合，在字线WL和位线BL之间设置连接到字线WL和位线BL的单个存储单元MC。

存储单元MC包括沿第三方向D3堆叠的MTJ元件(在附图中，给出了附图标记MTJ)和开关元件S。例如，第三方向D3与第一方向D1和第二方向D2相交，并且例如与第一方向和第二方向正交。MTJ元件例如连接到字线WL，开关元件S例如连接到位线BL。

虽然图4示出了存储单元阵列MCA的一部分结构的例子，但可以在上层上设置其中设置有字线WL的配线层或其中设置有位线BL的配线层。图4示出了关于存储单元MC所包含的MTJ元件和开关元件S，将MTJ元件设置在字线WL侧，开关元件S设置在位线BL侧的例子。但本实施方式并不限于上述内容。MTJ元件可以设置在位线BL侧，开关元件S可以设置在字线WL侧。

(4)存储单元

在下文中，将描述根据第一实施方式的存储装置1的特定存储单元的结构。在下文中，将描述单个存储单元MC作为示例，但对于其它存储单元MC中的每一个都适用相同的描述。

图5是示出根据第一实施方式的存储装置1的某个存储单元MC的结构的例子的截面图。

如已经参考图4所描述的，存储单元MC包括作为电阻变化元件的MTJ元件和开关元件S。例如，开关元件S的第一端连接到位线BL，开关元件S的第二端连接到MTJ元件的第一端，而MTJ元件的第二端连接到字线WL。

开关元件S例如是两个端子之间的开关元件。当施加在两个端子之间的电压小于阈值时，开关元件处于关闭状态，例如，高阻抗状态。当施加在两个端子之间的电压等于或大于阈值时，开关元件处于开启状态，例如，低阻抗状态。无论电压的极性如何，开关元件都可以具有该功能。

作为本实施方式的开关元件，作为示例，将描述具有在特定电压下电阻值急剧减小，并且因此施加的电压急剧减小并且电流增加(回跳，snap back)的特性的开关元件。应当注意，根据存储单元的特性适当地选择和使用用于具有这种特性的开关元件的材料。稍后将描述其动作。

MTJ元件包括铁磁体(铁磁层)SL、非磁体(非磁层)TB和铁磁体(铁磁层)RL。铁磁体SL、非磁体TB和铁磁体RL这三层从MTJ元件的第一端侧朝向第二端侧，按例如铁磁体SL，非磁体TB以及铁磁体RL的顺序堆叠。

非磁铁TB起到例如隧穿势垒层(Tunnel Barrier Layer)的作用。也就是说，铁磁体SL、非磁体TB和铁磁体RL形成磁隧道结。铁磁体RL在某个方向上具有固定的磁化强度并且例如用作参考层(Reference Layer)。这里，“固定磁化”意味着磁化方向不会因能够改变铁磁体SL的磁化方向的大小的电流(自旋转矩：spin torque)而改变。铁磁体SL是具有可变磁化方向的铁磁层，并且用作存储层。在此，“可变磁化”意味着磁化方向根据能够切换铁磁体SL的磁化方向的大小的电流(自旋转矩)而变化。

铁磁体SL、非磁体TB和铁磁体RL的集合呈现出TMR效应。TMR效应是指这样一种现象，其中包括夹着绝缘体的两个铁磁体的结构根据两个铁磁体的磁化方向是平行还是反平行而呈现出不同的电阻值。当两个铁磁体的磁化方向平行时，该结构呈现的电阻值低于两个铁磁体的磁化方向反平行时的电阻值。

在铁磁体RL的磁化方向和铁磁体SL的磁化方向平行的情况下，MTJ元件的电阻值低于两个磁化方向为反平行的情况。即，将MTJ元件设定为低阻抗状态LRS。低阻抗状态LRS也称为“平行(P)状态”。例如，定义数据“0”存储在包括处于低阻抗状态LRS的MTJ元件的存储单元MC中。

在铁磁体RL的磁化方向和铁磁体SL的磁化方向为反平行的情况下，MTJ元件的电阻值高于两个磁化方向为平行的情况。即，将MTJ元件设定为高阻抗状态HRS。高阻抗状态HRS也称为“反平行(AP)状态”。例如，定义数据“1”存储在包括处于高阻抗状态HRS的MTJ元件的存储单元MC中。

在以下的说明中，为了说明简洁起见，假设在MTJ元件处于低阻抗状态LRS时，包含MTJ元件的存储单元MC也处于低阻抗状态LRS，当MTJ元件处于高阻抗状态HRS时，包含MTJ元件的存储单元MC也处于高阻抗状态HRS。

图5中所示的MTJ元件仅仅只是示例，并且MTJ元件可以包括除了上述那些之外的其它层。另外，图5所示的MTJ元件与开关元件S的连接关系也仅仅只是示例，并且本实施方式不限于此。例如，MTJ元件的铁磁体SL、非磁体TB、铁磁体RL的堆叠顺序可以与上面描述的顺序相反。此外，连接在位线BL和字线WL之间的开关元件S和MTJ元件的顺序可以与上面描述的顺序相反。

接下来，将进一步描述铁磁体SL、非磁体TB和铁磁体RL。例如，非磁性体TB呈现出绝缘性并且包括非磁性材料。例如，非磁性体TB包括氧和镁或氧化镁(MgO)。

铁磁体SL具有导电性并且包括铁磁材料。例如，铁磁体SL包括铁钴硼(FeCoB)或硼化铁(FeB)。

铁磁体RL具有导电性并且包括铁磁材料，该铁磁材料具有沿垂直于铁磁体RL和其他层之间的界面的方向的易磁化轴。例如，铁磁体RL包括铁钴硼(FeCoB)作为具有垂直磁化的铁磁体。铁磁体RL可以包括钴铂(CoPt)、钴镍(CoNi)和钴钯(CoPd)中的至少一种。

铁磁体RL的磁化方向是固定的，朝向铁磁体SL侧的方向或相反方向(在图5的例子中，朝向铁磁体SL侧的相反侧)。

铁磁体SL的磁化方向可以沿着易磁化轴切换，通过切换铁磁体SL的磁化方向，将数据写入存储单元MC。为此，可以将自旋注入写入方法应用于存储装置1。在自旋注入写入方法中，将写入电流施加到MTJ元件，并且铁磁体SL的磁化方向由写入电源进行控制。也就是说，使用由写入电流产生的自旋转移矩(STT)效应。

当沿图5所示的箭头A1的方向即从铁磁体SL朝向铁磁体RL的方向来向MTJ元件施加写入电流时，铁磁体SL的磁化方向变得与铁磁体RL的磁化方向平行。当沿图5所示的箭头A2的方向即从铁磁体RL向铁磁体SL的方向来向MTJ元件施加写入电流时，铁磁体SL的磁化方向变得与铁磁体RL的磁化方向反平行。

图6示出了用于表示存储单元MC的开关元件S的电流-电压(I-V)特性的图表的例子。该图表的横轴表示施加于开关元件S的电压VS。该图表的纵轴表示流过开关元件S的电流IS。将沿某个方向流动的电流IS定义为正电流，将施加到开关元件S上以使电流IS沿该方向流动的电压定义为正电压。

例如，将描述改变施加到存储单元MC的电压，使得电压VS从零伏(V)逐渐增加的情况。

电流IS持续增加直到电压VS达到电压V1为止。当电压VS达到电压V1时，开关元件S从关闭状态变为开启状态，MTJ元件的电阻大小在整个存储单元MC的电阻中占主导地位。因此，施加于开关元件S的电压的大小减小，例如电压VS从电压V1转变为正电压V2。另一方面，当开关元件变为开启状态时，电流IS急剧增加。此时的电压VS和电流IS也可以看作是在图6的曲线图中遵循负电阻区域。例如，读出放大器SA不检测急剧增加前的电流IS，但可以检测急剧增加后的电流IS。

随后，在改变施加到存储单元MC的电压以降低电压VS的情况下，当电压VS达到电压V2时，开关元件S从开启状态变为关闭状态，并且电流IS急剧下降。例如，读出放大器SA不会检测急剧下降后的电流IS。

如图6中的图表所示，当施加到开关元件S的电压VS的正负反转时，电流IS的正负反转。也就是说，开关元件S具有在两个方向(正方向和负方向)上彼此对称的I-V特性。

图7是示出用于表示存储单元MC的I-V特性的图表的例子。该图表的横轴表示具有施加到存储单元MC的电压的大小(对应的位线BL和字线WL之间的电位差)的电压VMC。该图表的纵轴表示电流IMC，其以对数标度表示流过存储单元MC的单元电流的大小。图7的图表中虚线表示的部分，表示实际上没有出现的虚拟特征。

首先，以下的说明适用于存储单元MC处于高阻抗状态HRS的情况和存储单元MC处于低阻抗状态LRS的情况。

当电压VMC逐渐增加时，电流IMC持续增加直到电压VMC达到电压VSB(图7中所示的(a)的区域)。当电压VMC进一步升高时，该曲线的函数在电压VMC为电压VSB这一点上具有不连续性。也就是说，当电压VMC达到电压VSB时，电流IMC急剧增加。在电流IMC如此急剧上升后，电流IMC随着电压VMC的大小变化而连续变化，电压VMC越大，电流IMC越大(图7中所示的(b)区域)。例如，读出放大器SA不检测急剧增加前的电流IMC，但可以检测急剧增加后的电流IMC。

接着，对存储单元MC处于高阻抗状态HRS的情况和存储单元MC处于低阻抗状态LRS的情况进行比较说明。

在上述的电流IMC急剧增加之前，当存储单元MC处于低阻抗状态LRS和存储单元MC处于高阻抗状态HRS时，电流IMC基本相同。这是因为下面描述的原因。

上述的电流IMC的急剧增加是由于存储单元MC中的开关元件S从关闭状态转变为开启状态，从而变为导通而产生的。在电流IMC急剧增加之前，开关元件S处于关闭状态，因此开关元件S的电阻远大于MTJ元件的电阻。因此，在电流IMC急剧增加之前，开关元件S的电阻大小在整个存储单元MC的电阻中占主导地位，在存储单元MC处于低阻抗状态LRS的情况和存储单元MC处于高阻抗状态HRS的情况下，存储单元MC的电阻基本上相同。

另一方面，在上述的电流IMC急剧增加后，与MTJ元件处于高阻抗状态HRS时相比，在MTJ元件处于低阻抗状态LRS时，向存储单元MC施加特定电压时的电流IMC更大。这是因为当开关元件S处于开启状态时，MTJ元件的电阻大小在整个存储单元MC的电阻中占主导地位。

将描述在电流IMC急剧增加之后电压VMC降低的情况。当电压VMC降低时，曲线的函数在电压VMC为特定电压的点上具有不连续性，如下所述。

当存储单元MC处于低阻抗状态LRS时，电流IMC在电压VMC达到电压VhldL时急剧减小。另一方面，当存储单元MC处于高阻抗状态HRS时，电流IMC在电压VMC达到电压VhldH时急剧减小。电压VhldL和VhldH均小于电压VSB。电压VhldH大于电压VhldL。在电流IMC如此急剧下降之后，电流IMC根据在上述电流IMC急剧增加之前电流IMC所基于的I-V特性而变化(图7所示的(a)区域)。这意味着开关元件S已经从开启状态变为关闭状态。例如，读出放大器SA不会检测该急剧下降后的电流IMC。

(5)与向存储单元施加电压相关的电路

图8示出了根据第一实施方式的存储装置1的写驱动器CWD、预充电电路CPC、读出放大器SA、写驱动器RWD、预充电电路RPC和读接收器RS中的每一个的电路结构的例子。以下描述的电路结构仅仅是示例，并且可以使用实现等效功能的其它电路结构。在以下描述中，作为读动作或写动作的对象的特定存储单元MC也称为选择存储单元MC。

写驱动器CWD例如包括电流源CS1、晶体管Tr1和晶体管Tr2。晶体管Tr1例如是p沟道MOS晶体管。

电流源CS1的输入端被施加电压VHH，电流源CS1的输出端连接到晶体管Tr1的第一端。电压VHH例如由外部电源来提供。

晶体管Tr1的第二端连接到全局位线GBL。控制信号S1输入到晶体管Tr1的栅极。控制信号S1由例如定序器15提供。这同样适用于在以下描述中被描述为输入到特定晶体管Tr的栅极的其它控制信号。

晶体管Tr2的第一端连接到全局位线GBL，晶体管Tr2的第二端例如接地。控制信号S2输入到晶体管Tr2的栅极。在本说明书中描述为接地的每个部件不必接地，并且例如，如果每个部件在存储装置1中使用的几个基准电位中处于低基准电位，则这就足够了。

预充电电路CPC包括例如晶体管Tr3。晶体管Tr3的第一端被施加电压VPRE，晶体管Tr3的第二端连接到全局位线GBL。控制信号S3输入到晶体管Tr3的栅极。电压VPRE由例如外部电源或电压生成电路151提供。

读出放大器SA包括例如晶体管Tr4、开关SW1、SW2和SW3以及运算放大电路AMP。

例如，晶体管Tr4的第一端被施加电压VHH，晶体管Tr4的第二端连接到开关SW1的第一端。晶体管Tr4的栅极被施加电压VCLMP。例如，电压VHH由外部电源来提供，电压VCLMP由电压生成电路151提供。例如，通过电压VHH和电压VCLMP来确定在读动作中施加到与选择存储单元MC相对应的位线BL的电压。

开关SW1的第二端连接到全局位线GBL。开关SW1例如为两端间的开关元件，在开关SW1为开启状态时，可以在第一端与第二端之间传递电压。例如，开关SW1是诸如n沟道MOS晶体管之类的场效应晶体管。在本说明书中，将假定开关SW1是n沟道MOS晶体管来进行描述。除非另外说明，否则这同样适用于其它开关SW。

开关SW1的控制栅极(以下也称为栅极或控制端)输入特定的控制信号。例如，控制信号由定序器15提供。这同样适用于在以下描述中被描述为输入到某个开关SW的栅极的其它控制信号。

开关SW2的第一端连接到全局位线GBL，而开关SW2的第二端连接到运算放大电路AMP的非反相输入端。某个控制信号输入到开关SW2的栅极。在动作示例的描述中将说明图8中所示的标号Vsmpl。

开关SW3的第一端连接到全局位线GBL，开关SW3的第二端连接到运算放大电路AMP的反相输入端。某个控制信号输入到开关SW3的栅极。在动作示例的描述中将说明图8中所示的标号VVeval。

运算放大电路AMP基于施加到反相输入端子的电压，放大施加到非反相输入端子的电压，并输出作为放大结果的信号SADOUT。读取数据基于信号SADOUT。

写驱动器RWD包括例如电流源CS2、晶体管Tr5和晶体管Tr6。晶体管Tr5例如是p沟道MOS晶体管。

例如，电流源CS2的输入端被施加电压VHH，电流源CS2的输出端连接到晶体管Tr5的第一端。电压VHH例如由外部电源来提供。

晶体管Tr5的第二端连接到全局字线GWL。控制信号S4输入到晶体管Tr5的栅极。

晶体管Tr6的第一端连接到全局字线GWL，晶体管Tr6的第二端例如接地。控制信号S5输入到晶体管Tr6的栅极。

预充电电路RPC包括例如晶体管Tr7。例如，晶体管Tr7的第一端被施加电压VPRE，晶体管Tr7的第二端连接到全局字线GWL。控制信号S6输入到晶体管Tr7的栅极。电压VPRE由例如外部电源或电压生成电路151来提供。

读接收器RS包括例如晶体管Tr8。晶体管Tr8的第一端连接到全局字线GWL，晶体管Tr8的第二端例如接地。控制信号S7输入到晶体管Tr8的栅极。

[动作示例]

在下文中，将描述根据第一实施方式的存储装置1执行特定读动作的动作示例。读动作也可以称为例如自参照读动作。

图9示出了用于说明当根据第一实施方式的存储装置1执行读动作时，施加到与选择存储单元MC相对应的位线BL和字线WL的电压的时间变化的时序图的例子。在动作示例的描述中提到的位线BL和字线WL分别是与选择存储单元MC相对应的位线BL和字线WL。以下描述的读动作仅仅是示例，并且根据本实施方式的读动作不限于此。

在读动作中，对选择存储单元MC依次执行第一读出(sense)动作、第一写动作和第二读出(sense)动作，并且在第二读出动作之后，确定在第一读出动作开始时存储在选择存储单元MC中的数据。还可以基于确定结果来执行第二写动作。

在下面的描述中，在描述对施加到某个配线的电压的控制的情况下，除非明确描述此后在配线上执行另一控制，否则继续关于配线描述的控制。

在以下的说明中，例如通过定序器15对行解码器13、写驱动器RWD、预充电电路RPC、读接收器RS、行转送开关组RTS的控制，来实现对字线WL的电压施加。例如通过定序器15对列解码器12、写驱动器CWD、预充电电路CPC、读出放大器SA、列转送开关组CTS的控制，来实现位线BL的电压施加。

在读动作开始之前的时刻T00，向位线BL和字线WL中的每一个施加电压VPRE。通过将预充电电路CPC和RPC的晶体管Tr3和Tr7变为开启状态，能够施加电压VPRE。

首先，将描述在第一读出动作中执行的控制。

在时刻T01，在向字线WL施加电压VPRE的状态下，施加到位线BL的电压从电压VPRE增加到电压VBLP。可以通过将读出放大器SA的开关SW1设为开启状态来施加电压VBLP。电压VBLP与电压VPRE之差小于电压VSB(图7)。

在施加电压VBLP的位线BL的电位(以下，也称为电压)稳定后，读出放大器SA的开关SW1变为关闭状态，位线BL在时刻T02处于浮置状态。

随后，在时刻T03，在位线BL保持在浮置状态的情况下，施加到字线WL的电压从电压VPRE降低到电压VSS。可以通过将读接收器RS的晶体管Tr8变为开启状态来施加电压VSS。电压VSS例如是接地电压。

在字线WL的电压通过电压VSS的施加而降低的途中，位线BL和字线WL之间的电压差超过电压VSB。如上所述，当电压差达到电压VSB时，选择存储单元MC内的开关元件S从关闭状态变为开启状态，从而变为导通，流过选择存储单元MC的单元电流急剧增加。单元电流从位线BL经由字线WL和读接收器RS的晶体管Tr8流出。因此，位线BL的电压降低。在图9中，开始降低的时间表示为时刻T04。

位线BL的电压降低导致位线BL和字线WL之间的电压差降低。在选择存储单元MC例如处于高阻抗状态HRS的情况下，当电压差减小达到电压VhldH(图7)时，单元电流急剧减小，因此位线BL的电压稳定。即，位线BL的电压稳定在比施加电压VSS的字线WL的电压高电压VhldH的电压。在下文中，将描述选择存储单元MC在第一读出动作开始时处于高阻抗状态HRS的情况。

将描述在后续的第一写动作中执行的控制。

例如，在时刻T11，对写驱动器CWD的电流源CS1提供的写入电流进行控制，以便依次流过位线BL、选择存储单元MC和字线WL。当写驱动器CWD的晶体管Tr1变为开启状态，晶体管Tr2变为关闭状态，并且写驱动器RWD的晶体管Tr6变为开启状态，并且晶体管Tr5变为关闭状态时，上述情形成为可能。写入电流用作沿图5的示例的方向A1流动的写入电流，因此，MTJ元件转变为低阻抗状态LRS，也就是说，选择存储单元MC转变为低阻抗状态LRS。图9示出了当写入电流如上所述地流动时，位线BL的电压一度变为电压VWT并且字线WL的电压变为VSS。例如，电压VWT与电压VSS的差大于电压VSB。在图9中将写入电流流动时的位线BL的电压示为一定，但其并非必须是一定。

随后，在时刻T12，向位线BL和字线WL中的每一个施加电压VPRE。如结合时刻T00所描述的，通过预充电电路CPC和RPC来施加电压VPRE。在该时间，写驱动器CWD的晶体管Tr1和写驱动器RWD的晶体管Tr6变为关闭状态。

将描述在后续的第二读出动作中执行的控制。

在时刻T21，和结合时刻T01所描述的同样，在向字线WL施加电压VPRE的状态下，施加到位线BL的电压从电压VPRE增加到电压VBLP。

在通过施加电压VBLP使位线BL的电压稳定之后，位线BL在时刻T22处于浮置状态，和结合时刻T02所描述的同样。

随后，在时刻T23，和结合时刻T03所描述的同样，在位线BL保持在浮置状态的情况下，施加到字线WL的电压从电压VPRE降低到电压VSS。

在字线WL的电压通过电压VSS的施加而降低的途中，位线BL和字线WL之间的电压差超过电压VSB。如上所述，当电压差达到电压VSB时，位线BL的电压与在第一读出动作中一样降低。在图9中，将开始降低的时间指示为时刻T24。

位线BL的电压降低导致位线BL和字线WL之间的电压差降低。当电压差降低到电压VhldL(图7)时，单元电流急剧减小，因此位线BL的电压稳定。即，位线BL的电压稳定在比施加电压VSS的字线WL的电压高电压VhldL的电压。

上面已经针对第一读出动作和第二读出动作中的每一个，描述了对于位线BL和字线WL中的每一个的电压控制。当位线BL的电压如上所述地降低时，位线BL的电压的降低率和在降低之后稳定的位线BL的电压，在第一读出动作和第二读出动作之间是不同的。通过利用第一读出动作和第二读出动作之间的这种差异，在第二读出动作之后确定在第一读出动作开始时存储在选择存储单元MC中的数据。在下文中，将详细地描述该数据的确定。

图10是用于说明根据第一实施方式的存储装置1的读出放大器SA的第一读出动作和第二读出动作中的电压采样的时序的图。

图10示出了对图9所示的第一读出动作和第二读出动作中的位线BL的电压波形进行叠加的图。具体地说，对两个波形进行叠加，使得位线BL的放电开始的时刻T04和T24在水平轴上的相同位置。在图10的例子中，从时刻T01到时刻T03的时间与从时刻T21到时刻T23的时间相同。从时刻T03到时刻T04的时间基本上等于从时刻T23到时刻T24的时间。在以这种方式示出的图10中，横轴表示从放电开始时间起经过的时间，纵轴表示在第一读出动作和第二读出动作的每一个中的位线BL的电压。

如图10中所示，与在第一读出动作情况下相比，在第二读出动作的情况下，位线BL的电压下降更快。这是因为，与如第一读出动作那样选择存储单元MC处于高阻抗状态HRS时流过选择存储单元MC的单元电流相比，如第二读出动作那样选择存储单元MC处于低阻抗状态LRS时流过选择存储单元MC的单元电流更大。此外，与在第一读出动作情况下相比，在第二读出动作的情况下，在降低之后稳定的位线BL的电压更低。这是因为，在选择存储单元MC处于高阻抗状态HRS的情况和选择存储单元MC处于低阻抗状态LRS的情况之间，选择存储单元MC的I-V特性不同，如参考图7所述。

图10还通过点划线进一步示出了第一读出动作和第二读出动作之间的位线BL的电压差根据从位线BL的放电开始经过相同时间的时间点处的经过时间而改变的状态。下面描述的电压差的变化例如基于如上所述的位线BL的电压降低的不同。

在放电开始时，第一读出动作和第二读出动作中的位线BL的电压相等，这些电压之间没有差异。

从放电开始到经过时间Δt1为止，电压差随着经过时间的增加而变大。

随后，直到经过时间Δt2，电压差随着经过时间的增加而减小。在从放电开始起经过时间Δt1和时间Δt2之和的时间点，第二读出动作中的位线BL的电压稳定。

随后，直到进一步经过时间Δt3，电压差随着经过时间的增加而进一步减小。该电压差以与第一读出动作中位线BL的电压下降相同的比例下降，并在从放电开始经过时间Δt1、时间Δt2和时间Δt3之和的时间点稳定。这是因为，当从放电开始经过时间Δt1、时间Δt2和时间Δt3之和的时间时，第一读出动作中的位线BL的电压稳定。在图10中，将稳定后的电压差表示为电压差VD1x。

在第一读出动作中，在从放电开始时刻T04经过时间Δts的时刻(在图10中表示为时刻T04)，位线BL的电压被采样。例如，时间Δts为大于或等于时间Δt1并且小于Δt1、时间Δt2和时间Δt3之和的时间。图10示出了时间Δts大于或等于时间Δt1但小于时间Δt1和时间Δt2之和的时间的情况。例如，在定序器15的控制下，当读出放大器SA的开关SW2变为开启状态并且开关SW3变为关闭状态时执行该采样，从而将位线的电压BL施加到运算放大电路AMP的非反相输入端。在本说明书中，通过第一读出动作采样的电压称为电压Vsmpl。此外，在本说明书中，以这种方式对电压进行采样也称为读出(sense)或检测。

在从时刻T04经过时间Δts的时刻，单元电流流过选择存储单元MC，因此位线BL的电压不稳定。即，在位线BL的电压变化的期间采样了电压Vsmpl。

在第二读出动作中，在从放电开始时刻T24经过时间Δts的时刻(在图10中表示为时刻T24s)，采样位线BL的电压。例如，在定序器15的控制下，当读出放大器SA的开关SW2变为关闭状态并且开关SW3变为开启状态时执行该采样，从而将位线BL的电压施加到运算放大电路AMP的反相输入端。在本说明书中，通过第二读出动作采样的电压称为电压Veval。电压Veval比电压Vsmpl低电压差VD1。电压差VD1大于电压差VD1x。

在时间Δts大于或等于时间Δt1但小于时间Δt1和时间Δt2之和的时间的情况下，当从时刻T24开始经过时间Δts时，单元电流流过选择存储单元MC，因此位线BL的电压不稳定。即，在位线BL的电压变化期间采样了电压Veval。

基于反相输入端子的电压Veval来放大非反相输入端子的电压Vsmpl的结果，反映在从运算放大电路AMP输出的信号SADOUT中，信号SADOUT的电压变为高电平(H)电平。

信号SADOUT的电压为H电平的事实意味着，存储在选择存储单元MC中的数据在第一读出动作的开始时和在第二读出动作时是不同的。因此，例如，定序器15基于信号SADOUT的电压为H电平的事实，判定在第一读出动作开始时在选择存储单元MC中存储了不同于在第二读出动作时存储的数据“0”的数据“1”。结果，在参照图9和图10描述的读动作中，读取数据“1”。另一方面，例如，定序器15根据该判定，执行使在第一读出动作开始时存储的数据“1”再次存储在选择存储单元MC中的第二写动作。

在上文中，已经描述了时间Δts例如大于或等于时间Δt1并且小于时间Δt1、时间Δt2和时间Δt3之和的时间。例如，只要在第一读出动作和第二读出动作中的每一个中从位线BL的放电开始经过时间Δts的时间点的位线BL的电压差大于电压差VD1x，时间Δts就可以小于时间Δt1。

在上文中，已经描述了选择存储单元MC在第一读出动作开始时处于高阻抗状态HRS的情况。下面将简要地描述选择存储单元MC在第一读出动作开始时处于低阻抗状态LRS的情况。

在这种情况下，第一读出动作中位线BL的电压下降与第二读出动作中位线BL的电压下降基本相同。结果，由第一读出动作采样的电压Vsmpl与电压Veval基本相同。由于电压Vsmpl与电压Veval基本相同并且考虑到偏移电压，信号SADOUT的电压变为低(L)电平。例如，定序器15基于信号SADOUT的电压为L电平的事实，判定在第二读出动作时所存储的数据“0”在第一读出动作开始时也存储在选择存储单元MC中。结果，读取数据“0”。

在上文中，已经描述了作为第一写动作执行用于将选择存储单元MC转变为低阻抗状态LRS的控制的情况。然而，本实施方式并不限于上述内容。本说明书中公开的技术也适用于作为第一写动作执行将选择存储单元MC转变为高阻抗状态HRS的控制的情况。

[有益效果]

根据第一实施方式的存储装置1在读动作中，对选择存储单元MC依次地执行第一读出动作、第一写动作和第二读出动作。

在第一读出动作和第二读出动作的每一个中，存储装置1对于与选择存储单元MC相对应的字线WL和位线BL执行以下控制。首先，存储装置1通过施加电压VBLP来稳定位线BL的电压，然后将位线BL变为浮置状态。存储装置1在将位线BL保持在浮置状态的情况下将电压VSS施加到字线WL。在字线WL的电压通过电压VSS的施加而降低的途中，位线BL和字线WL之间的电压差超过电压VSB。如上所述，当电压差达到电压VSB时，选择存储单元MC内的开关元件S从关闭状态变为开启状态，从而变为导通，流过选择存储单元MC的单元电流急剧增加。单元电流经由字线WL和读接收器RS的晶体管Tr8从位线BL流出。因此，位线BL的电压降低。这样，存储装置1在第一读出动作和第二读出动作的每一个中降低位线BL的电压。

在这样的位线BL的电压下降中，在选择存储单元MC处于高阻抗状态HRS的情况和选择存储单元MC处于低阻抗状态LRS的情况之间，位线BL的电压下降率和下降后稳定的位线BL的电压不同。

存储装置1在第一读出动作中，在从位线BL放电开始的时刻T04已经过去参考图10描述的时间Δts时的时刻T04s采样位线BL的电压Vsmpl。存储装置1在第二读出动作中，在从位线BL放电开始的时刻T24已经过去时间Δts时的时刻T24s采样位线BL的电压Veval。在以这种方式执行采样时，至少在选择存储单元MC处于高阻抗状态HRS的情况下，位线BL的电压继续改变。

例如，将描述选择存储单元MC在第一读出动作开始时处于高阻抗状态HRS并且选择存储单元MC在第二读出动作期间处于低阻抗状态LRS的情况。在这种情况下，如上所述采样的电压Vsmpl和电压Veval之间的差是电压差VD1。另一方面，当在位线BL的电压在第一读出动作和第二读出动作两种情况下降低之后稳定的时间来采样电压时(下文中称为比较例的情况)，采样电压之间的差是电压差VD1x。如参考图10所描述的，电压差VD1大于电压差VD1x。存储装置1基于电压差VD1，确定在第一读出动作开始时存储在选择存储单元MC中的数据。

如上所述，与比较例的情况相比，在选择存储单元MC为高阻抗状态HRS的情况下和选择存储单元MC为低阻抗状态的情况下，存储装置1能够以较大的读出裕度(sensemargin)来执行读动作。例如，即使在放电后位线BL的电压存在再现性偏差的情况下，存储装置1也可以准确地执行读动作。因此，利用根据第一实施方式的存储装置1，能够降低误读出的频度，可以有助于用于进行正确的读动作的运算放大电路AMP的设计。

此外，对于存储装置1，与比较例的情况相比，在第一读出动作和第二读出动作中的每一个中，从位线BL的电压的放电开始到位线BL的电压的采样的时间都更短。因此，利用根据第一实施方式的存储装置1，可以提高读动作的速度。

另外，根据第一实施方式的存储装置1，也能够获得以下的有利效果。图11是用于说明根据第一实施方式的存储装置1能够获得的进一步的有利效果的图。

在图9的例子中的第一读出动作中，在时刻T04之后位线BL的电压降低期间，单元电流从位线BL经由选择存储单元MC流到字线WL。当选择存储单元MC处于高阻抗状态HRS时，单元电流可以用作沿图5的示例的方向A1流动的写入电流，因此，MTJ元件可以转变为低阻抗状态LRS，即，选择存储单元MC可以转变为低阻抗状态LRS。这意味着，存储在选择存储单元MC中的数据可以在第一读出动作的途中反转(读取干扰)。另一方面，在图9的例子的第二读出动作中，不发生这种数据反转。这是因为在第一写动作和第二读出动作中，将单元电流控制为沿相同方向流过选择存储单元MC。

图11是通过将图10中的第一读出动作中的位线BL的波形替换为这种数据反转在早期定时发生的情况下的波形而获得的。

如图11中所示，存储装置1可以在第一读出动作和第二读出动作中的位线BL的电压差由于数据反转而消失之前执行电压采样。

因此，根据第一实施方式的存储装置1即使在第一读出动作中发生这种数据反转，也可以在第一读出动作开始时，准确地读取存储在选择存储单元中的数据。

[变形例]

下面将描述存储装置1执行特定读动作的另一动作示例。将主要描述与上述动作示例的不同之处和有益效果。

图12是示出在根据第一实施方式的变形例的存储装置1执行读动作时，与选择存储单元MC相对应的位线BL和字线WL所施加的电压的时间变化的时序图的例子。

同样在读动作中，对选择存储单元MC依次执行第一读出动作、第一写动作和第二读出动作，并且在第二读出动作之后判定在第一读出动作开始时存储在选择存储单元MC中的数据。还可以基于判定结果执行第二写动作。

在读动作开始之前的时刻T30，关于位线BL和字线WL执行如结合图9的时刻T00所描述的控制。

首先，将描述在第一读出动作中执行的控制。

在关于图9的第一读出动作的直到时刻T04的描述中，将时刻T01替换为时刻T31、将时刻T02替换为时刻T32、将时刻T03替换为时刻T33、以及将时刻T04替换为时刻T34的描述成立。将描述时刻T34和随后的时间。与图9的例子类似，将描述选择存储单元MC在第一读出动作开始时处于高阻抗状态HRS的情况。

在时刻T34开始的位线BL的电压继续下降期间的时刻T35，向字线WL施加电压VPRE。通过将读接收器RS的晶体管Tr8设为关闭状态，并且将预充电电路RPC的晶体管Tr 7设为开启状态，来执行电压VPRE的施加。

在字线WL的电压通过电压VPRE的施加而增加的途中，位线BL和字线WL之间的电压差下降到电压VhldH以下。如上所述，当电压差达到电压VhldH时，选择存储单元MC的开关元件S从开启状态变为关闭状态，流过选择存储单元MC的单元电流急剧降低。因此，没有单元电流流过选择存储单元MC，并且位线BL的电压被保持。

对于随后的第一写动作，在图9的第一写动作的描述中将时刻T11替换为时刻T41并且将时刻T12替换为时刻T42的描述成立。

将描述在随后的第二读出动作中执行的控制。

在关于图9的第二读出动作的直到时刻T04的描述中，将时刻T21替换为时刻T51、将时刻T22替换为时刻T52、将时刻T23替换为时刻T53、以及将时刻T24替换为时刻T54的描述成立。将描述时刻T54和随后的时间。

在时刻T54开始的位线BL的电压继续下降的期间的时刻T55，如结合时刻T35所描述的那样，向字线WL施加电压VPRE。

在字线WL的电压通过施加电压VPRE而增加的途中，位线BL和字线WL之间的电压差下降到电压VhldL以下。如上所述，当电压差达到电压VhldL时，选择存储单元MC中的开关元件S从开启状态变为关闭状态，并且流过选择存储单元MC的单元电流急剧减小。因此，没有单元电流流过选择存储单元MC，并且位线BL的电压被保持。

图13是用于说明根据第一实施方式的变形例的存储装置1的读出放大器SA的第一读出动作和第二读出动作中的电压采样的时序的图。

图13示出了对图12所示的第一读出动作和第二读出动作中的位线BL的电压波形进行叠加的图。具体地说，对这两个波形进行叠加，使得位线BL的放电开始的时刻T34和T54在水平轴上的相同位置。在图13的例子中，从时刻T31到时刻T33的时间与从时刻T51到时刻T53的时间相同。从时刻T33到时刻T34的时间基本上等于从时刻T53到时刻T54的时间。此外，在图13的例子中，从时刻T34到时刻T35的时间与从时刻T54到时刻T55的时间相同。

类似于图10，图13还通过点划线进一步示出了从位线BL的放电开始经过相同时间的时间点处的第一读出动作和第二读出动作各自的位线BL的电压差根据时间而改变的状态。

该电压差在从读接收器RS的晶体管Tr8变为开启状态(读接收器RS变为开启状态)并开始放电起，到读接收器RS的晶体管Tr8变为关闭状态(读接收器RS变为关闭状态)位置，与图10的例子的情况相同。当读接收器RS变为关闭状态并且预充电电路RPC的晶体管Tr7变为开启状态时，对电压差进行保持。这是因为，在第一读出动作和第二读出动作中的每一个中的位线BL的电压都被保持。在图13中，将保持后的电压差表示为电压差VD2x。

在图12的示例的动作中，选择存储单元MC至少在第一读出动作中处于高阻抗状态HRS的情况下，电压差VD2x例如比上面描述的比较例的情况下的电压差VD1x更大。这是因为，从位线BL的放电开始到读接收器RS变为关闭状态为止的时间Δth大于或等于时间Δt1，但小于时间Δt1、时间Δt2、时间Δt3之和的时间。

类似于图10的例子，图13示出了在第一读出动作中，在从放电开始时刻T34经过时间Δts的时刻(在图13中表示为时刻T34s)，对位线BL的电压进行采样。另外，在第二读出动作中，也类似于图10的例子，其示出了在从放电开始时刻T54经过时间Δts的时刻(在图13中表示为时刻T54s)，对位线BL的电压进行采样。图13示出了在参照图10描述的时间Δts范围内，时间Δts大于或等于时间Δt1但小于时间Δt1和时间Δt2之和的时间的情况的例子。在针对第一读出动作和第二读出动作中的每一个的采样之后，执行上面描述的读接收器RS向关闭状态的改变。图12和图13示出了时间Δth大于或等于时间Δts但小于时间Δt1和时间Δt2之和的时间的情况的示例。在第一读出动作和第二读出动作的每一个中采样的位线BL的电压差是电压差VD2。电压差VD2大于或等于电压差VD2x，并且大于比较例的情况下的电压差VD1x。

尽管上面已经描述了时间Δth大于或等于时间Δts并且小于时间Δt1和时间Δt2之和的时间的情况，但是时间Δth不限于此，只要它大于或等于时间Δts即可。在时间Δth例如等于或大于时间Δt1和时间Δt2之和的时间并且小于时间Δt1、时间Δt2和时间Δt3之和的时间的情况下，关于第二读出动作，与关于图12的例子中的时刻T55描述的情况不同，位线BL的电压在读接收器RS变为关闭状态的时刻是稳定的。

在上文中，时间Δts大于或等于时间Δt1但小于时间Δt1和时间Δt2之和的时间的情况，已经作为示例进行了描述。只要时间Δts满足参照图10描述的条件，就可以应用本变形例中公开的技术。例如，还描述了时间Δts大于或等于时间Δt1和时间Δt2之和的时间并且小于时间Δt1、时间Δt2和时间Δt3之和的时间的情况。同样在这种情况下，关于第二读出动作，与关于图12的例子的时刻T55描述的情况不同，位线BL的电压在读接收器RS变为关闭状态的时刻是稳定的。

如上所述，当位线BL的电压降低时，读接收器RS可以在不等待电压采样之后的电压稳定的情况下转入关闭状态。在图12和图13的例子中，从位线BL的放电开始到读接收器RS变为关闭状态的时间，在第一读出动作和第二读出动作中是相同的。然而，从位线BL的放电开始到读接收器RS变为关闭状态的时间，在第一读出动作和第二读出动作之间可以不同。此外，在第一读出动作和第二读出动作中的每一个中，读接收器RS可以在从位线BL的放电开始的相同时间变为关闭状态，并且可以在读接收器RS变为关闭状态后，对位线BL的电压进行采样。

如上所述，在第一实施方式的变形例中，例如，至少在选择存储单元MC处于高阻抗状态HRS的情况下，读接收器RS在位线BL的电压减小的途中的时间变为关闭状态。这样，由于读接收器RS较早地变为关闭状态，因此电流流过选择存储单元MC的时间变短，从而抑制了存储单元的劣化。

利用根据第一实施方式的变形例的存储装置1，即使在读接收器RS断开后对位线BL的电压进行采样，也可以期待在第一读出动作和第二读出动作中采样的电压差增加，但由于强制停止了位线BL的放电，可能发生位线BL的电压的再现性偏差。但是，通过在发生再现性偏差的情况下在读接收器RS关闭之前执行采样，根据第一实施方式的变形例的存储装置1可以抑制再现性偏差，并精确地采样位线BL的电压。

<第二实施方式>

在下文中，将描述根据第二实施方式的存储装置1a。

将主要针对与根据第一实施方式的存储装置1的结构的不同，来描述根据第二实施方式的存储装置1a的结构。

图14是示出根据第二实施方式的存储装置1a的结构示例的框图。作为存储装置1a的结构的说明，将存储系统3替换为存储系统3a、将存储装置1替换为存储装置1a、将定序器15替换为定序器15a的描述成立。

应当注意，关于存储装置1a，在图2至图8的描述中，将存储装置1替换为存储装置1a并且将定序器15替换为定序器15a的描述成立。对存储装置1a的存储单元阵列MCA的多个存储单元MC里的每一个进行分组，以使其包括在所述多个组中的任何组中。

定序器15a包括组判定电路152。基于从命令/地址输入电路14传送到定序器15a的地址信息，组判定电路152判定作为读动作的对象的存储单元MC在所述多个组中包含在哪个组中。定序器15a基于判定的结果，执行读动作中的时序控制。

图15示出了可以用作根据第二实施方式的存储装置1a的每个存储单元MC的电压传输路径的各种配线的布局示例。

在图15的例子中，字线WL0至WL(n-1)中的每一个在某个配线层中沿第一方向D1延伸，并且这些字线WL沿第二方向D2具有间隔地按字线WL0、字线WL1、…字线WL(n-1)的顺序依次相邻设置。在图15的例子中，位线BL0至BL(m-1)中的每一个在另一配线层中沿第二方向D2延伸，并且这些位线BL沿第一方向D1具有间隔地按位线BL0、位线BL1、…、位线BL(m-1)的顺序依次相邻设置。

在图15的例子中，设置全局字线GWL以在第二方向D2上延伸，并且设置全局位线GBL以在第一方向D1上延伸。

对于在全局字线GWL中连接到读接收器RS的一部分和经由行转送开关组RTS而电连接到字线WL0至WL(n-1)中的每一个的一部分，例如以下描述的关系成立。即，从连接到读接收器RS的部分到电连接到每条字线WL的部分的距离，按照字线WL0、字线WL1、...、和字线WL(n-1)的顺序增加。

例如，对于在全局位线GBL中连接到读出放大器SA的一部分和经由列转送开关组CTS而电连接到位线BL0至BL(m-1)中的每一个的一部分，例如下面描述的关系成立。即，从连接到读出放大器SA的部分到电连接到每条位线BL的部分的距离，按照位线BL0、位线BL1、...、和位线BL(m-1)的顺序增加。

从各种配线的这种布置，例如，以下描述的关系对于从读出放大器SA经由每个存储单元MC到读接收器RS的路径也成立。在图15中，通过双点划线表示这样的路径。

与连接在位线BL0和字线WL0之间的存储单元MC(在图15中，附有附图标记MC(0，0))相关的路径相比，与连接在位线BL0和字线WL(n-1)之间的存储单元MC(在图15中，附有附图标记MC(n-1，0))相关的路径更长。具体地说，与存储单元MC(n-1,0)相关的路径，长如下的量，即：位线BL0中的分别连接到存储单元MC(0,0)和MC(n-1,0)的部分之间的路径、以及全局字线GWL中的分别电连接到字线WL0和WL(n-1)的部分之间的路径的量。

此外，与存储单元MC(0,0)相关的路径相比，与连接在位线BL(m-1)和字线WL0之间的存储单元MC(在图15中，附有附图标记MC(0，m-1))相关的路径更长。具体地说，与存储单元MC(0，m-1)相关的路径长如下的量，即：全局位线GBL中的分别电连接到位线BL0和BL(m-1)的部分之间的路径、以及字线WL0中的分别连接到存储单元MC(0,0)和MC(0,m-1)的部分之间的路径的量。

如上所述，从读出放大器SA经由特定存储单元MC到读接收器RS的路径，随着对应于存储单元MC的字线WL是字线WL0、字线WL1、...、以及字线WL(n-1)而变长。在下文中，将越是诸如字线WL0那样的较短路径的字线WL越接近“近”侧，并且越是诸如字线WL(n-1)那样的较长路径的字线WL越接近“远”侧来进行描述。

另一方面，该路径随着与存储单元MC对应的位线BL是位线BL0、位线BL1、...、位线BL(m-1)而变长。在下文中，将越是诸如位线BL0那样的较短路径的位线BL越接近“近”侧，并且将越是诸如位线BL(m-1))那样的较长路径的位线BL越接近“远”侧来进行描述。

图16是用于说明根据第二实施方式的存储装置1a在读动作中执行的时序控制的存储单元MC的分组的图。以下描述的分组仅仅只是示例，并且根据本实施方式的分组不限于此。

首先，将描述字线WL的分组。

字线WL0至WL(n-1)中的每一个都包括在多个字线组WLG的某一个中。字线组WLG中的每一个例如包括多条字线WL。构成单个字线组WLG的字线WL的数量，在所有字线组WLG中可以相同也可以不同。

进行分组，使得越是具有较小整数p(p是大于等于1且小于等于8的整数)的字线组WLGp越由靠近“近”侧的字线WL构成，并且使得越是具有较大整数p的字线组WLGp越由更靠近“远”侧的字线WL构成。

接下来，将描述位线BL的分组示例。

位线BL0至BL(m-1)中的每一个都包括在多个位线组BLG中的某一个中。位线组BLG中的每一个包括例如多条位线BL。构成单个位线组BLG的位线BL的数量，在所有位线组BLG中可以相同也可以不同。

进行分组，使得越是具有较小整数q(q是大于等于1且小于等于8的整数)的位线组BLGq越由更靠近“近”侧的位线BL构成，并且使得越是具有较大整数q的位线组BLGq越由更靠近“远”侧的位线BL构成。

接下来，将描述存储单元MC的分组。

当对应于特定存储单元MC的字线WL包含在字线组WLGt中，并且对应于存储单元MC的位线BL包含在位线组BLGu中时，将(t+u)的数值分配给该存储单元MC。对于t是整数1到8的每种情况以及u是整数1到8的每种情况，都执行这种数值的分配。图16示出了以这种方式分配的数值。

当以这种方式分配给某个存储单元MC的数值例如为6或更小时，该存储单元MC包含在“近”组中。当以这种方式分配给某个存储单元MC的数值例如为7或以上并且在11以下时，该存储单元MC包含在“中间”组中。当以这种方式分配给某个存储单元MC的数值例如为12以上时，该存储单元MC包含在“远”组中。

在下文，将主要描述根据第二实施方式的存储装置1a的动作与根据第一实施方式的存储装置1的动作之间的差异。

等同于参考图9和图10给出的描述，对于“近”组中的某个存储单元MC是选择存储单元MC的情况(在下文，也称为“近”的情况)和“远”组中的某个存储单元MC是选择存储单元MC的情况(在下文，也称为“远”的情况)是成立的。

图17是用于说明根据第二实施方式的存储装置1a的读出放大器SA的第一读出动作和第二读出动作中的电压采样的时序的图。

图17示出了“近”的情况下等同于图10的图、以及“远”的情况下等同于图10的图。

对于“近”的情况，将与图10的例子中的时间Δt1相对应的时间表示为时间Δt1n，同样地，将与时间Δt2相对应的时间表示为时间Δt2n，将与时间Δt3相对应的时间表示为时间Δt3n。对于“远”的情况，将与图10的例子中的时间Δt1相对应的时间表示为时间Δt1f，同样地，将与时间Δt2相对应的时间表示为时间Δt2f，将与时间Δt3相对应的时间表示为时间Δt3f。

时间Δt1f比时间Δt1n长，时间Δt2f比时间Δt2n长，时间Δt3f比时间Δt3n长。这是因为，如参考图15所描述的从读出放大器SA经由选择存储单元MC到读接收器RS的路径在“远”的情况下比在“近”的情况下更长，因此用于位线BL放电的路径中的RC延迟较大。

在“近”的情况下，在第一读出动作和第二读出动作二者中，例如在从放电开始到经过时间Δt1n，但还没有经过时间Δt1n、时间Δt2n和时间Δt3n之和的时间的时间段期间，对位线BL的电压进行采样。在“近”的情况下，从开始放电到采样位线BL的电压的时间，在第一读出动作和第二读出动作中相同。

在“远”的情况下，在第一读出动作和第二读出动作二者中，例如在从放电开始到经过时间Δt1f，但还没有经过时间Δt1f、时间Δt2f和时间Δt3f之和的时间的时间段期间，对位线BL的电压进行采样。在“远”的情况下，从开始放电到采样位线BL的电压的时间，在第一读出动作和第二读出动作中相同。

从位线BL的放电开始到位线BL的电压采样的时间，在“近”的情况和“远”的情况之间也可以不同。例如，当在采样位线BL的电压期间，在第一读出动作和第二读出动作之间的位线BL的电压差在“近”和“远”的情况下大致相同时，从位线BL的放电开始到位线BL的电压采样的时间，在“远”的情况下比在“近”的情况下更长。

对于“近”组的多个或所有存储单元MC，例如，即使这些存储单元MC中的某一个存储单元MC是选择存储单元MC，从位线BL的放电开始到位线BL的电压采样的时间也实质上相同。此外，例如对于“远”组的多个或所有存储单元MC，即使这些存储单元MC中的某一个存储单元MC是选择存储单元MC，从位线BL的放电开始到位线BL的电压采样的时间也实质上相同。

例如，基于组判定电路152对于与选择存储单元MC相关的组的判定结果，在定序器15a的控制下，执行这种根据组的采样定时的控制。

在上文中，“近”组中的某个存储单元MC是选择存储单元MC的情况和“远”组中的某个存储单元MC是选择存储单元MC的情况，已经作为示例进行了描述。如参考图16所描述的，当将存储单元MC划分为多个组时，可以对任意两个不同组的存储单元MC进行与上述类似的时序控制。

利用根据第二实施方式的存储装置1a，除了在第一实施方式中说明的有利效果之外，还能够获得以下说明的效果。

存储装置1a能够例如对于包括选择存储单元MC的每个组，以与参考图10描述的相同的方式，设定图9的例子的读动作中所使用的、位线BL的放电开始到的位线BL的电压进行采样为止的时间。在每一个组中，例如，只要该组中的存储单元MC是选择存储单元，则上面所描述的位线BL的放电路径中的RC延迟的差就相对较小。也就是说，存储装置1a按每个组设定能够可靠地获得读出裕度的位线BL的电压的采样定时。因此，即使根据存储单元阵列MCA的哪个存储单元MC是选择存储单元MC，在RC延迟的差可能变大的情况下，存储装置1a也能够以较大的读出裕度可靠地执行上述的读动作。

因此，如在第一实施方式中所说明的，利用根据第二实施方式的存储装置1a，能够降低误读出的频度，可以有助于用于进行正确的读动作的运算放大电路AMP的设计。

<其它实施方式>

在上面描述的也称为自参照读动作的读动作示例中，在第一读出动作和第二读出动作中的每一个中读出连接到选择存储单元的位线的电压，并且对读出的两个电压进行比较以判定读取的数据。本说明书中公开的技术也可以应用于其它读动作。例如，对于读出当存储单元处于高阻抗状态时与特定构成要素相关的特定物理量的值、以及当该存储单元处于低阻抗状态时与该构成要素或其它构成要素相关的物理量的值，并且基于这两个值之间的差来判定存储在存储单元中的数据的读动作，本说明书中公开的技术也可以应用。该物理量例如可以是电压也可以是电流。

在本说明书中，“连接”是指电连接，但不排除例如插入有其它元件。

在本说明书中，表述“相同”、“一致”、“一定”、“保持”等等意在用于包括在执行实施方式中描述的技术时在设计范围内存在错误的情况。这同样适用于术语“实质上”与这些表述组合使用的情况，例如“实质上相同”。另外，“特定电压的施加或供给”的表述意在用于包含以下两种情形：执行控制以施加或供给该电压，以及实际施加或供给该电压。此外，施加或供应特定的电压可以包括：施加或供给例如0V的电压。

虽然已经描述了某些实施方式，但这些实施方式仅作为示例而呈现，并不旨在限制本发明的保护范围。实际上，本文所描述的新颖实施方式可以以多种其它形式体现；此外，在不脱离本发明的精神的情况下，可以对本文描述的实施方式的形式进行各种省略、替换和改变。所附权利要求及其等价物旨在覆盖落入本发明的范围和精神内的此类形式或修改。

标号说明

1，1a：存储装置

11：核心电路

12：列解码器

13：行解码器

14：命令/地址输入电路

15，15a：定序器

151：电压生成电路

152：组判定电路

16：输入输出电路

2：存储器控制器

3，3a：存储系统

4：主机装置

MCA：存储单元阵列

MC：存储单元

MTJ：MTJ元件

SL，RL：铁磁体

TB：非磁性

S：开关元件

CWD：写驱动器

RWD：写驱动器

RTS：行转送开关组

CTS：列转送开关组

CPC，RPC：预充电电路

SA：读出放大器

RS：读接收器

GBL：全局位线

GWL：全局字线

BL：位线

WL：字线

RTr，CTr，Tr：晶体管

CS：电流源

SW：开关

AMP：运算放大电路

Claims (14)

1.一种存储装置，包括：

第一存储单元，包括第一电阻变化元件和第一开关元件；以及

控制电路，构成为执行检测与所述第一存储单元相关的第一物理量的第一值的第一检测，执行用于在所述第一存储单元中存储第一数据的第一写入，在所述第一写入之后执行检测与所述第一存储单元相关的所述第一物理量的第二值的第二检测，并基于所述第一值和所述第二值来读取与所述第一存储单元相关的第二数据，

所述第一值和所述第二值中的至少一个是与所述第一存储单元相关的所述第一物理量的变化期间的值。

2.根据权利要求1所述的存储装置，

当与所述第一存储单元相关的所述第一物理量正在变化期间，检测所述第一值和所述第二值中的至少一个。

3.根据权利要求1所述的存储装置，

所述第二数据是在所述第一检测开始时存储在所述第一存储单元中的数据。

4.根据权利要求1所述的存储装置，

所述第一值和所述第二值中的每一个是通过将所述第一物理量从第三值变化而获得的值。

5.根据权利要求4所述的存储装置，

所述第一检测中从所述第一物理量的变化开始到检测到所述第一值为止的第一时间，实质上等于所述第二检测中从所述第一物理量的变化开始到检测到所述第二值为止的第二时间。

6.根据权利要求1所述的存储装置，

所述第一物理量为连接到所述第一存储单元的第一配线的电压。

7.根据权利要求6所述的存储装置，

所述控制电路还构成为：

在所述第一检测中，将第一电压施加到所述第一配线后使所述第一配线成为浮置状态，并且在所述第一配线处于浮置状态期间，将低于所述第一电压的第二电压施加到连接到所述第一存储单元的第二配线，从而降低所述第一配线的电压，以及

在所述第二检测中，将所述第一电压施加到所述第一配线后使所述第一配线成为浮置状态，并且在所述第一配线处于浮置状态期间，将所述第二电压施加到所述第二配线，从而降低所述第一配线的电压，

所述第一值和所述第二值中的每一个是通过将所述第一配线的电压从所述第一电压下降而获得的值，

所述第一值和所述第二值中的至少一个是所述第一配线的电压的下降期间的值。

8.根据权利要求7所述的存储装置，

在所述第一配线的电压下降期间，检测所述第一值和所述第二值中的至少一个。

9.根据权利要求7所述的存储装置，

所述第一检测中从所述第一配线的电压下降开始到检测到所述第一值为止的第一时间，实质上等于所述第二检测中从所述第一配线的电压下降开始到检测到所述第二值为止的第二时间。

10.根据权利要求7所述的存储装置，

在所述第一检测开始时所述第一电阻变化元件处于低阻抗状态的情况下，所述第一检测中的所述下降后的稳定的所述第一配线的电压低于所述第一电阻变化元件为高阻抗状态的情况下的电压。

11.根据权利要求7所述的存储装置，

在所述第一值是所述第一配线的电压的下降期间的值的情况下，

所述控制电路进一步构成为：在所述第一检测中，在所述第一配线的电压下降期间，不向所述第二配线施加所述第二电压，

在所述第二值是所述第一配线的电压的下降期间的值的情况下，

所述控制电路进一步构成为：在所述第二检测中，在所述第一配线的电压下降期间，不向所述第二配线施加所述第二电压。

12.根据权利要求7所述的存储装置，还包括：

第二存储单元，包括第二电阻变化元件和第二开关元件，

所述控制电路进一步构成为：

执行第三检测，该第三检测中将所述第一电压施加到连接到所述第二存储单元的第三配线后使所述第三配线成为浮置状态，并且在所述第三配线处于浮置状态期间，将所述第二电压施加到连接到所述第二存储单元的第四配线，从而降低所述第三配线的电压，并检测通过将所述第三配线的电压从所述第一电压降低而获得的第三值；

执行用于将所述第一数据存储在所述第二存储单元中的第二写入；

在所述第二写入之后，执行第四检测，该第四检测中将所述第一电压施加到所述第三配线后使所述第三配线成为浮置状态，并且在所述第三配线处于浮置状态期间，将所述第二电压施加到所述第四配线，从而降低所述第三配线的电压，并检测通过将所述第三配线的电压从所述第一电压降低而获得的第四值；以及

基于所述第三值和所述第四值，读取与所述第二存储单元相关的第三数据，

所述第三值和所述第四值中的至少一个是所述第三配线的电压的下降期间的值，

所述第一检测中从所述第一配线的电压下降开始到检测到所述第一值为止的第一时间，实质上等于所述第二检测中从所述第一配线的所述电压下降开始到检测到所述第二值为止的第二时间，

所述第三检测中从所述第三配线的电压下降开始到检测到所述第三值为止的第三时间，实质上等于所述第四检测中从所述第三配线的电压下降开始到检测到所述第四值为止的第四时间，

所述第一存储单元包含在第一组中，

在所述第二存储单元包含在所述第一组中的情况下，所述第一时间实质上等于所述第三时间，

在所述第二存储单元包含在第二组中的情况下，所述第一时间与所述第三时间不同。

13.根据权利要求12所述的存储装置，

在所述第二存储单元包含在所述第二组中的情况下，所述第一时间比所述第三时间长，并且所述第一检测中所述第一配线的放电路径比所述第三检测中所述第三配线的放电路径长。

14.根据权利要求1所述的存储装置，

所述第一电阻变化元件是磁隧道结元件。

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