TW202314698A - 半導體記憶體裝置 - Google Patents

Abstract

大體而言，根據一個實施例，一種記憶體裝置包括第一記憶體胞元以及控制電路。第一記憶體胞元包括第一可變電阻元件及第一開關元件。控制電路被配置成：執行偵測與第一記憶體胞元相關的第一物理量的第一值的第一偵測，執行用於將第一資料儲存於第一記憶體胞元中的第一寫入，在第一寫入之後執行偵測與第一記憶體胞元相關的第一物理量的第二值的第二偵測，且基於第一值及第二值讀取與第一記憶體胞元相關的第二資料。第一值及第二值中的至少一者是與第一記憶體胞元相關的第一物理量的變化期間的值。

Description

半導體記憶體裝置

本申請案是基於在2021年9月17日提出申請的日本專利申請案第2021-152414號及在2022年3月10日提出申請的美國專利申請案第17/691198號並主張其優先權權益，所述日本專利申請案及所述美國專利申請案的全部內容併入本案供參考。

本文中所闡述的實施例大體而言是有關於一種記憶體裝置。

具有磁性元件的記憶體裝置是已知的。

大體而言，根據一個實施例，一種記憶體裝置包括第一記憶體胞元以及控制電路。

第一記憶體胞元包括第一可變電阻元件及第一開關元件。控制電路被配置成：執行偵測與第一記憶體胞元相關的第一物理量的第一值的第一偵測，執行用於將第一資料儲存於第一記憶體胞元中的第一寫入，在第一寫入之後執行偵測與第一記憶體胞元相關的第一物理量的第二值的第二偵測，且基於第一值及第二值來讀取與第一記憶體胞元相關的第二資料。第一值及第二值中的至少一者是與第一記憶體胞元相關的第一物理量的變化期間的值。

在下文中，將參照圖式闡述實施例。在以下說明中，具有相同功能及配置的組件由相同的參考編號表示。當區分具有共用參考編號的多個組件時，向所述共用參考編號添加後綴來加以區分。在其中不需要特別區分多個組件的情形中，則僅向所述多個組件附加共用參考編號，而不附加後綴。

每一功能區塊可由硬體及軟體中的任一者或兩者的組合來達成。另外，如下所述對功能區塊加以區分並不重要。舉例而言，一些功能可由與示例性功能區塊不同的功能區塊來執行。此外，示例性功能區塊可被劃分成更精細的功能子區塊。另外，以下說明中的功能區塊及組件的名稱是為了方便起見，而非限制功能區塊及組件的配置及操作。 ＜第一實施例＞

在下文中，將闡述根據第一實施例的記憶體裝置1。 [配置實例] （1）記憶體裝置

圖1是示出根據第一實施例的記憶體裝置1的配置的實例的方塊圖。

根據第一實施例的記憶體裝置1可以非揮發性方式儲存資料。更具體而言，記憶體裝置1為例如使用可變電阻元件作為記憶體元件的垂直磁化型磁阻式記憶體裝置（磁阻式隨機存取記憶體（magnetoresistive random access memory，MRAM）），可變電阻元件藉由磁性穿隧接面（magnetic tunnel junction，MTJ）來利用穿隧磁阻（tunneling magnetoresistance，TMR）效應。TMR效應是以下一種現象：在所述現象中，舉例而言，鐵磁體的磁化方向由於磁場或電流的施加而改變，由此當穿隧電流流動時，所述元件的電阻改變。

在圖1中，除了記憶體裝置1以外，亦示出記憶體控制器2及主機裝置4。記憶體裝置1及記憶體控制器2構成記憶體系統3。

記憶體控制器2自例如個人電腦等主機裝置（外部裝置）4接收主機命令，並基於主機命令來控制記憶體裝置1。在所述控制下，執行各種操作，例如將資料儲存於記憶體裝置1中的操作（在下文中，稱為寫入操作）及自記憶體裝置1讀取資料的操作（在下文中，稱為讀取操作）。

將闡述與所述控制相關的在記憶體控制器2與記憶體裝置1之間傳輸的訊號。

記憶體控制器2經由記憶體匯流排耦合至記憶體裝置1。記憶體匯流排傳輸例如資料訊號DQ及外部控制訊號CNT。資料訊號DQ包括寫入資料或讀取資料。外部控制訊號CNT包括例如命令及位址資訊。

接下來，將闡述記憶體裝置1的配置的細節。

記憶體裝置1包括核心電路11、行解碼器12、列解碼器13、命令/位址輸入電路14、定序器（sequencer）15及輸入/輸出電路16。

核心電路11包括與字元線及位元線相關聯的多個非揮發性記憶體胞元。字元線包括全域字元線及局部字元線。位元線包括全域位元線及局部位元線。在下文中，局部字元線簡稱為字元線。相似地，局部位元線簡稱為位元線。在寫入操作中，將寫入資料儲存於核心電路11的記憶體胞元中。在讀取操作中，自核心電路11中的記憶體胞元讀取讀取資料。

命令/位址輸入電路14接收自記憶體控制器2傳輸的外部控制訊號CNT，並將外部控制訊號CNT中的命令及位址資訊傳送至定序器15。

定序器15基於所傳送的命令及位址資訊來控制記憶體裝置1。舉例而言，定序器15控制核心電路11、行解碼器12、列解碼器13、輸入/輸出電路16及類似元件，以執行例如寫入操作及讀取操作等各種操作。

定序器15包括電壓產生器151。電壓產生器151產生用於寫入操作、讀取操作及類似操作的各種電壓。定序器15將由電壓產生器151產生的電壓供應至核心電路11。

輸入/輸出電路16接收自記憶體控制器2傳輸的資料訊號DQ中的寫入資料，並將寫入資料傳送至核心電路11。輸入/輸出電路16亦接收自核心電路11讀取的讀取資料，並臨時保持所述讀取資料。輸入/輸出電路16將讀取資料傳輸至記憶體控制器2。

行解碼器12自定序器15接收位址資訊。行解碼器12基於位址資訊來產生與位元線的選擇相關的訊號，並將所述訊號傳輸至核心電路11。

列解碼器13自定序器15接收位址資訊。列解碼器13基於位址資訊來產生與字元線的選擇相關的訊號，並將所述訊號傳輸至核心電路11。 （2）核心電路

圖2是示出根據第一實施例的記憶體裝置1的核心電路11的配置的實例的方塊圖。

核心電路11包括記憶體胞元陣列MCA、行傳送開關組（column transfer switch group）CTS、寫入驅動器CWD、預充電電路CPC、感測放大器SA、列傳送開關組（row transfer switch group）RTS、寫入驅動器RWD、預充電電路RPC及讀取槽（read sink）RS。

記憶體胞元陣列MCA包括上述多個記憶體胞元。

寫入驅動器CWD、預充電電路CPC、感測放大器SA及行傳送開關組CTS耦合至全域位元線GBL。行傳送開關組CTS經由多個位元線耦合至記憶體胞元陣列MCA中的多個記憶體胞元。單一記憶體胞元耦合至單一位元線。

舉例而言，行傳送開關組CTS自行解碼器12接收與位元線的選擇相關的訊號，並基於所述訊號將與作為由記憶體裝置1執行的操作的目標的記憶體胞元耦合的位元線與全域位元線GBL電性耦合。

寫入驅動器CWD在寫入操作期間控制流經全域位元線GBL的電流。電流流經作為寫入操作的目標的記憶體胞元。因此，由輸入/輸出電路16接收並傳送至核心電路11的寫入資料可被寫入至寫入目標記憶體胞元。

預充電電路CPC例如在讀取操作期間將自定序器15供應的特定電壓施加至全域位元線GBL。所述電壓被傳輸至例如與作為讀取操作的目標的記憶體胞元耦合的位元線BL。

感測放大器SA例如在讀取操作期間將基於自定序器15供應的特定電壓的電壓施加至全域位元線GBL。所述電壓被傳輸至例如與作為讀取操作的目標的記憶體胞元耦合的位元線BL。此外，感測放大器SA在讀取操作期間經由全域位元線GBL偵測與作為讀取操作的目標的記憶體胞元相關的電壓。因此，感測放大器SA讀取儲存於記憶體胞元中的資料，並將所讀取的資料傳輸至輸入/輸出電路16。

寫入驅動器RWD、預充電電路RPC、讀取槽RS及列傳送開關組RTS耦合至全域字元線GWL。列傳送開關組RTS經由多個字元線耦合至記憶體胞元陣列MCA中的多個記憶體胞元。單一記憶體胞元耦合至單一字元線。

舉例而言，列傳送開關組RTS自列解碼器13接收與字元線的選擇相關的訊號，並基於所述訊號將與作為由記憶體裝置1執行的操作的目標的記憶體胞元耦合的字元線與全域字元線GWL電性耦合。

寫入驅動器RWD在寫入操作期間控制流經全域字元線GWL的電流。電流流經作為寫入操作的目標的記憶體胞元。

預充電電路RPC例如在讀取操作期間將自定序器15供應的特定電壓施加至全域字元線GWL。所述電壓被傳輸至例如與作為讀取操作的目標的記憶體胞元耦合的字元線WL。

讀取槽RS在讀取操作期間經由全域字元線GWL將與作為讀取操作的目標的記憶體胞元耦合的字元線的電位固定至例如地電位（ground potential）。 （3）記憶體胞元陣列

圖3示出根據第一實施例的記憶體裝置1的記憶體胞元陣列MCA的電路配置的實例。在圖3中，除了記憶體胞元陣列MCA的電路配置以外，亦示出行傳送開關組CTS及列傳送開關組RTS的電路配置的實例。

首先，將闡述行傳送開關組CTS及列傳送開關組RTS的電路配置。

行傳送開關組CTS包括電晶體CTr0、CTr1、...及CTr(m-1)（m是1或大於1的整數）。該些電晶體中的每一者為例如場效電晶體（field effect transistor，FET），例如n通道金屬氧化物半導體（metal oxide semiconductor，MOS）電晶體。除非另有說明，否則此亦適用於本說明書中稱為電晶體的組件。

電晶體CTr0的第一端耦合至全域位元線GBL，而電晶體CTr0的第二端耦合至位元線BL0。電晶體CTr1的第一端亦耦合至全域位元線GBL，而電晶體CTr1的第二端耦合至位元線BL1。此亦適用於下文，且最後，電晶體CTr(m-1)的第一端亦耦合至全域位元線GBL，而電晶體CTr(m-1)的第二端耦合至位元線BL(m-1)。藉由此種方式，電晶體CTr0至CTr(m-1)的第一端共同耦合至全域位元線GBL，而電晶體CTr0至CTr(m-1)的第二端以一對一的關係分別耦合至位元線BL0至BL(m-1)。

舉例而言，基於與位元線的選擇相關的訊號的電壓被施加至電晶體CTr0至CTr(m-1)的控制閘極（在下文中，亦稱為閘極或控制端）。因此，和作為由記憶體裝置1執行的操作的目標的記憶體胞元耦合的位元線BL與全域位元線GBL電性耦合。

列傳送開關組RTS包括電晶體RTr0、RTr1、...及RTr(n-1)（n是1或大於1的整數）。

電晶體RTr0的第一端耦合至全域字元線GWL，而電晶體RTr0的第二端耦合至字元線WL0。電晶體RTr1的第一端亦耦合至全域字元線GWL，而電晶體RTr1的第二端耦合至字元線WL1。此亦適用於下文，且最後，電晶體RTr(n-1)的第一端亦耦合至全域字元線GWL，而電晶體RTr(n-1)的第二端耦合至字元線WL(n-1)。藉由此種方式，電晶體RTr0至RTr(n-1)的第一端共同耦合至全域字元線GWL，而電晶體RTr0至RTr(n-1)的第二端以一對一的關係分別耦合至字元線WL0至WL(n-1)。

舉例而言，基於與字元線的選擇相關的訊號的電壓被施加至電晶體RTr0至RTr(n-1)的閘極。因此，和作為由記憶體裝置1執行的操作的目標的記憶體胞元耦合的字元線WL與全域字元線GWL電性耦合。

接下來，將闡述記憶體胞元陣列MCA的電路配置。

記憶體胞元陣列MCA包括多個記憶體胞元MC。該些記憶體胞元MC的耦合關係如下所述。亦即，對於位元線BL0至BL(m-1)的單一位元線BL與字元線WL0至WL(n-1)的單一字元線WL的每一組合，單一記憶體胞元MC耦合於位元線BL與字元線WL之間。應注意，在下文中，耦合至特定記憶體胞元MC的字元線WL及位元線BL亦分別被稱為對應於記憶體胞元MC的字元線WL及位元線BL。

圖4示出根據第一實施例的記憶體裝置1的記憶體胞元陣列MCA的結構的一部分的實例。

在特定互連（或配線）層中提供多個字元線WL。每一字元線WL在第一方向D1上延伸。所述多個字元線WL沿第二方向D2依序設置成有間距地彼此相鄰。第二方向D2與第一方向D1相交，且例如與第一方向D1正交。

在另一互連層中提供多個位元線BL。每一位元線BL例如在第二方向D2上延伸。舉例而言，所述多個位元線BL沿第一方向D1依序設置成有間距地彼此相鄰。

對於單一字元線WL與單一位元線BL的每一組合，在字元線WL與位元線BL之間提供與字元線WL及位元線BL耦合的單一記憶體胞元MC。

記憶體胞元MC包括沿第三方向D3堆疊的MTJ元件（在圖式中，給出了參考符號MTJ）及開關元件S。舉例而言，第三方向D3與第一方向D1及第二方向D2相交，且例如與第一方向及第二方向正交。MTJ元件耦合至例如字元線WL，且開關元件S耦合至例如位元線BL。

儘管圖4示出記憶體胞元陣列MCA的結構的一部分的實例，然而其中設置有字元線WL的互連層或者其中設置有位元線BL的互連層可設置於上部層上。圖4示出其中就記憶體胞元MC中所包括的MTJ元件及開關元件S而言，MTJ元件設置於字元線WL側上，而開關元件S設置於位元線BL側上的實例。本實施例不限於以上內容。MTJ元件可設置於位元線BL側上，而開關元件S可設置於字元線WL側上。 （4）記憶體胞元

在下文中，將闡述根據第一實施例的記憶體裝置1的特定記憶體胞元的配置。在下文中，將闡述單一記憶體胞元MC作為實例，但對於其他記憶體胞元MC中的每一者，相同的說明亦成立。

圖5是示出根據第一實施例的記憶體裝置1的特定記憶體胞元MC的配置的實例的剖視圖。

如已參照圖4闡述，記憶體胞元MC包括作為可變電阻元件的MTJ元件以及開關元件S。舉例而言，開關元件S的第一端耦合至位元線BL，開關元件S的第二端耦合至MTJ元件的第一端，而MTJ元件的第二端耦合至字元線WL。

開關元件S為例如位於兩個端子之間的開關元件。當施加於所述兩個端子之間的電壓小於臨限值時，開關元件處於關斷狀態，例如高電阻狀態。當施加於所述兩個端子之間的電壓等於或大於臨限值時，開關元件處於導通狀態，例如，低電阻狀態。不管電壓的極性如何，開關元件均可具有此種功能。

作為本實施例中的開關元件，將闡述具有以下特性的開關元件作為實例：在特定電壓下電阻值迅速降低，且因此，所施加的電壓迅速降低且電流增加（驟回（snap back））。應注意，用於具有此種特性的開關元件的材料是根據記憶體胞元的特性來適當地選擇及使用。稍後將闡述操作。

MTJ元件包括鐵磁體（鐵磁層）SL、非磁體（非磁性層）TB及鐵磁體（鐵磁層）RL。所述三個層：鐵磁體SL、非磁體TB及鐵磁體RL以例如鐵磁體SL、非磁體TB及鐵磁體RL的次序自MTJ元件的第一端側朝向第二端側進行堆疊。

非磁體TB用作例如穿隧障壁層（tunnel barrier layer）。亦即，鐵磁體SL、非磁體TB及鐵磁體RL形成磁性穿隧接面。鐵磁體RL在特定方向上具有固定磁化，且用作例如參考層。此處，「固定磁化」意味著磁化方向不會由於量值可使得鐵磁體SL的磁化方向發生切換的電流（自旋扭矩）而改變。鐵磁體SL是具有可變磁化方向的鐵磁層，且用作儲存層。此處，「可變磁化」意味著磁化方向由於量值可使得鐵磁體SL的磁化方向發生切換的電流（自旋扭矩）而改變。

鐵磁體SL、非磁體TB及鐵磁體RL構成的集合表現出TMR效應。TMR效應是指以下現象：在所述現象中，包括夾著絕緣體的兩個鐵磁體的結構相依於所述兩個鐵磁體的磁化方向是平行（parallel，P）還是反平行（antiparallel，AP）而表現出不同的電阻值。當所述兩個鐵磁體的磁化方向平行時，所述結構表現出的電阻值低於當所述兩個鐵磁體的磁化方向反平行時的電阻值。

在其中鐵磁體RL的磁化方向與鐵磁體SL的磁化方向平行的情形中，MTJ元件的電阻值低於在其中所述兩個磁化方向反平行的情形中的電阻值。亦即，MTJ元件被設定為低電阻狀態LRS。低電阻狀態LRS亦稱為「平行（P）狀態」。舉例而言，將資料「0」定義為儲存於包括處於低電阻狀態LRS的MTJ元件的記憶體胞元MC中。

在其中鐵磁體RL的磁化方向與鐵磁體SL的磁化方向反平行的情形中，MTJ元件的電阻值高於在其中所述兩個磁化方向平行的情形中的電阻值。亦即，MTJ元件被設定為高電阻狀態HRS。高電阻狀態HRS亦稱為「反平行（AP）狀態」。舉例而言，將資料「1」定義為儲存於包括處於高電阻狀態HRS的MTJ元件的記憶體胞元MC中。

在以下說明中，出於使說明簡潔的目的，假定當MTJ元件處於低電阻狀態LRS時，包括MTJ元件的記憶體胞元MC亦處於低電阻狀態LRS，而當MTJ元件處於高電阻狀態HRS時，包括MTJ元件的記憶體胞元MC亦處於高電阻狀態HRS。

圖5中所示MTJ元件僅為實例，且MTJ元件可包括除了上述層以外的又一些層。另外，圖5中所示MTJ元件與開關元件S之間的耦合關係亦僅為實例，且本實施例不限於此。舉例而言，MTJ元件的鐵磁體SL、非磁體TB及鐵磁體RL的堆疊次序可與上述次序相反。另外，開關元件S及MTJ元件耦合於位元線BL與字元線WL之間的次序可與上述次序相反。

接下來，將進一步闡述鐵磁體SL、非磁體TB及鐵磁體RL。非磁體TB表現出例如絕緣性質，且包含非磁性材料。舉例而言，非磁體TB包含氧及鎂或者氧化鎂（MgO）。

鐵磁體SL具有導電性，且包含鐵磁材料。舉例而言，鐵磁體SL包含鐵鈷硼（FeCoB）或硼化鐵（FeB）。

鐵磁體RL具有導電性，且包含具有沿與鐵磁體RL與另一層之間的介面垂直的方向的易磁化軸（easy magnetization axis）的鐵磁材料。舉例而言，鐵磁體RL包含鐵鈷硼（FeCoB）作為具有垂直磁化的鐵磁體。鐵磁體RL可包含鈷鉑（CoPt）、鈷鎳（CoNi）及鈷鈀（CoPd）中的至少一者。

鐵磁體RL的磁化方向是固定的，且面對鐵磁體SL側上的方向或者相反的方向（在圖5所示實例中，其面對鐵磁體SL側的相對側）。

鐵磁體SL的磁化方向可沿易磁化軸切換，且藉由對鐵磁體SL的磁化方向進行切換來將資料寫入於記憶體胞元MC中。出於此目的，可對記憶體裝置1應用自旋注入寫入方法（spin-injection writing method）。在自旋注入寫入方法中，將寫入電流施加至MTJ元件，且藉由所述寫入電流來控制鐵磁體SL的磁化方向。亦即，使用由寫入電流產生的自旋轉移扭矩（spin transfer torque，STT）效應。

當在圖5中所示箭頭A1的方向上，即在自鐵磁體SL朝向鐵磁體RL的方向上，向MTJ元件施加寫入電流時，鐵磁體SL的磁化方向變得相對於鐵磁體RL的磁化方向而言平行。當在圖5中所示箭頭A2的方向上，即在自鐵磁體RL朝向鐵磁體SL的方向上，向MTJ元件施加寫入電流時，鐵磁體SL的磁化方向變得相對於鐵磁體RL的磁化方向而言反平行。

圖6示出表示記憶體胞元MC的開關元件S的電流-電壓（current-voltage，I-V）特性的曲線圖的實例。曲線圖的水平軸表示施加至開關元件S的電壓VS。曲線圖的垂直軸表示流經開關元件S的電流IS。在特定方向上流動的電流IS被定義為正電流，而施加至開關元件S以使所述電流IS在所述特定方向上流動的電壓被定義為正電壓。

舉例而言，將闡述其中施加至記憶體胞元MC的電壓被改變成使得電壓VS自零伏（V）逐漸增大的情形。

電流IS持續增大，直至電壓VS達到電壓V1為止。當電壓VS達到電壓V1時，開關元件S自關斷狀態改變為導通狀態，且MTJ元件的電阻的量值在整個記憶體胞元MC的電阻中變得佔主導地位。因此，施加至開關元件S的電壓的量值減小，且舉例而言，電壓VS自電壓V1過渡至正電壓V2。另一方面，當開關元件轉變為導通狀態時，電流IS迅速增大。此時的電壓VS及電流IS亦可被視為遵循圖6所示曲線圖中的負電阻區。舉例而言，感測放大器SA不在所述迅速增大之前偵測電流IS，但可在所述迅速增大之後偵測電流IS。

隨後，在其中施加至記憶體胞元MC的電壓被改變以降低電壓VS的情形中，當電壓VS達到電壓V2時，開關元件S自導通狀態改變至關斷狀態，且電流IS迅速減小。舉例而言，感測放大器SA不在所述迅速減小之後偵測電流IS。

如圖6所示曲線圖中所示，當施加至開關元件S的電壓VS的正負反轉時，電流IS的正負反轉。亦即，開關元件S具有在兩個方向（正方向與負方向）上彼此對稱的I-V特性。

圖7示出表示記憶體胞元MC的I-V特性的曲線圖的實例。曲線圖的水平軸表示電壓VMC，電壓VMC具有施加至記憶體胞元MC的電壓的量值（對應的位元線BL與字元線WL之間的電位差）。曲線圖的垂直軸以對數標度表示具有流經記憶體胞元MC的胞元電流的量值的電流IMC。在圖7所示曲線圖中由虛線表示的部分表示實際上不出現的虛擬特性。

首先，對於其中記憶體胞元MC處於高電阻狀態HRS的情形與其中記憶體胞元MC處於低電阻狀態LRS的情形二者，以下說明成立。

當電壓VMC逐漸增大時，電流IMC持續增加，直至電壓VMC達到電壓VSB（圖7中所示區(a)）。當電壓VMC進一步增大時，曲線圖的函數在電壓VMC為電壓VSB的點上具有不連續性。亦即，當電壓VMC達到電壓VSB時，電流IMC迅速增大。在電流IMC如此迅速增大之後，電流IMC相對於電壓VMC的量值的任何變化而連續變化，且電壓VMC越大，則電流IMC越大（圖7中所示區(b)）。舉例而言，感測放大器SA不在所述迅速增大之前偵測電流IMC，但可在所述迅速增大之後偵測電流IMC。

接下來，將以比較方式闡述其中記憶體胞元MC處於高電阻狀態HRS的情形與其中記憶體胞元MC處於低電阻狀態LRS的情形。

在電流IMC的以上迅速增大之前，當記憶體胞元MC處於低電阻狀態LRS時與當記憶體胞元MC處於高電阻狀態HRS時，電流IMC實質上相同。此乃因以下闡述的原因。

電流IMC的以上迅速增大是由記憶體胞元MC中的開關元件S自關斷狀態過渡至導通狀態從而變得導電而引起。在電流IMC迅速增大之前，開關元件S處於關斷狀態，且因此開關元件S的電阻遠大於MTJ元件的電阻。因此，在電流IMC迅速增大之前，開關元件S的電阻的量值在整個記憶體胞元MC的電阻中佔主導地位，且在其中記憶體胞元MC處於低電阻狀態LRS的情形與其中記憶體胞元MC處於高電阻狀態HRS的情形之間，記憶體胞元MC的電阻實質上相同。

另一方面，在電流IMC的以上迅速增大之後，當向記憶體胞元MC施加特定電壓時，MTJ元件處於低電阻狀態LRS時的電流IMC大於MTJ元件處於高電阻狀態HRS時的電流IMC。此乃因在開關元件S處於導通狀態的同時，MTJ元件的電阻的量值在整個記憶體胞元MC的電阻中佔主導地位。

將闡述其中在電流IMC迅速增大之後電壓VMC減小的情形。如以下將闡述，當電壓VMC減小時，曲線圖的函數在電壓VMC為特定電壓的點上具有不連續性。

當記憶體胞元MC處於低電阻狀態LRS時，當電壓VMC達到電壓VhldL時，電流IMC迅速減小。另一方面，當記憶體胞元MC處於高電阻狀態HRS時，當電壓VMC達到電壓VhldH時，電流IMC迅速減小。電壓VhldL及VhldH各自小於電壓VSB。電壓VhldH大於電壓VhldL。在電流IMC如此迅速減小之後，電流IMC根據在電流IMC的上述迅速增大之前電流IMC所基於的I-V特性而變化（圖7中所示區(a)）。此意味著開關元件S已自導通狀態改變為關斷狀態。舉例而言，感測放大器SA不在所述迅速減小之後偵測電流IMC。 （5）與向記憶體胞元施加電壓相關的電路

圖8示出根據第一實施例的記憶體裝置1的寫入驅動器CWD、預充電電路CPC、感測放大器SA、寫入驅動器RWD、預充電電路RPC及讀取槽RS中的每一者的電路配置的實例。以下闡述的電路配置僅為實例，且可使用達成等效功能的另一電路配置。在以下說明中，作為讀取操作或寫入操作的目標的特定記憶體胞元MC亦稱為所選擇的記憶體胞元MC。

寫入驅動器CWD包括例如電流源CS1、電晶體Tr1及電晶體Tr2。電晶體Tr1為例如p通道MOS電晶體。

電壓VHH被施加至電流源CS1的輸入端，且電流源CS1的輸出端耦合至電晶體Tr1的第一端。電壓VHH是由例如外部電源來供應。

電晶體Tr1的第二端耦合至全域位元線GBL。控制訊號S1被輸入至電晶體Tr1的閘極。控制訊號S1是由例如定序器15來供應。此亦適用於在以下說明中被闡述為輸入至特定電晶體Tr的閘極的其他控制訊號。

電晶體Tr2的第一端耦合至全域位元線GBL，而電晶體Tr2的第二端被例如接地。控制訊號S2被輸入至電晶體Tr2的閘極。在本說明書中被闡述為接地的每一組件未必接地，且若例如每一組件處於記憶體裝置1中所使用的若干參考電位之中的低參考電位，則足矣。

預充電電路CPC包括例如電晶體Tr3。電壓VPRE被施加至電晶體Tr3的第一端，而電晶體Tr3的第二端耦合至全域位元線GBL。控制訊號S3被輸入至電晶體Tr3的閘極。電壓VPRE是由例如外部電源或電壓產生器151來供應。

感測放大器SA包括例如電晶體Tr4、開關SW1、SW2及SW3以及運算放大器電路AMP。

舉例而言，電壓VHH被施加至電晶體Tr4的第一端，而電晶體Tr4的第二端耦合至開關SW1的第一端。電壓VCLMP被施加至電晶體Tr4的閘極。舉例而言，電壓VHH是由外部電源來供應，而電壓VCLMP是由電壓產生器151來供應。舉例而言，在讀取操作中施加至與所選擇記憶體胞元MC對應的位元線BL的電壓藉由電壓VHH及電壓VCLMP來確定。

開關SW1的第二端耦合至全域位元線GBL。開關SW1為例如位於兩個端子之間的開關元件，且可在開關SW1處於導通狀態的同時在第一端與第二端之間傳送電壓。開關SW1為例如場效電晶體，例如n通道MOS電晶體。在本說明書中，將在假定開關SW1為n通道MOS電晶體的情況下作出闡述。除非另有說明，否則此亦適用於其他開關SW。

某一控制訊號被輸入至開關SW1的控制閘極（在下文中，亦稱為閘極或控制端）。控制訊號由例如定序器15來供應。此亦適用於在以下說明中被闡述為輸入至特定開關SW的閘極的其他控制訊號。

開關SW2的第一端耦合至全域位元線GBL，而開關SW2的第二端耦合至運算放大器電路AMP的非反相輸入端子。特定的控制訊號被輸入至開關SW2的閘極。在操作實例的說明中將參照圖8中所示參考符號Vsmpl。

開關SW3的第一端耦合至全域位元線GBL，而開關SW3的第二端耦合至運算放大器電路AMP的反相輸入端子。特定的控制訊號被輸入至開關SW3的閘極。在操作實例的說明中將參照圖8中所示參考符號Veval。

運算放大器電路AMP基於施加至反相輸入端子的電壓來放大施加至非反相輸入端子的電壓，並輸出訊號SADOUT，訊號SADOUT是所述放大的結果。讀取資料是基於訊號SADOUT。

寫入驅動器RWD包括例如電流源CS2、電晶體Tr5及電晶體Tr6。電晶體Tr5為例如p通道MOS電晶體。

舉例而言，電壓VHH被施加至電流源CS2的輸入端，且電流源CS2的輸出端耦合至電晶體Tr5的第一端。電壓VHH是由例如外部電源來供應。

電晶體Tr5的第二端耦合至全域字元線GWL。控制訊號S4被輸入至電晶體Tr5的閘極。

電晶體Tr6的第一端耦合至全域字元線GWL，而電晶體Tr6的第二端被例如接地。控制訊號S5被輸入至電晶體Tr6的閘極。

預充電電路RPC包括例如電晶體Tr7。舉例而言，電壓VPRE被施加至電晶體Tr7的第一端，而電晶體Tr7的第二端耦合至全域字元線GWL。控制訊號S6被輸入至電晶體Tr7的閘極。電壓VPRE是由例如外部電源或電壓產生器151來供應。

讀取槽RS包括例如電晶體Tr8。電晶體Tr8的第一端耦合至全域字元線GWL，而電晶體Tr8的第二端被例如接地。控制訊號S7被輸入至電晶體Tr8的閘極。 [操作實例]

在下文中，將闡述其中根據第一實施例的記憶體裝置1執行特定讀取操作的操作實例。讀取操作亦可稱為例如自參考讀取操作（self-reference read operation）。

圖9示出定時圖表的實例，所述定時圖表示出當根據第一實施例的記憶體裝置1執行讀取操作時，施加至與所選擇記憶體胞元MC對應的位元線BL及字元線WL的電壓的時間變化。在操作實例的說明書中提及的位元線BL及字元線WL分別為與所選擇記憶體胞元MC對應的位元線BL及字元線WL。以下闡述的讀取操作僅為實例，且根據本實施例的讀取操作不限於此。

在讀取操作中，在所選擇記憶體胞元MC上依序執行第一感測操作、第一寫入操作及第二感測操作，且在第二感測操作之後確定在第一感測操作開始時儲存於所選擇記憶體胞元MC中的資料。亦可基於確定結果來執行第二寫入操作。

在以下說明中，在其中闡述施加至特定互連的電壓的控制的情形中，除非明確闡述此後對所述互連實行另一控制，否則繼續進行關於所述互連而闡述的所述控制。

在以下說明中，藉由例如由定序器15對列解碼器13、寫入驅動器RWD、預充電電路RPC、讀取槽RS及列傳送開關組RTS的控制來達成將所述電壓施加至字元線WL。藉由例如由定序器15對行解碼器12、寫入驅動器CWD、預充電電路CPC、感測放大器SA及行傳送開關組CTS的控制來達成將所述電壓施加至位元線BL。

在讀取操作開始之前的時間T00處，將電壓VPRE施加至位元線BL及字元線WL中的每一者。電壓VPRE的施加是藉由將預充電電路CPC及RPC的電晶體Tr3及Tr7轉變為導通狀態來達成。

首先，將闡述在第一感測操作中執行的控制。

在時間T01處，在將電壓VPRE施加至字元線WL的同時，將施加至位元線BL的電壓自電壓VPRE增大至電壓VBLP。可藉由將感測放大器SA的開關SW1轉變為導通狀態來施加電壓VBLP。電壓VBLP與電壓VPRE之間的差小於電壓VSB（圖7）。

在位元線BL的電位（在下文中，亦稱為電壓）由於電壓VBLP的施加而穩定化之後，在時間T02處，將感測放大器SA的開關SW1轉變為關斷狀態，且位元線BL處於浮置狀態。

隨後，在時間T03處，在位元線BL保持處於浮置狀態的同時，將施加至字元線WL的電壓自電壓VPRE降低至電壓VSS。可藉由將讀取槽RS的電晶體Tr8轉變為導通狀態來施加電壓VSS。電壓VSS為例如地電壓（ground voltage）。

在字元線WL的電壓藉由電壓VSS的施加而降低時，位元線BL與字元線WL之間的電壓差超過電壓VSB。如上所述，當電壓差達到電壓VSB時，所選擇記憶體胞元MC中的開關元件S自關斷狀態改變為導通狀態且變得導電，且流經所選擇記憶體胞元MC的胞元電流迅速增大。胞元電流經由字元線WL以及讀取槽RS的電晶體Tr8自位元線BL流出。因此，位元線BL的電壓降低。在圖9中，所述降低開始的時間被表示為時間T04。

位元線BL的電壓的降低導致位元線BL與字元線WL之間的電壓差的降低。在其中所選擇記憶體胞元MC例如處於高電阻狀態HRS的情形中，當電壓差減小至達到電壓VhldH（圖7）時，胞元電流迅速減小，且因此位元線BL的電壓穩定化。亦即，位元線BL的電壓在較被施加電壓VSS的字元線WL的電壓高出電壓VhldH的電壓處穩定化。在下文中，將闡述其中所選擇記憶體胞元MC在第一感測操作開始時處於高電阻狀態HRS的情形。

將闡述在隨後的第一寫入操作中執行的控制。

在時間T11處，舉例而言，控制自寫入驅動器CWD的電流源CS1供應的寫入電流以出現的次序流經位元線BL、所選擇記憶體胞元MC及字元線WL。當寫入驅動器CWD的電晶體Tr1轉變為導通狀態且電晶體Tr2轉變為關斷狀態，且寫入驅動器RWD的電晶體Tr6轉變為導通狀態且電晶體Tr5轉變為關斷狀態時，會達成此種效果。寫入電流用作在圖5所示實例的方向A1上流動的寫入電流，且因此，MTJ元件轉變為低電阻狀態LRS，即，所選擇記憶體胞元MC轉變為低電阻狀態LRS。圖9示出當寫入電流如上所述流動時，位元線BL的電壓一度變為電壓VWT，且字元線WL的電壓為VSS。舉例而言，電壓VWT與電壓VSS之間的差大於電壓VSB。在寫入電流流動的同時，位元線BL的電壓在圖9中被示出為恆定，但未必恆定。

隨後，在時間T12處，將電壓VPRE施加至位元線BL及字元線WL中的每一者。如結合時間T00所闡述，電壓VPRE的施加是藉由預充電電路CPC及RPC而達成。此時，寫入驅動器CWD的電晶體Tr1及寫入驅動器RWD的電晶體Tr6轉變為關斷狀態。

將闡述在隨後的第二感測操作中執行的控制。

在時間T21處，如結合時間T01所闡述，在將電壓VPRE施加至字元線WL的同時，將施加至位元線BL的電壓自電壓VPRE增大至電壓VBLP。

如結合時間T02所闡述，在位元線BL的電壓由於電壓VBLP的施加而穩定化之後，位元線BL在時間T22處處於浮置狀態。

隨後，在時間T23處，如結合時間T03所闡述，在位元線BL保持處於浮置狀態的同時，將施加至字元線WL的電壓自電壓VPRE降低至電壓VSS。

在字元線WL的電壓由於電壓VSS的施加而降低的同時，位元線BL與字元線WL之間的電壓差超過電壓VSB。如上所述，當電壓差達到電壓VSB時，位元線BL的電壓如在第一感測操作中一樣降低。在圖9中，所述降低開始的時間被表示為時間T24。

位元線BL的電壓的降低導致位元線BL與字元線WL之間的電壓差的降低。當電壓差減小至達到電壓VhldL（圖7）時，胞元電流迅速減小，且因此位元線BL的電壓穩定化。亦即，位元線BL的電壓在較被施加電壓VSS的字元線WL的電壓高出電壓VhldL的電壓處穩定化。

以上已關於第一感測操作及第二感測操作中的每一者闡述了對位元線BL及字元線WL中的每一者的電壓的控制。當位元線BL的電壓如上所述降低時，在第一感測操作與第二感測操作之間，位元線BL的所述電壓的降低速率與位元線BL在所述降低之後穩定化的電壓的降低速率有所不同。利用第一感測操作與第二感測操作之間的此種不同，在第二感測操作之後確定在第一感測操作開始時儲存於所選擇記憶體胞元MC中的資料。在下文中，將詳細闡述對資料的所述確定。

圖10是用於闡釋由根據第一實施例的記憶體裝置1的感測放大器SA在第一感測操作及第二感測操作中進行的電壓取樣的定時的圖。

圖10示出其中圖9中所示位元線BL在第一感測操作及第二感測操作中的電壓的波形被疊加的圖。更具體而言，所述兩個波形被疊加成使得位元線BL開始放電的時間T04與T24在水平軸上處於同一位置。在圖10所示實例中，自時間T01至時間T03為止的時間與自時間T21至時間T23為止的時間相同。自時間T03至時間T04為止的時間實質上等於自時間T23至時間T24為止的時間。在以此種方式示出的圖10中，水平軸表示自放電開始時間起經過的時間，而垂直軸表示位元線BL在第一感測操作及第二感測操作中的每一者中的電壓。

如圖10中所示，位元線BL的電壓在第二感測操作的情形中較在第一感測操作的情形中降低得更快。此乃因當如在第二感測操作中所選擇記憶體胞元MC處於低電阻狀態LRS時，流經所選擇記憶體胞元MC的胞元電流大於當如在第一感測操作中所選擇記憶體胞元MC處於高電阻狀態HRS時的情形。此外，位元線BL的在所述降低之後穩定化的電壓在第二感測操作的情形中較在第一感測操作的情形中低。此乃因如參照圖7所闡述，在其中所選擇記憶體胞元MC處於高電阻狀態HRS的情形與其中所選擇記憶體胞元MC處於低電阻狀態LRS的情形之間，所選擇記憶體胞元MC的I-V特性有所不同。

圖10進一步藉由交替出現的長虛線及短虛線示出以下狀態：在所述狀態中，第一感測操作與第二感測操作之間的位元線BL的電壓差根據已自位元線BL的放電開始經過相同時間的時間點處的經過時間而變化。以下闡述的電壓差的變化是基於例如如上所述的位元線BL的電壓降低的不同。

在放電開始時，位元線BL在第一感測操作與第二感測操作中的電壓相等，且該些電壓之間不存在差異。

直至自放電開始經過時間Δt1為止，電壓差隨著經過時間的增加而增大。

隨後，直至經過時間Δt2為止，電壓差隨著經過時間的增加而減小。在已自放電開始起經過為時間Δt1與時間Δt2之和的時間的時間點處，位元線BL在第二感測操作中的電壓穩定化。

隨後，直至進一步經過時間Δt3為止，電壓差隨著經過時間的增加而進一步減小。所述電壓差以與位元線BL在第一感測操作中的電壓降低速率相同的速率降低，且在自放電開始起經過為時間Δt1、時間Δt2及時間Δt3之和的時間的時間點處穩定化。此乃因當自放電開始起經過為時間Δt1、時間Δt2及時間Δt3之和的時間時，位元線BL在第一感測操作中的電壓穩定化。在圖10中，穩定化之後的電壓差被表示為電壓差VD1x。

在第一感測操作中，在自放電開始時間T04起經過時間Δts時的時間（在圖10中被表示為時間T04s）處對位元線BL的電壓進行取樣。時間Δts例如大於或等於時間Δt1且小於為時間Δt1、時間Δt2及時間Δt3之和的時間。圖10示出其中時間Δts大於或等於時間Δt1但小於為時間Δt1與時間Δt2之和的時間的情形。舉例而言，在定序器15的控制下，當感測放大器SA的開關SW2轉變為導通狀態且開關SW3轉變為關斷狀態時，執行所述取樣，且因此位元線BL的電壓被施加至運算放大器電路AMP的非反相輸入端子。在本說明書中，藉由第一感測操作而被取樣的電壓被稱為電壓Vsmpl。另外，在本說明書中，以此種方式對電壓進行取樣亦被稱為感測或偵測。

在已自時間T04起經過時間Δts的時間處，胞元電流流經所選擇的記憶體胞元MC，且因此位元線BL的電壓不穩定。亦即，電壓Vsmpl是在位元線BL的電壓正在改變的同時被取樣。

在第二感測操作中，在自放電開始時間T24經過時間Δts時的時間（在圖10中被表示為時間T24s）處對位元線BL的電壓進行取樣。舉例而言，當感測放大器SA的開關SW2轉變為關斷狀態且開關SW3轉變為導通狀態時，在定序器15的控制下執行所述取樣，且因此位元線BL的電壓被施加至運算放大器電路AMP的反相輸入端子。在本說明書中，藉由第二感測操作而被取樣的電壓被稱為電壓Veval。電壓Veval較電壓Vsmpl低一電壓差VD1。電壓差VD1大於電壓差VD1x。

在其中時間Δts大於或等於時間Δt1但小於為時間Δt1與時間Δt2之和的時間的情形中，當已自時間T24起經過時間Δts時，胞元電流流經所選擇記憶體胞元MC，且因此位元線BL的電壓不穩定。亦即，電壓Veval是在位元線BL的電壓正在改變的同時被取樣。

基於反相輸入端子的電壓Veval來放大非反相輸入端子的電壓Vsmpl的結果反映於自運算放大器電路AMP輸出的訊號SADOUT中，且訊號SADOUT的電壓轉變為高（H）位準。

訊號SADOUT的電壓處於H位準的事實意味著在第一感測操作的開始與第二感測操作的開始之間，儲存於所選擇記憶體胞元MC中的資料有所不同。因此，舉例而言，定序器15基於訊號SADOUT的電壓處於H位準的事實而確定出在第一感測操作開始時，與在第二感測操作期間儲存的資料「0」不同的資料「1」被儲存於所選擇記憶體胞元MC中。因此，在參照圖9及圖10所闡述的讀取操作中，資料「1」被讀取。另一方面，舉例而言，定序器15根據所述確定來執行使在第一感測操作開始時儲存的資料「1」被再次儲存於所選擇記憶體胞元MC中的第二寫入操作。

在以上內容中，已闡述時間Δts例如大於或等於時間Δt1且小於為時間Δt1、時間Δt2及時間Δt3之和的時間。舉例而言，只要在第一感測操作及第二感測操作中的每一者中位元線BL的電壓差在已自位元線BL的放電開始起經過時間Δts的時間點處大於電壓差VD1x，時間Δts便可小於時間Δt1。

在以上內容中，已闡述其中所選擇記憶體胞元MC在第一感測操作開始時處於高電阻狀態HRS的情形。亦將簡要闡述在第一感測操作開始時所選擇記憶體胞元MC處於低電阻狀態LRS的情形。

在此種情形中，位元線BL在第一感測操作中的電壓降低與位元線BL在第二感測操作中的電壓降低實質上相同。因此，藉由第一感測操作而被取樣的電壓Vsmpl與電壓Veval實質上相同。由於電壓Vsmpl與電壓Veval實質上相同，且慮及偏移電壓（offset voltage），訊號SADOUT的電壓轉變為低（L）位準。舉例而言，定序器15基於訊號SADOUT的電壓處於L位準的事實而確定出在第一感測操作開始時，在第二感測操作期間儲存的資料「0」亦被儲存於所選擇記憶體胞元MC中。因此，資料「0」被讀取。

在以上內容中，已闡述其中執行用於將所選擇記憶體胞元MC轉變為低電阻狀態LRS的控制來作為第一寫入操作的情形。然而，本實施例不限於以上內容。本說明書中所揭露的技術亦適用於其中執行用於將所選擇記憶體胞元MC轉變為高電阻狀態HRS的控制來作為第一寫入操作的情形。 [有利效果]

在讀取操作中，根據第一實施例的記憶體裝置1對所選擇記憶體胞元MC依序執行第一感測操作、第一寫入操作及第二感測操作。

在第一感測操作及第二感測操作的每一者中，記憶體裝置1對與所選擇記憶體胞元MC對應的字元線WL及位元線BL實行以下控制。首先，記憶體裝置1藉由施加電壓VBLP來使位元線BL的電壓穩定化，且然後將位元線BL轉變為浮置狀態。記憶體裝置1將電壓VSS施加至字元線WL，同時使位元線BL保持處於浮置狀態。在字元線WL的電壓由於電壓VSS的施加而降低的同時，位元線BL與字元線WL之間的電壓差超過電壓VSB。如上所述，當電壓差達到電壓VSB時，所選擇記憶體胞元MC中的開關元件S自關斷狀態轉變為導通狀態且變得導電，且流經所選擇記憶體胞元MC的胞元電流迅速增大。胞元電流經由字元線WL以及讀取槽RS的電晶體Tr8自位元線BL流出。因此，位元線BL的電壓降低。藉由此種方式，記憶體裝置1在第一感測操作及第二感測操作中的每一者中使位元線BL的電壓降低。

在位元線BL的電壓的此種降低中，在其中所選擇記憶體胞元MC處於高電阻狀態HRS的情形與其中所選擇記憶體胞元MC處於低電阻狀態LRS的情形之間，位元線BL的所述電壓的降低速率與位元線BL在所述降低之後穩定化的電壓的降低速率有所不同。

在第一感測操作中，記憶體裝置1在已自位元線BL的放電開始的時間T04起經過參照圖10闡述的時間Δts時到達的時間T04s處對位元線BL的電壓Vsmpl進行取樣。在第二感測操作中，記憶體裝置1在已自位元線BL的放電開始的時間T24起經過時間Δts時到達的時間T24s處對位元線BL的電壓Veval進行取樣。在藉由此種方式實行所述取樣時，至少在其中所選擇記憶體胞元MC處於高電阻狀態HRS的情形中，位元線BL的電壓持續改變。

舉例而言，將闡述其中所選擇記憶體胞元MC在第一感測操作開始時處於高電阻狀態HRS且所選擇記憶體胞元MC在第二感測操作期間處於低電阻狀態LRS的情形。在此種情形中，如上所述被取樣的電壓Vsmpl與電壓Veval之間的差是電壓差VD1。另一方面，當在第一感測操作與第二感測操作二者中降低之後位元線BL的電壓穩定的定時處對電壓進行取樣時（在下文中，稱為比較實例的情形），所取樣的電壓之間的差是電壓差VD1x。如參照圖10所述，電壓差VD1大於電壓差VD1x。記憶體裝置1基於電壓差VD1來確定在第一感測操作開始時儲存於所選擇記憶體胞元MC中的資料。

如上所述，相較於比較實例的情形而言，在其中所選擇記憶體胞元MC處於高電阻狀態HRS的情形中及在其中所選擇記憶體胞元MC處於低電阻狀態LRS的情形中，記憶體裝置1可基於更大的感測餘裕來執行讀取操作。舉例而言，即使當放電之後位元線BL的電壓存在再現性變化（reproducibility variation）時，記憶體裝置1亦可準確地執行讀取操作。因此，利用根據第一實施例的記憶體裝置1，可降低錯誤讀取的頻率，且可便於用於執行準確讀取操作的運算放大器電路AMP的設計。

此外，利用記憶體裝置1，在第一感測操作及第二感測操作中的每一者中，自位元線BL的電壓的放電開始至位元線BL的電壓的取樣為止的時間較在比較實例的情形中短。因此，利用根據第一實施例的記憶體裝置1，可提高讀取操作的速度。

此外，利用根據第一實施例的記憶體裝置1，亦可獲得以下闡述的有利效果。圖11是用於闡釋可由根據第一實施例的記憶體裝置1獲得的又一些有利效果的圖。

在圖9所示實例中的第一感測操作中，在位元線BL的電壓在時間T04之後降低的同時，胞元電流經由所選擇記憶體胞元MC自位元線BL流動至字元線WL。當所選擇記憶體胞元MC處於高電阻狀態HRS時，胞元電流可用作在圖5所示實例的方向A1上流動的寫入電流，且因此，MTJ元件可被轉變為低電阻狀態LRS，亦即，所選擇記憶體胞元MC可轉變為低電阻狀態LRS。此意味著儲存於所選擇記憶體胞元MC中的資料可在第一感測操作的中間被反轉（讀取擾動（read disturb））。另一方面，在圖9所示實例的第二感測操作中，不會發生此種資料反轉。此乃因在第一寫入操作及第二感測操作中，胞元電流被控制成在同一方向上流經所選擇記憶體胞元MC。

圖11是藉由將圖10中的第一感測操作中的位元線BL的波形替換為其中在早期定時處發生此種資料反轉的情形中的波形而獲得。

如圖11中所示，記憶體裝置1可在第一感測操作與第二感測操作中的位元線BL的電壓差由於資料反轉而消失之前實行電壓取樣。

因此，即使當在第一感測操作中發生此種資料反轉時，根據第一實施例的記憶體裝置1亦可在第一感測操作開始時準確地讀取儲存於所選擇記憶體胞元中的資料。 [修改形式]

將闡述其中記憶體裝置1執行特定讀取操作的另一操作實例。將主要闡述與上述操作實例的不同以及有利效果。

圖12示出定時圖表的實例，所述定時圖表示出當根據第一實施例的修改形式的記憶體裝置1執行讀取操作時，施加至與所選擇記憶體胞元MC對應的位元線BL及字元線WL的電壓的時間變化。

同樣在讀取操作中，對所選擇記憶體胞元MC依序執行第一感測操作、第一寫入操作及第二感測操作，且在第二感測操作之後確定出在第一感測操作開始時儲存於所選擇記憶體胞元MC中的資料。亦可基於確定結果來執行第二寫入操作。

在讀取操作開始之前的時間T30處，針對位元線BL及字元線WL實行結合圖9所示時間T00所闡述的控制。

首先，將闡述在第一感測操作中執行的控制。

在就圖9所示第一感測操作而言的直至時間T04為止的說明中，時間T01被替換為時間T31、時間T02被替換為時間T32、時間T03被替換為時間T33且時間T04被替換為時間T34的說明成立。將闡述時間T34及隨後的時間。相似於圖9所示實例，將闡述其中在第一感測操作開始時所選擇記憶體胞元MC處於高電阻狀態HRS的情形。

在時間T34處開始的位元線BL的電壓降低持續發生的同時，在時間T35處將電壓VPRE施加至字元線WL。藉由將讀取槽RS的電晶體Tr8轉變為關斷狀態並將預充電電路RPC的電晶體Tr7轉變為導通狀態來執行電壓VPRE的施加。

在字元線WL的電壓由於電壓VPRE的施加而增大的同時，位元線BL與字元線WL之間的電壓差下降至低於電壓VhldH。如上所述，當電壓差達到電壓VhldH時，所選擇記憶體胞元MC中的開關元件S自導通狀態轉變為關斷狀態，且流經所選擇記憶體胞元MC的胞元電流迅速減小。因此，無胞元電流流經所選擇記憶體胞元MC，且位元線BL的電壓得到保持。

對於隨後的第一寫入操作，在圖9所示第一寫入操作的說明中，時間T11被替換為時間T41且時間T12被替換為時間T42的說明成立。

將闡述在隨後的第二感測操作中執行的控制。

在就圖9所示第二感測操作而言的直至時間T24為止的說明中，時間T21被替換為時間T51、時間T22被替換為時間T52、時間T23被替換為時間T53且時間T24被替換為時間T54的說明成立。將闡述時間T54及隨後的時間。

如結合時間T35所闡述，在時間T54處開始的位元線BL的電壓的降低持續發生的同時，在時間T55處將電壓VPRE施加至字元線WL。

在字元線WL的電壓由於電壓VPRE的施加而增大的同時，位元線BL與字元線WL之間的電壓差下降至低於電壓VhldL。如上所述，當電壓差達到電壓VhldL時，所選擇記憶體胞元MC中的開關元件S自導通狀態轉變為關斷狀態，且流經所選擇記憶體胞元MC的胞元電流迅速減小。因此，無胞元電流流經所選擇記憶體胞元MC，且位元線BL的電壓得到保持。

圖13是用於闡釋由根據第一實施例的修改形式的記憶體裝置1的感測放大器SA在第一感測操作及第二感測操作中進行的電壓取樣的定時的圖。

圖13示出其中圖12中所示位元線BL在第一感測操作及第二感測操作中的電壓的波形被疊加的圖。更具體而言，所述兩個波形被疊加成使得位元線BL開始放電的時間T34與T54在水平軸上處於同一位置。在圖13所示實例中，自時間T31至時間T33為止的時間與自時間T51至時間T53為止的時間相同。自時間T33至時間T34為止的時間實質上等於自時間T53至時間T54為止的時間。此外，在圖13所示實例中，自時間T34至時間T35為止的時間與自時間T54至時間T55為止的時間相同。

相似於圖10，圖13進一步藉由交替出現的長虛線及短虛線示出以下狀態：在所述狀態中，第一感測操作與第二感測操作之間的位元線BL的電壓差根據已自位元線BL的放電開始經過相同時間的時間點處的經過時間而變化。

自當讀取槽RS的電晶體Tr8轉變為導通狀態（讀取槽RS轉變為導通狀態）且放電開始時至當讀取槽RS的電晶體Tr8轉變為關斷狀態（讀取槽RS轉變為關斷狀態）時為止，電壓差與圖10所示實例的情形相同。當讀取槽RS轉變為關斷狀態且預充電電路RPC的電晶體Tr7轉變為導通狀態時，電壓差得到保持。此乃因在第一感測操作及第二感測操作中的每一者中，位元線BL的電壓得到保持。在圖13中，保持之後的電壓差被表示為電壓差VD2x。

在圖12所示實例的操作中，至少在其中所選擇記憶體胞元MC在第一感測操作中處於高電阻狀態HRS的情形中，電壓差VD2x大於例如在上述比較實例的情形中的電壓差VD1x。此乃因自位元線BL的放電開始直至讀取槽RS轉變為關斷狀態為止的時間Δth大於或等於時間Δt1，但小於為時間Δt1、時間Δt2及時間Δt3之和的時間。

圖13示出在第一感測操作中，相似於圖10所示實例，在自放電開始時間T34起經過時間Δts時的時間（在圖13中被表示為時間T34s）處對位元線BL的電壓進行取樣。另外，同樣在第二感測操作中，相似於圖10所示實例，示出在自放電開始時間T54經過時間Δts時的時間（在圖13中被表示為時間T54s）處對位元線BL的電壓進行取樣。圖13示出其中在參照圖10闡述的時間Δts的範圍中時間Δts大於或等於時間Δt1但小於為時間Δt1與時間Δt2之和的時間的情形的實例。在針對第一感測操作及第二感測操作中的每一者進行取樣之後，實行以上闡述的讀取槽RS向關斷狀態的改變。圖12及圖13示出其中時間Δth大於或等於時間Δts但小於為時間Δt1與時間Δt2之和的時間的情形的實例。在第一感測操作及第二感測操作中的每一者中被取樣的位元線BL的電壓差是電壓差VD2。在比較實例的情形中，電壓差VD2大於或等於電壓差VD2x且大於電壓差VD1x。

儘管以上已闡述其中時間Δth大於或等於時間Δts且小於為時間Δt1與時間Δt2之和的時間的情形，但時間Δth不限於此，只要其大於或等於時間Δts即可。在其中就第二感測操作而言時間Δth例如等於或大於為時間Δt1與時間Δt2之和的時間且小於為時間Δt1、時間Δt2及時間Δt3之和的時間的情形中，與就圖12所示實例中的時間T55闡述的情形不同，位元線BL的電壓在讀取槽RS轉變為關斷狀態的定時處是穩定的。

在上文中，已闡述其中時間Δts大於或等於時間Δt1但小於為時間Δt1與時間Δt2之和的時間的情形作為實例。只要時間Δts滿足參照圖10闡述的條件，本修改形式中所揭露的技術便適用。舉例而言，亦將闡述其中時間Δts大於或等於為時間Δt1與時間Δt2之和的時間且小於為時間Δt1、時間Δt2及時間Δt3之和的時間的情形。同樣在此種情形中，就第二感測操作而言，與就圖12所示實例的時間T55闡述的情形不同，位元線BL的電壓在讀取槽RS轉變為關斷狀態的定時處是穩定的。

如上所述，在位元線BL的電壓降低的同時，讀取槽RS可在對電壓的取樣之後在不等待電壓的穩定化的情況下轉變為關斷狀態。在圖12及圖13所示實例中，在第一感測操作與第二感測操作中，自位元線BL的放電開始至讀取槽RS轉變為關斷狀態為止的時間相同。然而，在第一感測操作與第二感測操作之間，自位元線BL的放電開始直至讀取槽RS轉變為關斷狀態為止的時間可有所不同。此外，在第一感測操作及第二感測操作中的每一者中，可在自位元線BL的放電開始的相同定時處將讀取槽RS轉變為關斷狀態，且可在讀取槽RS轉變為關斷狀態之後對位元線BL的電壓進行取樣。

如上所述，在第一實施例的修改形式中，舉例而言，至少在其中所選擇記憶體胞元MC處於高電阻狀態HRS的情形中，在位元線BL的電壓降低的定時處，讀取槽RS轉變為關斷狀態。由於讀取槽RS藉由此種方式在早期轉變為關斷狀態，因此期間電流流經所選擇記憶體胞元MC的時間縮短，且因此記憶體胞元的劣化得到抑制。

利用根據第一實施例的修改形式的記憶體裝置1，即使在讀取槽RS被關斷之後對位元線BL的電壓進行取樣，在第一感測操作與第二感測操作中被取樣的電壓的差亦預期會增大，但由於位元線BL的放電被強制停止，因此位元線BL的電壓可能發生再現性變化。然而，藉由在其中發生再現性變化的情況下在將讀取槽RS關斷之前實行取樣，根據第一實施例的修改形式的記憶體裝置1可抑制再現性變化並準確地對位元線BL的電壓進行取樣。 ＜第二實施例＞

在下文中，將闡述根據第二實施例的記憶體裝置1a。

將主要就與根據第一實施例的記憶體裝置1的配置的不同來闡述根據第二實施例的記憶體裝置1a的配置。

圖14是示出根據第二實施例的記憶體裝置1a的配置的實例的方塊圖。作為對記憶體裝置1a的配置的說明，圖1的說明中記憶體系統3被替換為記憶體系統3a、記憶體裝置1被替換為記憶體裝置1a且定序器15被替換為定序器15a的說明成立。

應注意，就記憶體裝置1a而言，圖2至圖8的說明中記憶體裝置1被替換為記憶體裝置1a且定序器15被替換為定序器15a的說明成立。記憶體裝置1a的記憶體胞元陣列MCA的多個記憶體胞元MC中的每一者被分組，以便被包括於所述多個組中的任意組中。

定序器15a包括組確定電路152。基於自命令/位址輸入電路14傳送至定序器15a的位址資訊，組確定電路152確定作為讀取操作的目標的記憶體胞元MC被包括於所述多個組中的哪一組中。定序器15a基於所述確定的結果來實行讀取操作中的定時控制。

圖15示出可用作通往根據第二實施例的記憶體裝置1a的每一記憶體胞元MC的電壓傳送路徑的各種互連的佈局的實例。

在圖15所示實例中，字元線WL0至WL(n-1)中的每一者在特定互連層中在第一方向D1上延伸，且該些字元線WL以字元線WL0、字元線WL1、...及字元線WL(n-1)的次序沿第二方向D2有間距地依序相鄰設置。在圖15所示實例中，位元線BL0至BL(m-1)中的每一者在另一互連層中在第二方向D2上延伸，且該些位元線BL以位元線BL0、位元線BL1、...及位元線BL(m-1)的次序沿第一方向D1有間距地依序相鄰設置。

在圖15所示實例中，全域字元線GWL被設置成在第二方向D2上延伸，而全域位元線GBL被設置成在第一方向D1上延伸。

舉例而言，對於全域字元線GWL的耦合至讀取槽RS的一部分及全域字元線GWL的經由列傳送開關組RTS電性耦合至字元線WL0至WL(n-1)中的每一者的一部分而言，以下闡述的關係成立。亦即，自耦合至讀取槽RS的部分至電性耦合至每一字元線WL的部分的距離以字元線WL0、字元線WL1、...及字元線WL(n-1)的次序增大。

舉例而言，對於全域位元線GBL的耦合至感測放大器SA的一部分及全域位元線GBL的經由行傳送開關組CTS電性耦合至位元線BL0至BL(m-1)中的每一者的一部分，以下闡述的關係成立。亦即，自耦合至感測放大器SA的部分至電性耦合至每一位元線BL的部分的距離以位元線BL0、位元線BL1、...及位元線BL(m-1)的次序增大。

根據各種互連的此種佈置，舉例而言，對於自感測放大器SA經由每一記憶體胞元MC通往讀取槽RS的路徑而言，以下闡述的關係成立。在圖15中，此種路徑由二點鏈線（two-dot chain line）表示。

與耦合於位元線BL0與字元線WL(n-1)之間的記憶體胞元MC（在圖15中，附有參考編號MC(n-1,0)）相關的路徑長於與耦合於位元線BL0與字元線WL0之間的記憶體胞元MC（在圖15中，附有參考編號MC(0,0)）相關的路徑。更具體而言，與記憶體胞元MC(n-1,0)相關的路徑長於位元線BL0的分別耦合至記憶體胞元MC(0,0)及MC(n-1,0)的部分之間的路徑以及全域字元線GWL的分別電性耦合至字元線WL0及WL(n-1)的部分之間的路徑。

此外，與耦合於位元線BL(m-1)與字元線WL0之間的記憶體胞元MC（在圖15中，附有參考編號MC(0,m-1)）相關的路徑長於與記憶體胞元MC(0,0)相關的路徑。更具體而言，與記憶體胞元MC(0,m-1)相關的路徑長於全域位元線GBL的分別電性耦合至位元線BL0及BL(m-1)的部分之間的路徑以及字元線WL0的分別耦合至記憶體胞元MC(0,0)及MC(0,m-1)的部分之間的路徑。

如上所述，隨著對應於記憶體胞元MC的字元線WL為字元線WL0、字元線WL1、...及字元線WL(n-1)，自感測放大器SA經由特定記憶體胞元MC通往讀取槽RS的路徑變得更長。在下文中，將假定具有較短路徑的字元線WL（例如字元線WL0）更靠近「近」側，而具有較長路徑的字元線WL（例如字元線WL(n-1)）更靠近「遠」側來給出說明。

另一方面，隨著對應於記憶體胞元MC的位元線BL為位元線BL0、位元線BL1、...及位元線BL(m-1)，所述路徑變得更長。在下文中，將假定具有較短路徑的位元線BL（例如位元線BL0）更靠近「近」側，而具有較長路徑的位元線BL（例如位元線BL(m-1)）更靠近「遠」側來給出說明。

圖16是用於闡釋用於由根據第二實施例的記憶體裝置1a在讀取操作中執行的定時控制的記憶體胞元MC的分組的圖。以下闡述的分組僅為實例，且根據本實施例的分組不限於此。

首先，將闡述字元線WL的分組。

將字元線WL0至WL(n-1)中的每一者包括於多個字元線組WLG中的任一者中。字元線組WLG中的每一者包括例如多個字元線WL。在所有字元線組WLG之中，構成單一字元線組WLG的字元線WL的數目可相同或可不同。

實行分組，進而使得具有較小整數p（p是為1或大於1且為8或小於8的整數）的字元線組WLGp由更靠近「近」側的字元線WL來配置，而具有較大整數p的字元線組WLGp由更靠近「遠」側的字元線WL來配置。

接下來，將闡述位元線BL的分組的實例。

將位元線BL0至BL(m-1)中的每一者包括於多個位元線組BLG中的任一者中。位元線組BLG中的每一者包括例如多個位元線BL。在所有位元線組BLG之中，構成單一位元線組BLG的位元線BL的數目可相同或可不同。

實行分組，進而使得具有較小整數q（q是為1或大於1且為8或小於8的整數）的位元線組BLGq由更靠近「近」側的位元線BL來配置，而具有較大整數q的位元線組BLGq由更靠近「遠」側的位元線BL來配置。

接下來，將闡述記憶體胞元MC的分組。

當將對應於特定記憶體胞元MC的字元線WL包括於字元線組WLGt中且將對應於記憶體胞元MC的位元線BL包括於位元線組BLGu中時，將數值(t + u)賦值給記憶體胞元MC。對於其中t為1至8的整數的每一情形且對於u為1至8的整數的每一情形，實行此種數值賦值。圖16示出藉由此種方式被賦值的數值。

當藉由此種方式賦值給特定記憶體胞元MC的數值為例如6或小於6時，將記憶體胞元MC包括於「近」組中。當藉由此種方式賦值給特定記憶體胞元MC的數值為例如7或大於7且為11或小於11時，將記憶體胞元MC包括於「中間」組中。當藉由此種方式賦值給特定記憶體胞元MC的數值為例如12或大於12時，將記憶體胞元MC包括於「遠」組中。

在下文中，將主要闡述根據第二實施例的記憶體裝置1a的操作與根據第一實施例的記憶體裝置1的操作之間的不同。

對於其中「近」組中的特定記憶體胞元MC是所選擇記憶體胞元MC的情形（在下文中，亦稱為情形「近」）及其中「遠」組中的特定記憶體胞元MC是所選擇記憶體胞元MC的情形（在下文中，亦稱為情形「遠」），與參照圖9及圖10給出的說明等效的說明成立。

圖17是用於闡釋由根據第二實施例的記憶體裝置1a的感測放大器SA在第一感測操作及第二感測操作中進行的電壓取樣的定時的圖。

圖17一起示出在情形「近」中等效於圖10的圖及在情形「遠」中等效於圖10的圖。

就情形「近」而言，對應於圖10所示實例中的時間Δt1的時間被表示為時間Δt1n，且相似地，對應於時間Δt2的時間被表示為時間Δt2n，而對應於時間Δt3的時間被表示為時間Δt3n。就情形「遠」而言，對應於圖10所示實例中的時間Δt1的時間被表示為時間Δt1f，且相似地，對應於時間Δt2的時間被表示為時間Δt2f，而對應於時間Δt3的時間被表示為時間Δt3f。

時間Δt1f長於時間Δt1n，時間Δt2f長於時間Δt2n，而時間Δt3f長於時間Δt3n。此乃因如參照圖15所述，自感測放大器SA經由所選擇記憶體胞元MC通往讀取槽RS的路徑在情形「遠」中較在情形「近」中長，且因此用於位元線BL的放電的路徑中的電阻-電容（resistor-capacitor，RC）延遲大。

在情形「近」中，在第一感測操作與第二感測操作二者中，舉例而言，在自放電開始直至經過了時間Δt1n但未經過為時間Δt1n、時間Δt2n及時間Δt3n之和的時間為止的週期期間，對位元線BL的電壓進行取樣。在情形「近」中，在第一感測操作與第二感測操作中，自放電開始至對位元線BL的電壓的取樣為止的時間相同。

在情形「遠」中，在第一感測操作與第二感測操作二者中，舉例而言，在自放電開始直至經過了時間Δt1f但未經過時間Δt1f、時間Δt2f及時間Δt3f之和的時間為止的週期期間，對位元線BL的電壓進行取樣。在情形「遠」中，在第一感測操作與第二感測操作中，自放電開始至對位元線BL的電壓的取樣為止的時間相同。

在情形「近」與情形「遠」之間，自位元線BL的放電開始至對位元線BL的電壓的取樣為止的時間可有所不同。舉例而言，當在對位元線BL的電壓進行取樣期間第一感測操作與第二感測操作之間的位元線BL的電壓差在情形「近」與情形「遠」之間約相同時，自位元線BL的放電開始至對位元線BL的電壓的取樣為止的時間在情形「遠」中較在情形「近」中長。

對於「近」組的多個或所有記憶體胞元MC，舉例而言，即使當該些記憶體胞元MC中的任一者是所選擇記憶體胞元MC時，自位元線BL的放電開始至對位元線BL的電壓的取樣為止的時間亦實質上相同。同樣對於「遠」組的多個或所有記憶體胞元MC，舉例而言，即使當該些記憶體胞元MC中的任一者是所選擇記憶體胞元MC時，自位元線BL的放電開始至對位元線BL的電壓的取樣為止的時間亦實質上相同。

舉例而言，基於由組確定電路152對與所選擇記憶體胞元MC相關的組的確定結果而在定序器15a的控制下實行根據所述組的取樣定時的此種控制。

在以上內容中，已闡述其中「近」組中的特定記憶體胞元MC是所選擇記憶體胞元MC的情形及其中「遠」組中的特定記憶體胞元MC是所選擇記憶體胞元MC的情形來作為實例。當記憶體胞元MC如參照圖16所述被劃分成多個組時，可對任意兩個不同組的記憶體胞元MC實行與以上闡述的定時控制相似的定時控制。

利用根據第二實施例的記憶體裝置1a，除了在第一實施例中闡述的有利效果以外，亦可獲得以下闡述的有利效果。

舉例而言，對於包括所選擇記憶體胞元MC的每一組，記憶體裝置1a可以與參照圖10闡述的方式相同的方式設定自位元線BL的放電開始至在圖9所示實例的讀取操作中所使用的對位元線BL的電壓的取樣為止的時間。舉例而言，在每一組中，只要所述組的記憶體胞元MC是所選擇記憶體胞元，則以上闡述的位元線BL的放電路徑中的RC延遲的差異便相對小。亦即，記憶體裝置1a設定對位元線BL的電壓進行取樣的定時，在所述定時處，可為每一組可靠地獲得感測餘裕。因此，即使當RC延遲的差異可能相依於記憶體胞元陣列MCA的哪一記憶體胞元MC是所選擇記憶體胞元MC而增大時，記憶體裝置1a亦可基於較大的感測餘裕來可靠地執行前述讀取操作。

因此，利用根據第二實施例的記憶體裝置1a，如在第一實施例中所述，可降低錯誤讀取的頻率，且可促進用於執行準確讀取操作的運算放大器電路AMP的設計。 ＜其他實施例＞

在上述亦被稱為自參考讀取操作的讀取操作的實例中，在第一感測操作及第二感測操作中的每一者中感測耦合至所選擇記憶體胞元的位元線的電壓，並對所感測的兩個電壓進行比較以確定讀取資料。本說明書中所揭露的技術亦可應用於其他讀取操作。舉例而言，本說明書中所揭露的技術可應用於讀取操作，在所述讀取操作中，感測當記憶體胞元處於高電阻狀態時與特定組件相關的特定物理量的值及當記憶體胞元處於低電阻狀態時與所述組件或另一組件相關的物理量的值，並基於所述兩個值之間的差來確定儲存於記憶體胞元中的資料。所述物理量可為例如電壓或電流。

在本說明書中，「耦合」是指電性耦合，且不排除例如夾置另一元件。

在本說明書中，注記「相同（same）」、「一致（consistent）」、「恆定（constant）」、「維持（maintain）」及類似注記旨在用於包括當施行實施例中所闡述的技術時在設計範圍內存在誤差的情形。此同樣適用於將用語「實質上（substantial）」與該些注記組合使用的情形，例如「實質上相同（substantially the same）」。另外，注記「施加或供應特定電壓」旨在用於包括實行控制以施加或供應所述電壓與實際施加或供應所述電壓二者。此外，施加或供應特定電壓可包括施加或供應例如0伏的電壓。

儘管已闡述特定實施例，然而該些實施例僅以實例方式呈現，而不旨在限制本發明的範圍。實際上，本文中所闡述的新穎實施例可以各種其他形式來實施；此外，可在不背離本發明的精神的條件下對本文中所闡述的實施例進行各種省略、替代及形式上的改變。隨附申請專利範圍及其等效範圍旨在涵蓋將落入本發明的範圍及精神內的此類形式或潤飾。

1、1a:記憶體裝置 2:記憶體控制器 3、3a:記憶體系統 4:主機裝置（外部裝置） 11:核心電路 12:行解碼器 13:列解碼器 14:命令/位址輸入電路 15、15a:定序器 16:輸入/輸出電路 151:電壓產生器 152:組確定電路 A1:箭頭/方向 A2:箭頭 AMP:運算放大器電路 BL、BL0、BL1～BL(m-1):位元線 CNT:外部控制訊號 CPC、RPC:預充電電路 CS1、CS2:電流源 CTr0、CTr1～CTr(m-1)、RTr0、RTr1～RTr(n-1)、Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8:電晶體 CTS:行傳送開關組 CWD、RWD:寫入驅動器 D1:第一方向 D2:第二方向 D3:第三方向 DQ:資料訊號 GBL:全域位元線 GWL:全域字元線 HRS:高電阻狀態 IMC、IS:電流 LRS:低電阻狀態 MC:記憶體胞元 MCA:記憶體胞元陣列 RL、SL:鐵磁體（鐵磁層） RS:讀取槽 RTS:列傳送開關組 S:開關元件 S1、S2、S3、S4、S5、S6、S7:控制訊號 SA:感測放大器 SADOUT:訊號 SW1、SW2、SW3:開關 T00、T01、T02、T03、T04、T04s、T11、T12、T21、T22、T23、T24、T24s、T30、T31、T32、T33、T34、T35、T41、T42、T51、T52、T53、T54、T55、Δt1、Δt1f、Δt1n、Δt2、Δt2f、Δt2n、Δt3、Δt3f、Δt3n、Δth、Δts:時間 TB:非磁體（非磁性層） V1、VBLP、VCLMP、Veval、VHH、VhldL、VhldH、VMC、VPRE、VS、VSB、Vsmpl、VSS、VWT:電壓 V2:正電壓/電壓 VD1、VD1x、VD2、VD2x:電壓差 WL、WL0、WL1～WL(n-1):字元線

圖1是示出根據第一實施例的記憶體裝置的配置的實例的方塊圖。 圖2是示出根據第一實施例的記憶體裝置的核心電路的配置的實例的方塊圖。 圖3是示出根據第一實施例的記憶體裝置的記憶體胞元陣列的電路配置的實例的圖。 圖4是示出根據第一實施例的記憶體裝置的記憶體胞元陣列的結構的一部分的實例的圖。 圖5是示出根據第一實施例的記憶體裝置的特定記憶體胞元的配置的實例的剖視圖。 圖6是示出表示記憶體胞元的開關元件的電流-電壓（I-V）特性的曲線圖的實例的圖。 圖7是示出表示記憶體胞元的I-V特性的曲線圖的實例的圖。 圖8是示出根據第一實施例的記憶體裝置的特定寫入驅動器、特定預充電電路、感測放大器、另一寫入驅動器、另一預充電電路及讀取槽中的每一者的電路配置的實例的圖。 圖9是示出定時圖表的實例的圖，所述定時圖表示出當根據第一實施例的記憶體裝置執行特定讀取操作時，施加至與所選擇記憶體胞元對應的位元線及字元線的電壓的時間變化。 圖10是用於闡釋由根據第一實施例的記憶體裝置的感測放大器在第一感測操作及第二感測操作中進行的電壓取樣的定時的圖。 圖11是用於闡釋可由根據第一實施例的記憶體裝置獲得的又一些有利效果的圖。 圖12是示出定時圖表的實例的圖，所述定時圖表示出當根據第一實施例的修改形式的記憶體裝置執行特定讀取操作時，施加至與所選擇記憶體胞元對應的位元線及字元線的電壓的時間變化。 圖13是用於闡釋由根據第一實施例的修改形式的記憶體裝置的感測放大器在第一感測操作及第二感測操作中進行的電壓取樣的定時的圖。 圖14是示出根據第二實施例的記憶體裝置的配置的實例的方塊圖。 圖15是示出可用作通往根據第二實施例的記憶體裝置的每一記憶體胞元的電壓傳送路徑的各種互連的佈局的實例的圖。 圖16是用於闡釋用於由根據第二實施例的記憶體裝置在讀取操作中執行的定時控制的記憶體胞元的分組的圖。 圖17是用於闡釋由根據第二實施例的記憶體裝置的感測放大器在第一感測操作及第二感測操作中進行的電壓取樣的定時的圖。

HRS:高電阻狀態

LRS:低電阻狀態

T03、T04、T04s、T23、T24、T24s、△t1、△t2、△t3、△ts:時間

VBLP、Veval、VPRE、Vsmpl:電壓

VD1、VD1x:電壓差

Claims (14)

1. 一種記憶體裝置，包括： 第一記憶體胞元，包括第一可變電阻元件及第一開關元件；以及 控制電路，被配置成執行偵測與所述第一記憶體胞元相關的第一物理量的第一值的第一偵測，執行用於將第一資料儲存於所述第一記憶體胞元中的第一寫入，在所述第一寫入之後執行偵測與所述第一記憶體胞元相關的所述第一物理量的第二值的第二偵測，且基於所述第一值及所述第二值來讀取與所述第一記憶體胞元相關的第二資料，其中 所述第一值及所述第二值中的至少一者是在與所述第一記憶體胞元相關的所述第一物理量的變化期間的值。
2. 如請求項1所述的記憶體裝置，其中 在與所述第一記憶體胞元相關的所述第一物理量改變的同時，偵測所述第一值及所述第二值中的至少一者。
3. 如請求項1所述的記憶體裝置，其中 所述第二資料是在所述第一偵測開始時儲存於所述第一記憶體胞元中的資料。
4. 如請求項1所述的記憶體裝置，其中 所述第一值及所述第二值中的每一者是藉由將所述第一物理量自第三值改變而獲得的值。
5. 如請求項4所述的記憶體裝置，其中 自所述第一物理量的變化開始至在所述第一偵測中偵測到所述第一值為止的第一時間實質上等於自所述第一物理量的所述變化開始至在所述第二偵測中偵測到所述第二值為止的第二時間。
6. 如請求項1所述的記憶體裝置，其中 所述第一物理量是耦合至所述第一記憶體胞元的第一互連的電壓。
7. 如請求項6所述的記憶體裝置，其中 所述控制電路被進一步配置成： 在所述第一偵測中，向所述第一互連施加第一電壓，然後將所述第一互連轉變為浮置狀態，且在所述第一互連處於所述浮置狀態的同時，向耦合至所述第一記憶體胞元的第二互連施加低於所述第一電壓的第二電壓，以降低所述第一互連的所述電壓，以及 在所述第二偵測中，向所述第一互連施加所述第一電壓，然後將所述第一互連轉變為所述浮置狀態，且在所述第一互連處於所述浮置狀態的同時，向所述第二互連施加所述第二電壓，以降低所述第一互連的所述電壓， 所述第一值及所述第二值中的每一者是藉由將所述第一互連的所述電壓自所述第一電壓降低而獲得的值，且 所述第一值及所述第二值中的至少一者是在所述第一互連的所述電壓的所述降低期間的值。
8. 如請求項7所述的記憶體裝置，其中 在所述第一互連的所述電壓降低的同時，偵測所述第一值及所述第二值中的至少一者。
9. 如請求項7所述的記憶體裝置，其中 自所述第一互連的所述電壓的所述降低開始至在所述第一偵測中偵測到所述第一值為止的第一時間實質上等於自所述第一互連的所述電壓的所述降低開始至在所述第二偵測中偵測到所述第二值為止的第二時間。
10. 如請求項7所述的記憶體裝置，其中 當所述第一可變電阻元件在所述第一偵測開始時處於低電阻狀態時，在所述第一偵測中的所述降低之後穩定化的所述第一互連的所述電壓低於當所述第一可變電阻元件處於高電阻狀態時的情況。
11. 如請求項7所述的記憶體裝置，其中 當所述第一值是在所述第一互連的所述電壓的所述降低期間的值時， 所述控制電路被進一步配置成在所述第一偵測中所述第一互連的所述電壓的所述降低期間，不向所述第二互連施加所述第二電壓，且 當所述第二值是在所述第一互連的所述電壓的所述降低期間的值時， 所述控制電路被進一步配置成在所述第二偵測中所述第一互連的所述電壓的所述降低期間，不向所述第二互連施加所述第二電壓。
12. 如請求項7所述的記憶體裝置，更包括： 第二記憶體胞元，包括第二可變電阻元件及第二開關元件，其中 所述控制電路被進一步配置成： 執行將所述第一電壓施加至與所述第二記憶體胞元耦合的第三互連的第三偵測，然後將所述第三互連轉變為所述浮置狀態，且在所述第三互連處於所述浮置狀態的同時，將所述第二電壓施加至與所述第二記憶體胞元耦合的第四互連以降低所述第三互連的所述電壓，且偵測藉由將所述第三互連的所述電壓自所述第一電壓降低而獲得的第三值； 執行用於將所述第一資料儲存於所述第二記憶體胞元中的第二寫入； 在所述第二寫入之後，執行將所述第一電壓施加至所述第三互連的第四偵測，然後將所述第三互連轉變為浮置狀態，且在所述第三互連處於所述浮置狀態的同時，將所述第二電壓施加至所述第四互連以降低所述第三互連的所述電壓，且偵測作為所述第三互連的所述電壓自所述第一電壓降低的結果而獲得的第四值；以及 基於所述第三值及所述第四值來讀取與所述第二記憶體胞元相關的第三資料， 所述第三值及所述第四值中的至少一者是所述第三互連的所述電壓的所述降低期間的值， 自所述第一互連的所述電壓的所述降低開始至在所述第一偵測中偵測到所述第一值為止的第一時間實質上等於自所述第一互連的所述電壓的所述降低開始至在所述第二偵測中偵測到所述第二值為止的第二時間， 自所述第三互連的所述電壓的所述降低開始至在所述第三偵測中偵測到所述第三值為止的第三時間實質上等於自所述第三互連的所述電壓的所述降低開始至在所述第四偵測中偵測到所述第四值為止的第四時間， 所述第一記憶體胞元包括於第一組中， 當所述第二記憶體胞元包括於所述第一組中時，所述第一時間實質上等於所述第三時間，且 當所述第二記憶體胞元包括於第二組中時，所述第一時間不同於所述第三時間。
13. 如請求項12所述的記憶體裝置，其中 當所述第二記憶體胞元包括於所述第二組中時，所述第一時間長於所述第三時間，且所述第一互連在所述第一偵測中的放電路徑長於所述第三互連在所述第三偵測中的放電路徑。
14. 如請求項1所述的記憶體裝置，其中 所述第一可變電阻元件是磁性穿隧接面元件。

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