JP2020047317A

JP2020047317A - 不揮発性記憶装置

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Publication number: JP2020047317A
Application number: JP2018172412A
Authority: JP
Inventors: 明片山; Akira Katayama
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2018-09-14
Filing date: 2018-09-14
Publication date: 2020-03-26
Also published as: TWI713030B; US10861525B2; CN110910929B; CN110910929A; US20200090723A1; TW202011409A

Abstract

【課題】効率的な読み出し動作を行うことが可能な不揮発性記憶装置を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、第１及び第２の配線と、低抵抗状態及び高抵抗状態の一方をデータとして設定可能な抵抗変化記憶素子と抵抗変化記憶素子を選択する２端子スイッチ素子との直列接続を有するメモリセルと、第１及び第２の読み出し期間で抵抗変化記憶素子からデータを読み出す読み出し回路３０と、第１及び第２の読み出し期間の間の書き込み期間で抵抗変化記憶素子にデータを書き込む書き込み回路２０と、第１の読み出し期間で読み出されたデータに基づく第１の電圧を第２の読み出し期間で読み出されたデータに基づく第２の電圧と比較することで第１の読み出し期間で読み出されたデータを判定する判定回路４０とを備え、第１の読み出し期間、書き込み期間及び第２の読み出し期間でメモリセルに同一方向の電流が流れるように構成されている。【選択図】図１

Description

本発明の実施形態は、不揮発性記憶装置に関する。

ワード線とビット線とのクロスポイントに、抵抗変化記憶素子とスイッチ機能を有する素子との直列接続を有するメモリセルが配置された不揮発性記憶装置が提案されている。

しかしながら、従来のクロスポイント型の不揮発性記憶装置では、必ずしも効率的な読み出し動作が行われているとはいえなかった。

特開２００６−１２７６７２号公報

効率的な読み出し動作を行うことが可能な不揮発性記憶装置を提供する。

実施形態に係る不揮発性記憶装置は、第１の配線と、前記第１の配線に交差する第２の配線と、前記第１の配線と前記第２の配線との間に設けられたメモリセルであって、低抵抗状態及び高抵抗状態の一方をデータとして設定可能な抵抗変化記憶素子と、前記抵抗変化記憶素子を選択する２端子スイッチ素子との直列接続を有するメモリセルと、第１の読み出し期間及び第２の読み出し期間で前記抵抗変化記憶素子からデータを読み出す読み出し回路と、前記第１の読み出し期間と前記第２の読み出し期間との間の書き込み期間で前記抵抗変化記憶素子にデータを書き込む書き込み回路と、前記第１の読み出し期間で読み出されたデータに基づく第１の電圧を前記第２の読み出し期間で読み出されたデータに基づく第２の電圧と比較することで前記第１の読み出し期間で読み出されたデータを判定する判定回路と、を備えた不揮発性記憶装置であって、前記第１の読み出し期間、前記書き込み期間及び前記第２の読み出し期間で前記メモリセルに同一方向の電流が流れるように構成されている。

実施形態に係る不揮発性記憶装置の概略構成を示したブロック図である。実施形態に係る不揮発性記憶装置のメモリセルアレイの構成を示した電気回路図である。実施形態に係る不揮発性記憶装置の２端子セレクタ素子の電圧―電流特性を模式的に示した図である。実施形態に係る不揮発性記憶装置の第１の構成例を示した電気回路図である。実施形態に係る不揮発性記憶装置の第１の構成例の動作を示したタイミング図である。実施形態に係る不揮発性記憶装置の第１の構成例の動作を示したタイミング図である。実施形態に係る不揮発性記憶装置のオフセット回路の機能について示した図である。図７の比較例について示した図である。実施形態に係る不揮発性記憶装置の第２の構成例を示した電気回路図である。実施形態に係る不揮発性記憶装置の第２の構成例の動作を示したタイミング図である。

以下、図面を参照して実施形態を説明する。

図１は、実施形態に係る不揮発性記憶装置の概略構成を示したブロック図である。

図１に示した不揮発性記憶装置は、メモリセルアレイ１０、書き込み回路２０、読み出し回路３０、判定回路４０、定電流回路５０及び制御回路６０を備えている。

図２は、メモリセルアレイ１０の構成を示した電気回路図である。

図２に示したメモリセルアレイ１０は、複数のワード線（第１の配線）１１と、複数のビット線（第２の配線）１２と、複数のメモリセル１３とを含んでいる。ワード線１１とビット線１２とは互いに交差しており、ワード線１１とビット線１２との交差点（クロスポイント）にメモリセル１３が配置されている。具体的には、ワード線１１、ビット線１２及びメモリセル１３は積層構造を有しており、ワード線１１とビット線１２との間にメモリセル１３が設けられている。メモリセル１３の一端はワード線１１に接続され、メモリセル１３の他端はビット線１２に接続されている。

メモリセル１３は、抵抗変化記憶素子１４と、抵抗変化記憶素子１４を選択する２端子セレクタ素子１５との直列接続によって構成されている。このようなメモリセル１３がアレイ状に配置されてメモリセルアレイ１０が構成されている。

抵抗変化記憶素子１４は、低抵抗状態及び低抵抗状態よりも高い抵抗を有する高抵抗状態の一方を選択的にデータ（０又は１）として設定可能である。例えば、抵抗変化記憶素子１４には、磁気抵抗効果素子、すなわちＭＴＪ（magnetic tunnel junction）素子を用いることができる。

磁気抵抗効果素子１４は、記憶層と、参照層と、記憶層と参照層との間のトンネルバリア層とを含んでいる。記憶層の磁化方向が参照層の磁化方向に対して平行である場合には、磁気抵抗効果素子１４は低抵抗状態を呈する。記憶層の磁化方向が参照層の磁化方向に対して反平行である場合には、磁気抵抗効果素子１４は高抵抗状態を呈する。磁気抵抗効果素子１４の抵抗状態（低抵抗状態、高抵抗状態）は、磁気抵抗効果素子１４に流れる書き込み電流の方向に応じて設定することができる。また、読み出しは、書き込み電流よりも小さい読み出し電流を磁気抵抗効果素子に流すことによって行われる。

２端子セレクタ素子１５は、２端子間スイッチとして機能する。２端子間に印加される電圧が閾電圧よりも小さい場合には、２端子間スイッチ素子は高抵抗状態（例えば、電気的に非導通状態）である。２端子間に印加される電圧が閾電圧よりも大きい場合には、２端子間スイッチ素子は低抵抗状態（例えば、電気的に導通状態）である。２端子間スイッチ素子は、双方向において、上述した機能を有していてもよい。

上述したスイッチ素子は、Ｔｅ、Ｓｅ及びＳからなる群から選択された少なくとも１つのカルコゲン元素を含んでもよい。或いは、これらのカルコゲン元素を含有する化合物であるカルコゲナイドを含んでいてもよい。また、上述したスイッチ素子は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ及びＳｂからなる群から選択された少なくとも１つの元素を含んでいてもよい。

ワード線１１とビット線１２との間に電圧を印加して、２端子セレクタ素子１５の２端子間に印加される電圧を閾電圧よりも大きくすることで、２端子セレクタ素子１５は低抵抗状態（オン状態）となる。

図３は、２端子セレクタ素子１５の電圧―電流特性を模式的に示した図である。２端子セレクタ素子１５の２端子間に印加される電圧を増加させて印加電圧がＶ１になると、２端子間の電圧はＶ２に減少する。さらに印加電圧を増加させると電流は急激に増加する。すなわち、２端子セレクタ素子１５の電圧―電流特性を一般的に述べると、２端子間の電圧がＶ１までは電流が単調に増加し、２端子間の電圧がＶ１になると電圧がＶ２まで減少し、電圧をＶ２から増加させると電流が単調に増加する。

図１の説明に戻る。

書き込み回路２０は、メモリセル１３に（抵抗変化記憶素子１４に）所望のデータを書き込むための回路である。すなわち、書き込み回路２０によって２端子セレクタ素子１５を介して抵抗変化記憶素子１４に書き込み電流を流すことで、抵抗変化記憶素子１４に所望のデータ（低抵抗状態或いは高抵抗状態に対応するデータ）が書き込まれる。この書き込み回路２０は、ライトドライバ（Ｗ／Ｄ）等によって構成されている。

読み出し回路３０は、メモリセル１３から（抵抗変化記憶素子１４から）データを読み出すための回路である。すなわち、読み出し回路３０によって２端子セレクタ素子１５を介して抵抗変化記憶素子１４に読み出し電流を流すことで、抵抗変化記憶素子１４に記憶されているデータ（低抵抗状態或いは高抵抗状態に対応するデータ）が読み出される。この読み出し回路３０は、センスアンプ（Ｓ／Ａ）等によって構成されている。

判定回路４０は、読み出し回路３０によって読み出されたデータ（低抵抗状態或いは高抵抗状態に対応するデータ）を判定するものである。この判定回路４０については、後で詳細に説明する。

定電流回路５０は、メモリセル１３に定電流を供給するものである。この定電流回路５０については、後で詳細に説明する。

制御回路６０は、書き込み回路２０、読み出し回路３０及び定電流回路５０等を制御するものである。

本実施形態では、読み出し動作は自己参照読み出し方式によって行われる。以下、自己参照読み出し方式について説明する。

例えば、抵抗変化記憶素子１４として磁気抵抗効果素子を用いた場合、抵抗変化記憶素子１４の読み出しマージンを大きくとることは難しい。特に、素子毎に抵抗値がばらつくと、低抵抗状態と高抵抗状態との間の閾値を一定値に固定することが難しくなる。自己参照読み出し方式を用いることで、このような問題を低減することが可能である。

自己参照読み出し方式では、まず、第１の読み出し期間で、抵抗変化記憶素子１４に記憶されているデータを読み出す。具体的には、第１の読み出し期間で読み出されたデータに基づく第１の電圧を保持しておく。続いて、書き込み期間において、基準データを抵抗変化記憶素子１４に書き込む。具体的には、低抵抗状態に対応するデータ或いは高抵抗状態に対応するデータを基準データとして抵抗変化記憶素子１４に書き込む。続いて、第２の読み出し期間で、書き込み期間で書き込まれた基準データに基づくデータを抵抗変化記憶素子１４から読み出す。具体的には、第２の読み出し期間で読み出されたデータに基づく第２の電圧が読み出される。そして、第１の電圧を第２の電圧と比較することで、第１の読み出し期間で読み出されたデータを判定する。すなわち、第１の読み出し期間で読み出されたデータが低抵抗状態に対応するデータであるか或いは高抵抗状態に対応するデータであるかが判定される。この判定動作は、判定回路４０によって行われる。

例えば、基準データとして低抵抗状態に対応するデータを用いた場合を想定する。この場合、第１の電圧と第２の電圧との差がほとんどない場合には、第１の読み出し期間で読み出されたデータ（元々記憶されていたデータ）は低抵抗状態に対応するデータであると判定される。第１の電圧と第２の電圧との差が大きい場合には、第１の読み出し期間で読み出されたデータ（元々記憶されていたデータ）は高抵抗状態に対応するデータであると判定される。なお、読み出し精度をより高めるためには、後述するオフセット電圧を用いることが好ましい。

上述したような自己参照読み出し方式を用いることで、素子毎に抵抗値がばらついていたとしても、抵抗変化記憶素子１４に記憶されているデータ（元々記憶されていたデータ）を確実に読み出すことが可能である。

本実施形態では、上述した自己参照読み出し方式において、第１の読み出し期間、書き込み期間及び第２の読み出し期間で、メモリセル１３に同一方向の電流が流れるように構成されている。すなわち、制御回路６０によって書き込み回路２０及び読み出し回路３０を制御することで、第１の読み出し期間、書き込み期間及び第２の読み出し期間でメモリセル１３に同一方向の電流が流れるように構成されている。以下、この点について説明を加える。

すでに述べたように、２端子セレクタ素子１５は図３に示すような電圧−電流特性を有している。すなわち、２端子セレクタ素子１５が一旦オフ状態になると、図３の電圧Ｖ１まで電圧を印加しないと２端子セレクタ素子１５は再びオン状態にはならない。そのため、読み出し期間と書き込み期間とでメモリセル１３に流れる電流の方向が変わると、読み出し期間と書き込み期間との間の期間で２端子セレクタ素子１５が一旦オフ状態になってしまい、再度、２端子セレクタ素子１５をオン状態に移行させる必要がある。そのため、効率的な自己参照読み出し動作を行うことが困難になる。

本実施形態では、第１の読み出し期間、書き込み期間及び第２の読み出し期間で抵抗変化記憶素子１４に同一方向の電流が流れるように構成されているため、上述したような問題を防止することができ、効率的な読み出し動作を行うことが可能となる。

また、本実施形態では、定電流回路５０を設けることで、上述したような問題をより効果的に防止することができる。

第１の読み出し期間、書き込み期間及び第２の読み出し期間で抵抗変化記憶素子１４に同一方向の電流が流れるように構成されていても、読み出し期間と書き込み期間との間でメモリセル１３に電流が流れない期間が存在すると、そのような期間で２端子セレクタ素子１５がオフ状態になるおそれがある。

本実施形態では、定電流回路５０を設けることで、第１の読み出し期間、書き込み期間及び第２の読み出し期間で連続的に抵抗変化記憶素子１４に電流を供給することができる。そのため、上述したような問題を防止することができ、より効率的な読み出し動作を行うことが可能となる。

次に、本実施形態に係る不揮発性記憶装置のより詳細な構成例（第１の構成例）及びより詳細な動作について、図４（電気回路図）及び図５（タイミング図）を参照して説明する。

図４に示すように、書き込み回路２０にはライトドライバ（Ｗ／Ｄ）２１が含まれており、Ｗ／Ｄ２１によって書き込みが実行される。

読み出し回路３０には、サンプルアンドホールド（Ｓ／Ａ）回路３１が含まれている。Ｓ／Ａ回路３１内には、Ｓ／Ａメイン回路に加えて、オフセット回路３２が含まれている。また、読み出し回路３０内には、定電流源（第１の定電流源）５１が含まれている。すなわち、図１に示した定電流回路５０に含まれる定電流源は、実質的には読み出し回路３０に定電流源５１として含まれている。定電流源５１は、トランジスタ５１ａ及びトランジスタ５１ｂによって構成されている。また、定電流源５１には、グローバルビット線ＧＢＬを介してメモリセル１３が接続されている。さらに、読み出し回路３０内には、トランジスタ対３５、トランジスタ対３６、キャパシタ３７及びキャパシタ３８が含まれている。

図５に示すように、第１の読み出し期間ＲＤ１において、ＲＥＮ信号がハイレベルとなり、トランジスタ５１ａがオン状態になる。また、ＳＰＬ信号及びＥＶＡＬ信号もハイレベルであるため、トランジスタ対３５及びトランジスタ対３６もオン状態になっている。その結果、メモリセル１３のデータ（抵抗変化記憶素子のデータ）がトランジスタ５１ａ、トランジスタ対３５及びトランジスタ対３６を介して読み出され、メモリセル１３のデータに対応した電圧がキャパシタ３７及びキャパシタ３８に充電される。

書き込み期間ＷＴでは、ライトドライバ２１からメモリセル１３内の抵抗変化記憶素子に基準データ（０又は１）が書き込まれる。また、ＳＰＬ信号がロウレベルに切り替わるため、トランジスタ対３５がオフ状態になる。その結果、キャパシタ３７に充電電圧が保持される。本実施形態では、書き込み期間ＷＴにおいても、ＲＥＮ信号（ａ）がハイレベルに維持されており、トランジスタ５１ａがオン状態に維持されている。そのため、メモリセル１３には、第１の読み出し期間ＲＤ１及び書き込み期間ＷＴで連続的に電流が流れる。したがって、すでに述べたように、メモリセル１３内の２端子セレクタ素子は、オフ状態になることはなく、オン状態が維持される。これに対して、比較例の場合には、ＲＥＮ信号（ｂ）がロウレベルに切り替わるため、トランジスタ５１ａがオフ状態になる。そのため、メモリセル１３には電流が流れず、メモリセル１３内の２端子セレクタ素子はオフ状態になる。

第２の読み出し期間ＲＤ２でも、ＲＥＮ信号がハイレベルに維持されている。また、第２の読み出し期間ＲＤ２の前半では、ＥＶＡＬ信号がハイレベルであるため、トランジスタ対３６を通してキャパシタ３８に電圧が充電される。すなわち、基準データに対応する電圧がキャパシタ３８に充電される。第２の読み出し期間ＲＤ２の後半では、ＥＶＡＬ信号がロウレベルになるため、キャパシタ３８に充電電圧が保持される。第２の読み出し期間ＲＤ２でも、ＲＥＮ信号がハイレベルに維持されているため、書き込み期間ＷＴ及び第２の読み出し期間ＲＤ２で連続的に電流が流れる。したがって、すでに述べたように、メモリセル１３内の２端子セレクタ素子は、オフ状態になることはなく、オン状態が維持される。

図６（ａ）はグローバルビット線ＧＢＬ及びグローバルワード線ＧＷＬの電圧を示したタイミング図であり、図６（ｂ）はメモリセル１３を流れる電流を示したタイミング図である。図６（ａ）及び（ｂ）からわかるように、第１の読み出し期間ＲＤ１、書き込み期間ＷＴ及び第２の読み出し期間ＲＤ２で連続的に、メモリセル１３に電圧が印加され、メモリセル１３に電流が流れている。

判定回路４０では、キャパシタ３７に保持されている電圧（電圧Ｖａとする）とキャパシタ３８に保持されている電圧（電圧Ｖｂとする）とを比較する。このとき、電圧Ｖａと電圧Ｖｂとを単純に比較するのではなく、電圧Ｖａ及び電圧Ｖｂの一方にオフセット回路３２で生成されたオフセット電圧を足し合わせる。以下、このオフセット回路３２の機能について説明する。

例えば、基準データ（電圧Ｖｂに対応するデータ）としてロウレベルデータを用いた場合を想定する。この場合、電圧Ｖａと電圧Ｖｂとの差がほとんどない場合には、第１の読み出し期間で読み出されたデータ（元々記憶されていたデータ）はロウレベルのデータであると判定される。電圧Ｖａと電圧Ｖｂとの差が大きい場合には、第１の読み出し期間で読み出されたデータ（元々記憶されていたデータ）はハイレベルのデータであると判定される。しかしながら、通常の判定動作では、元々記憶されていたデータの電圧レベル（電圧レベルＶｘとする）を基準データの電圧レベル（電圧レベルＶｙとする）と比較して、Ｖｘ＞ＶｙであるかＶｘ＜Ｖｙであるかを判定する。そのため、電圧Ｖａと電圧Ｖｂとを単純に比較した場合には、正確な判定動作を行うことは困難である。そこで、本実施形態では、電圧Ｖａ及び電圧Ｖｂの一方に対してオフセット電圧を足し合わせるようにしている。

図７及び図８は、上述したオフセット回路３２の機能について示した図である。図７はオフセット回路３２を設けた場合（本実施形態の場合）であり、図８はオフセット回路３２を設けていない場合（比較例の場合）である。

図８の比較例では、第１の読み出し期間で読み出されたデータ（元々記憶されていたデータ）がロウレベルのデータである場合、理想的には電圧Ｖａと電圧Ｖｂとは等しくなる。しかしながら、実際には、電圧Ｖａが電圧Ｖｂよりも若干高い電圧であるときもあれば、電圧Ｖａが電圧Ｖｂよりも若干低い電圧であるときもある。そのため、比較例の方法では、第１の読み出し期間で読み出されたデータ（元々記憶されていたデータ）を正確に判別できないおそれがある。

図７に示した本実施形態の例では、電圧Ｖｂにオフセット電圧ΔＶを加えてＶｂ＋ΔＶを基準電圧（閾電圧）としている。この基準電圧（閾電圧）Ｖｂ＋ΔＶを基準として電圧Ｖａを判定すれば、第１の読み出し期間で読み出されたデータ（元々記憶されていたデータ）がロウレベルのデータであるかハイレベルのデータであるかを確実に判定することができる。

なお、上述した例では、電圧Ｖｂ（基準データに対応する電圧）にオフセット電圧ΔＶを加えるようにしたが、電圧Ｖａ（元々記憶されていたデータに対応する電圧）にオフセット電圧ΔＶを加えるようにしてもよい。すなわち、上述した例では、第２の読み出し期間でメモリセル１３から読み出された電圧Ｖｂに対してオフセット電圧ΔＶを加えるようにしたが、第１の読み出し期間でメモリセル１３から読み出された電圧Ｖａに対してオフセット電圧ΔＶを加えるようにしてもよい。

次に、本実施形態に係る不揮発性記憶装置の変更例（第２の構成例）について、図９（電気回路図）及び図１０（タイミング図）を参照して説明する。

図４に示した第１の構成例では、定電流回路５０に１つの定電流源（第１の定電流源）５１が含まれていたが、第２の構成例では、図９に示すように、定電流回路５０に２つの定電流源（第１の定電流源）５１及び定電流源（第２の定電流源）５２が含まれている。なお、本構成例においても、第２の定電流源５２以外の基本的な構成は第１の構成例と同様である。

図９（ａ）はグローバルビット線ＧＢＬ及びグローバルワード線ＧＷＬの電圧を示したタイミング図であり、図９（ｂ）はメモリセル１３を流れる電流を示したタイミング図である。期間Ｐ１は第１の電流源５１のオン期間であり、期間Ｐ２は第２の電流源５２のオン期間である。

図９（ａ）及び（ｂ）からわかるように、第１の構成例と同様に、第１の読み出し期間ＲＤ１、書き込み期間ＷＴ及び第２の読み出し期間ＲＤ２で連続的に、メモリセル１３に電圧が印加され、メモリセル１３に電流が流れている。

本構成例では、第１の読み出し期間ＲＤ１の初期にのみ、メモリセル１３に電流を供給する第２の定電流源５２をオンさせている。この第２の定電流源５２を設けることにより、第１の読み出し期間ＲＤ１の初期に素早く２端子セレクタ素子をオン状態にすることができ、自己参照読み出し方式の動作を早めることができる。

また、上述の各実施形態では、セレクタとして２端子間スイッチ素子が適用される場合について説明したが、セレクタとして３端子間スイッチ素子である電界効果トランジスタなど、ＭＯＳ（metal oxide semiconductor ）トランジスタやＦＩＮトランジスタなどの選択トランジスタが適用されてもよい。また、２端子型のダイオード機能を有するスイッチ素子が適用されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…メモリセルアレイ
１１…ワード線（第１の配線）１２…ビット線（第２の配線）
１３…メモリセル１４…抵抗変化記憶素子１５…２端子セレクタ素子
２０…書き込み回路２１…ライトドライバ
３０…読み出し回路
３１…サンプルアンドホールド回路３２…オフセット回路
３５…トランジスタ対３６…トランジスタ対
３７…キャパシタ３８…キャパシタ
４０…判定回路
５０…定電流回路５１…第１の定電流源５２…第２の定電流源
６０…制御回路

Claims

第１の配線と、
前記第１の配線に交差する第２の配線と、
前記第１の配線と前記第２の配線との間に設けられたメモリセルであって、低抵抗状態及び高抵抗状態の一方をデータとして設定可能な抵抗変化記憶素子と、前記抵抗変化記憶素子を選択する２端子スイッチ素子との直列接続を有するメモリセルと、
第１の読み出し期間及び第２の読み出し期間で前記抵抗変化記憶素子からデータを読み出す読み出し回路と、
前記第１の読み出し期間と前記第２の読み出し期間との間の書き込み期間で前記抵抗変化記憶素子にデータを書き込む書き込み回路と、
前記第１の読み出し期間で読み出されたデータに基づく第１の電圧を前記第２の読み出し期間で読み出されたデータに基づく第２の電圧と比較することで前記第１の読み出し期間で読み出されたデータを判定する判定回路と、
を備えた不揮発性記憶装置であって、
前記第１の読み出し期間、前記書き込み期間及び前記第２の読み出し期間で前記メモリセルに同一方向の電流が流れるように構成されている
ことを特徴とする不揮発性記憶装置。
前記第１の読み出し期間、前記書き込み期間及び前記第２の読み出し期間で連続的に前記メモリセルに電流を供給する第１の定電流源をさらに備える
ことを特徴とする請求項１に記載の不揮発性記憶装置。
前記第１の定電流源は、前記読み出し回路に含まれている
ことを特徴とする請求項２に記載の不揮発性記憶装置。
前記第１の読み出し期間の初期に前記メモリセルに電流を供給する第２の定電流源をさらに備える
ことを特徴とする請求項２に記載の不揮発性記憶装置。
前記第１の電圧は、前記第１の読み出し期間で前記メモリセルから読み出された電圧に対してオフセット電圧が加えられた電圧である
ことを特徴とする請求項１に記載の不揮発性記憶装置。
前記第２の電圧は、前記第２の読み出し期間で前記メモリセルから読み出された電圧に対してオフセット電圧が加えられた電圧である
ことを特徴とする請求項１に記載の不揮発性記憶装置。
前記２端子スイッチ素子は、２端子間に印加される電圧が閾値よりも大きいときには低抵抗状態を呈し、２端子間に印加される電圧が閾値よりも小さいときには高抵抗状態を呈する
ことを特徴とする請求項１に記載の不揮発性記憶装置。
前記２端子スイッチ素子は、カルコゲン元素を含有する
ことを特徴とする請求項１に記載の不揮発性記憶装置。
前記抵抗変化記憶素子は、磁気抵抗効果素子である
ことを特徴とする請求項１に記載の不揮発性記憶装置。