JP2019169209A - メモリデバイス - Google Patents

Abstract

【課題】高品質なメモリデバイスを提供する。【解決手段】メモリデバイスは、メモリセルと、前記メモリセルに対して第１読み出しを行い、第１電圧を生成し、前記メモリセルに対して参照読み出しを行い、第２電圧を生成し、前記第１電圧及び前記第２電圧に基づいて、第１データを生成し、前記第１読み出しを行った前記メモリセルに、前記第２電圧に基づいた第１データを書き込み、前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第３電圧を生成し、前記第１電圧及び前記第３電圧に基づいて、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、を備える。【選択図】 図７

Description

本発明の実施形態は、メモリデバイスに関する。

ＭＲＡＭ（Magnetoresistive Random Access Memory）は、情報を記憶するメモリセルに磁気抵抗効果（Magnetoresistive effect）を持つ磁気素子を用いたメモリデバイスである。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリデバイスとして注目されている。また、ＭＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの揮発性メモリの置き換えとして研究及び開発が進められている。この場合、ＤＲＡＭ及びＳＲＡＭと同じ仕様によりＭＲＡＭを動作させることが、開発コストを抑え、かつ、置き換えをスムーズに行うに当たって望ましい。

特開２００６−１２７６７２号公報

高品質なメモリデバイスを提供する。

実施形態のメモリデバイスは、メモリセルと、前記メモリセルに対して第１読み出しを行い、第１電圧を生成し、前記メモリセルに対して参照読み出しを行い、第２電圧を生成し、前記第１電圧及び前記第２電圧に基づいて、第１データを生成し、前記第１読み出しを行った前記メモリセルに、前記第２電圧に基づいた第１データを書き込み、前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第３電圧を生成し、前記第１電圧及び前記第３電圧に基づいて、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、を備える。

図１は、第１実施形態に係るメモリシステムの基本的な構成を示すブロック図である。 図２は、第１実施形態に係るメモリデバイスのメモリアレイを示すブロック図である。 図３は、第１実施形態に係るメモリデバイスのセンスアンプ／ライトドライバを示すブロック図である。 図４は、ＭＡＴ、第１カラムスイッチ、及び第２カラムスイッチを示すブロック図である。 図５は、第１実施形態に係るメモリデバイスのメモリセルＭＣの構成の第１例を示す図である。 図６は、第１実施形態に係るメモリデバイスのメモリセルＭＣの構成の第２例を示す図である。 図７は、第１実施形態に係るメモリデバイスのプリアンプの構成を示すブロック図である。 図８は、第１実施形態に係るメモリデバイスのプリアンプの回路図である。 図９は、第１実施形態に係るメモリデバイスのセンスアンプの回路図である。 図１０は、第１実施形態に係るメモリデバイスのライトドライバの回路図である。 図１１は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。 図１２は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。 図１３は、第１実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。 図１４は、第１実施形態に係るメモリシステムの読み出し動作を示すブロック図である。 図１５は、第１実施形態に係るメモリシステムの読み出し動作を示すブロック図である。 図１６は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。 図１７は、第１実施形態に係るメモリシステムの読み出し動作を示すブロック図である。 図１８は、メモリセルの特性に基づくプリアンプの動作特性を示すグラフである。 図１９は、電圧Ｖ１ｓｔと、電圧Ｖ２ｎｄと、の関係を示す図である。 図２０は、電圧Ｖ１ｓｔと、電圧Ｖ２ｎｄと、の関係を示す図である。 図２１は、第１実施形態に係るメモリシステムの読み出し動作を示すタイミングチャートである。 図２２は、時刻Ｔ１〜時刻Ｔ２におけるプリアンプの動作を示す回路図である。 図２３は、時刻Ｔ２〜時刻Ｔ６におけるプリアンプの動作を示す回路図である。 図２４は、時刻Ｔ２〜時刻Ｔ５におけるセンスアンプの動作を示す回路図である。 図２５は、メモリセルの構成が第１例であり、且つ“１”データを書き込む場合のライトドライバの動作を示す回路図である。 図２６は、メモリセルの構成が第１例であり、且つ“０”データを書き込む場合のライトドライバの動作を示す回路図である。 図２７は、時刻Ｔ６〜時刻Ｔ７におけるプリアンプの動作を示す回路図である。 図２８は、メモリセルの特性に基づくプリアンプの動作特性を示すグラフである。 図２９は、時刻Ｔ７〜時刻Ｔ８におけるプリアンプの動作を示す回路図である。 図３０は、メモリセルの特性に基づくプリアンプの動作特性を示すグラフである。 図３１は、時刻Ｔ７〜時刻Ｔ８におけるプリアンプの動作を示す回路図である。 図３２は、時刻Ｔ８〜におけるセンスアンプの動作を示す回路図である。 図３３は、第１実施形態の比較例１に係るメモリシステムの読み出し動作を示すフローチャートである。 図３４は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。 図３５は、メモリセルの特性に基づくプリアンプの動作特性を示すグラフと、電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフである。 図３６は、第１実施形態の比較例２に係るメモリシステムの読み出し動作を示すフローチャートである。 図３７は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。 図３８は、メモリセルの特性に基づくプリアンプの動作特性を示すグラフと、電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフである。 図３９は、図３９は、第１実施形態の変形例１に係るメモリシステムの読み出し動作を示すタイミングチャートである。 図４０は、メモリセルの構成が第２例であり、且つ“１”データを書き込む場合のライトドライバの動作を示す回路図である。 図４１は、メモリセルの構成が第２例であり、且つ“０”データを書き込む場合のライトドライバの動作を示す回路図である。 図４２は、第１実施形態の変形例２に係るメモリシステムの読み出し動作を示すフローチャートである。 図４３は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。 図４４は、メモリセルの特性に基づくプリアンプの動作特性を示すグラフである。 図４５は、電圧Ｖ１ｓｔと、電圧Ｖ２ｎｄと、の関係を示す図である。 図４６は、電圧Ｖ１ｓｔと、電圧Ｖ２ｎｄと、の関係を示す図である。 図４７は、メモリセルの特性に基づくプリアンプの動作特性を示すグラフと、電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフである。 図４８は、メモリセルの特性に基づくプリアンプの動作特性を示すグラフと、電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフである。 図４９は、メモリセルの磁気抵抗（ＭＲ）特性を示す図である。 図５０は、電圧Ｖ２ｎｄ−電圧Ｖ１ｓｔと、セルの数との関係を示す図である。 図５１は、メモリセルの磁気抵抗（ＭＲ）特性を示す図である。 図５２は、電圧Ｖ２ｎｄ−電圧Ｖ１ｓｔと、セルの数との関係を示す図である。 図５３は、電圧Ｖ２ｎｄ−電圧Ｖ１ｓｔと、セルの数との関係を示す図である。 図５４は、第２実施形態に係るメモリデバイスのプリアンプの回路図である。 図５５は、第２実施形態に係るメモリデバイスのセンスアンプの回路図である。 図５６は、第１実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。 図５７は、電圧Ｖ１ｓｔと電圧Ｖ２ｎｄとの関係、並びに電流Ｉ１ｓｔと電流Ｉ２ｎｄとの関係を示す図である。 図５８は、電圧Ｖ１ｓｔと電圧Ｖ２ｎｄとの関係、並びに電流Ｉ１ｓｔと電流Ｉ２ｎｄとの関係を示す図である。 図５９は、第２実施形態に係るメモリシステムの読み出し動作を示すタイミングチャートである。 図６０は、時刻Ｔ１７〜におけるセンスアンプ１２２の動作を示す回路図である。 図６１は、時刻Ｔ１７〜におけるセンスアンプ１２２の動作を示す回路図である。 図６２は、第２実施形態の変形例１に係るメモリシステムの読み出し動作を示すタイミングチャートである。 図６３は、第２実施形態の変形例２に係るメモリシステムの読み出し動作を示すフローチャートである。 図６４は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。 図６５は、参照電流と、書き込み動作の関係示した図である。 図６６は、第３実施形態に係るメモリデバイスのセンスアンプ／ライトドライバを示すブロック図である。 図６７は、第３実施形態に係るメモリデバイスのセンスアンプユニットを示すブロック図である。 図６８は、第３実施形態に係るメモリデバイスの第１センスアンプの回路図である。 図６９は、第３実施形態に係るメモリデバイスの第３センスアンプの回路図である。 図７０は、第３実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。 図７１は、第３実施形態に係るメモリシステムの読み出し動作のうちセンスを示すタイミングチャートである。

以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれかまたは両者の組み合わせとして実現することができる。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、そのような実現を決定することは本発明の範疇に含まれるものである。

下記の各実施形態では、メモリアレイにＭＲＡＭを適用した場合について説明する。

＜１＞第１実施形態
＜１−１＞構成
＜１−１−１＞メモリシステムの構成
図１を用いて、第１実施形態に係るメモリシステム（Memory system）１の基本的な構成を概略的に説明する。図１は、第１実施形態に係るメモリシステムの基本的な構成を示すブロック図である。
メモリシステム１は、メモリデバイス（Memory device）１０、及びメモリコントローラ（Memory controller）２０を備えている。

＜１−１−２＞メモリコントローラの構成
メモリコントローラ２０は、パーソナルコンピュータ等のホスト(外部機器)２から命令を受けて、メモリデバイス１０からデータを読み出したり、メモリデバイス１０にデータを書き込んだりする。

メモリコントローラ２０は、ホストインタフェース（Host interface(I/F)）２１と、データバッファ（Data buffer）２２と、レジスタ（Register）２３と、ＣＰＵ（Central Processing Unit）２４と、デバイスインタフェース（Device Interface(I/F)）２５と、ＥＣＣ（Error correcting code）回路２６と、を備えている。

ホストインタフェース２１は、ホスト２と接続されている。このホストインタフェース２１を介して、ホスト２とメモリシステム１との間でデータの送受信等が行われる。

データバッファ２２は、ホストインタフェース２１に接続される。データバッファ２２は、ホストインタフェース２１を介してホスト２からメモリシステム１に送信されたデータを受け取り、これを一時的に記憶する。また、データバッファ２２は、メモリシステム１からホストインタフェース２１を介してホスト２へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでも、不揮発性のメモリでも良い。

レジスタ２３は、例えば揮発性のメモリであり、ＣＰＵ２４により実行される設定情報、コマンド、及びステータスなどを記憶する。レジスタ２３は、揮発性のメモリでも、不揮発性のメモリでも良い。

ＣＰＵ２４は、メモリシステム１の全体の動作を司る。ＣＰＵ２４は、例えばホスト２から受けたコマンドに従ってメモリデバイス１０に対する所定の処理を実行する。

デバイスインタフェース２５は、メモリコントローラ２０と、メモリデバイス１０との間で各種信号などの送受信を行う。

ＥＣＣ回路２６は、データバッファ２２を介して、ホスト２から受信した書き込みデータを受信する。そして、ＥＣＣ回路２６は、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書き込みデータを、例えばデータバッファ２２、またはデバイスインタフェース２５に供給する。

また、ＥＣＣ回路２６は、デバイスインタフェース２５を介してメモリデバイス１０から供給されたデータを受信する。当該データは、メモリアレイ１１のメモリセルに記憶されているデータである。ＥＣＣ回路２６は、メモリデバイス１０から受信したデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受信したデータにエラーが存在すると判定する場合、受信したデータに対してエラー訂正符号を用いてエラー訂正処理を行う。そして、ＥＣＣ回路２６は、エラー訂正処理したデータを、例えばデータバッファ２２、デバイスインタフェース２５等に供給する。

＜１−１−３＞メモリデバイスの構成
第１実施形態に係るメモリデバイス１０は、メモリアレイ１１と、センスアンプ／ライトドライバ（ＳＡ＆ＷＤ）１２と、カラムデコーダ１３と、ワード線ドライバ１４と、ロウデコーダ１５と、入出力（ＩＯ）回路１６と、コントローラ１７と、コマンドアドレス入力回路１８と、を備えている。

コマンドアドレス入力回路１８には、メモリコントローラ２０から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１８は、コマンドアドレス信号ＣＡをコントローラ１７に転送する。

コントローラ１７は、コマンドとアドレスとを識別する。コントローラ１７は、メモリデバイス１０を制御する。

メモリアレイ１１は、ＭＲＡＭであり、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ（Magnetic Tunnel Junction）素子３０（不図示）および選択トランジスタ３１（不図示）を含む。ＭＴＪ素子３０は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。選択トランジスタ３１は、ＭＴＪ素子３０に対応して設けられ、該対応するＭＴＪ素子３０に電流を流すときに導通状態となるように構成されている。なお、ＭＴＪ素子を抵抗変化素子と記載しても良い。

複数のワード線ＷＬはロウ方向に延伸し、複数のビット線ＢＬはカラム方向に延伸している。そして、ワード線ＷＬ及びビット線ＢＬは、互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（本実施形態では便宜的にローカルビット線ＬＢＬ、及びローカルソース線ＬＳＬと称す）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子３０および選択トランジスタ３１は、ローカルビット線ＬＢＬとローカルソース線ＬＳＬとの間（ビット線対の間）に直列に接続されている。また、選択トランジスタ３１のゲートはワード線ＷＬに接続されている。

ワード線ドライバ１４は、少なくともメモリアレイ１１の一辺に沿って配置される。また、ワード線ドライバ１４は、データ読み出しまたはデータ書き込みの際にメインワード線ＭＷＬを介してワード線ＷＬに電圧を印加するように構成されている。

ロウデコーダ１５は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。より具体的には、ロウデコーダ１５はデコードしたロウアドレスを、ワード線ドライバ１４に供給する。それにより、ワード線ドライバ１４は、選択ワード線ＷＬに電圧を印加することができる。

カラムデコーダ１３は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。カラムデコーダ１３は、デコードしたカラムアドレスをセンスアンプ／ライトドライバ１２に供給する。

センスアンプ／ライトドライバ１２は、センスアンプ及びライトドライバを備えている。センスアンプ／ライトドライバ１２は、少なくともメモリアレイ１１の一辺に沿って配置されている。センスアンプは、グローバルビット線ＧＢＬを介してビット線ＢＬに接続され、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルＭＣに記憶されたデータを読み出す。ライトドライバは、グローバルビット線ＧＢＬを介してビット線ＢＬに、またはグローバルソース線ＧＳＬを介してソース線ＳＬに接続される。そして、ライトドライバは、選択メモリセルＭＣにデータを書き込む際、選択ワード線ＷＬに接続された選択メモリセルＭＣに電流を流す。

また、センスアンプ／ライトドライバ１２は、図示しないページバッファを備えている。ページバッファは、例えば揮発性のメモリであり、センスアンプによって読み出されたデータ、またはＩＯ回路１６を介して転送された書き込みデータを記憶する。

センスアンプ／ライトドライバ１２とデータ線ＤＱとの間のデータの授受は、ＩＯ回路１６を介して行われる。

＜１−１−４＞メモリアレイ
次に、図２を用いて第１実施形態に係るメモリデバイスのメモリアレイの具体的な構成について説明する。図２は、第１実施形態に係るメモリデバイスのメモリアレイを示すブロック図である。

図２に示すように、メモリアレイ１１は、マトリクス状に配置された複数のサブアレイ１１Ａを備える。そして、サブアレイ１１Ａは、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬを介してセンスアンプ／ライトドライバ１２に接続される。また、サブアレイ１１Ａは、メインワード線ＭＷＬを介してワード線ドライバ１４に接続される。

センスアンプ／ライトドライバ１２は、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬ毎にコア回路１２０を備えている。

サブアレイ１１Ａは、ＭＡＴ１１０、第１カラムスイッチ回路１１１、第２カラムスイッチ回路１１２、及びサブロウデコーダ回路１１３を備えている。

ＭＡＴ１１０は、半導体基板上にマトリクス状に配置された複数のメモリセルＭＣを備える。詳細については後述する。

第１カラムスイッチ回路１１１は、カラムデコーダ１３からの信号に基づいて、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御する。

第２カラムスイッチ回路１１２は、カラムデコーダ１３からの信号に基づいて、グローバルソース線ＧＳＬと、ローカルソース線ＬＳＬと、の接続を制御する。

サブロウデコーダ回路１１３は、シーケンサ５０からの信号に基づいて、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御する。

＜１−１−５＞センスアンプ／ライトドライバ
図３を用いて、第１実施形態に係るメモリデバイスのセンスアンプ／ライトドライバ１２について説明する。図３は、第１実施形態に係るメモリデバイスのセンスアンプ／ライトドライバ１２を示すブロック図である。

図３に示すように、センスアンプ／ライトドライバ１２は、複数のコア回路１２０を備えている。複数のコア回路１２０は、グローバルビット線及びグローバルソース線の組毎に設けられている。そして、コア回路１２０は、プリアンプ１２１、センスアンプ（ＳＡ）１２２、及びライトドライバ１２３を備えている。

プリアンプ１２１は、グローバルビット線を介してメモリセルＭＣに電流（セル電流）を供給し、セル電流に基づく電圧Ｖ１ｓｔ及びＶ２ｎｄを生成する。また、プリアンプは、メモリセルＭＣに流れる電流と、参照セルＲＣに流れる電流とを比較し、比較結果に基づく電圧Ｖｒｅｆを生成する。

センスアンプ１２２は、プリアンプ１２１から供給された電圧Ｖ１ｓｔ及びＶｒｅｆに基づいて、データ（ＤＯ、ＤＯＢ）を生成する。また、センスアンプ１２２は、電圧Ｖ１ｓｔ及びＶ２ｎｄに基づいて、データ（ＤＯ、ＤＯＢ）を生成する。

ライトドライバ１２３は、センスアンプ１２２からのデータ（ＤＯ、ＤＯＢ）に基づき、書き込み動作時に、グローバルビット線及びグローバルソース線に任意の電圧を印加する。

＜１−１−６＞ＭＡＴ、第１カラムスイッチ、及び第２カラムスイッチ
次に、図４を用いて、ＭＡＴ、第１カラムスイッチ、及び第２カラムスイッチについて説明する。図４は、ＭＡＴ、第１カラムスイッチ、及び第２カラムスイッチを示すブロック図である。

図４に示すように、ＭＡＴ１１０は、複数のメモリセルＭＣがマトリクス状に配列されて構成される。具体的には、ＭＡＴ１１０には、複数のワード線ＷＬ０〜ＷＬｉ−１（ｉ：２以上の整数）、複数のローカルビット線ＬＢＬ０〜ＬＢＬｊ−１、及び複数のローカルソース線ＬＳＬ０〜ＬＳＬｊ−１（ｊ：２以上の整数）が設けられる。

メモリセルＭＣは、ＭＴＪ素子３０、及び選択トランジスタ３１から構成される。選択トランジスタ３１は、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）から構成される。

ＭＴＪ素子３０の一端は、ローカルビット線ＬＢＬに接続され、他端は選択トランジスタ３１のドレインに接続される。選択トランジスタ３１のゲートは、ワード線ＷＬに接続され、ソースはローカルソース線ＬＳＬに接続される。

第１カラムスイッチ回路１１１は、ローカルビット線ＬＢＬ毎にＮＭＯＳトランジスタＳＴＢ（ＳＴＢ０〜ＳＴＢｊ−１）を備えている。トランジスタＳＴＢの一端にはローカルビット線ＬＢＬが接続され、他端にはグローバルビット線ＧＢＬが接続される。複数のトランジスタＳＴＢ０〜ＳＴＢｊ-１のゲート電極にはそれぞれ信号ＳＷＢ０〜ＳＷＢｊ-１が入力され、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬの接続を制御する。

第２カラムスイッチ回路１１２は、ローカルソース線ＬＳＬ毎にＮＭＯＳトランジスタＳＴＳ（ＳＴＳ０〜ＳＴＳｊ−１）を備えている。トランジスタＳＴＳの一端にはローカルソース線ＬＳＬが接続され、他端にはグローバルソース線ＧＳＬが接続される。複数のトランジスタＳＴＳ０〜ＳＴＳｊ-１のゲート電極にはそれぞれ信号ＳＷＳ０〜ＳＷＳｊ-１が入力され、ローカルソース線ＬＳＬ及びグローバルソース線ＧＳＬの接続を制御する。

＜１−１−７＞メモリセル
＜１−１−７−１＞第１例
続いて、図５を用いて、第１実施形態に係るメモリデバイスのメモリセルＭＣの構成の第１例について概略的に説明する。図５は、第１実施形態に係るメモリデバイスのメモリセルＭＣの構成の第１例を示す図である。

図５に示すように、第１実施形態に係るメモリセルＭＣのＭＴＪ素子３０の一端はビット線ＢＬに接続されており、他端は選択トランジスタ３１の一端に接続されている。そして選択トランジスタ３１の他端はソース線ＳＬに接続されている。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子３０に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。

例えば、ＭＴＪ素子３０は、記憶層（フリー層、記録層）Ｆ、非磁性層Ｂ、参照層（ピン層、固定層）Ｐ、を順次積層して構成される。参照層Ｐおよび記憶層Ｆは、強磁性体で構成されており、非磁性層Ｂは、絶縁膜（例えば、Ａｌ_２Ｏ_３，ＭｇＯ）からなる。参照層Ｐは、磁化方向が固定されている層であり、記憶層Ｆは、磁化方向が可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれが反平行状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きが平行状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。上述の「磁化方向が可変」とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、「磁化方向が固定」とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。

＜１−１−７−２＞第２例
続いて、図６用いて、第１実施形態に係るメモリデバイスのメモリセルＭＣの構成の第２例について概略的に説明する。図６は、第１実施形態に係るメモリデバイスのメモリセルＭＣの構成の第２例を示す図である。以下では、第１例と異なる点のみ説明する。

図６に示すように、第２例においては、ＭＴＪ素子３０は、参照層（ピン層、固定層）Ｐ、非磁性層Ｂ、記憶層（フリー層、記録層）Ｆを順次積層して構成される。

書込み時に矢印Ａ３の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれが反平行状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ４の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きが平行状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。

なお、以下ではメモリセルＭＣの構成は、第１例に基づいて半導体記憶装置について説明する。

＜１−１−８＞プリアンプの構成
＜１−１−８−１＞概要
続いて図７を用いて、第１実施形態に係るメモリデバイスのプリアンプ１２１の構成について説明する。図７は、第１実施形態に係るメモリデバイスのプリアンプ１２１の構成を示すブロック図である。

図７に示すように、プリアンプ１２１は、第１プリアンプ１２１１と、第２プリアンプ１２１２と、マルチプレクサ（ＭＵＸ）１２１３と、を備えている。

第１プリアンプ１２１１は、グローバルビット線ＧＢＬを介してメモリセルに電流を供給し、電圧Ｖ１ｓｔ及びＶ２ｎｄを生成する。第２プリアンプ１２１２は、第１プリアンプ１２１１から供給されるセル電流のミラー電流に基づいて、電圧Ｖｒｅｆを生成する。マルチプレクサ１２１３は、電圧ＶｒｅｆまたはＶ２ｎｄを選択的にセンスアンプ１２２に供給する。

＜１−１−８−２＞詳細
次に、図８を用いて、第１実施形態に係るメモリデバイスのプリアンプ１２１の詳細について説明する。図８は、第１実施形態に係るメモリデバイスのプリアンプ１２１の回路図である。

図８に示すように、第１プリアンプ１２１１は、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ６、ＮＭＯＳトランジスタＭ３、Ｍ４、Ｍ５、Ｍ７を備えている。

トランジスタＭ１の一端は電源電圧ＶＤＤが印加され、他端及びゲート電極はノードＮ１に接続される。

トランジスタＭ２の一端は電源電圧ＶＤＤが印加され、他端はノードＮ４に接続され、ゲート電極はノードＮ１に接続される。

トランジスタＭ１及びトランジスタＭ２はカレントミラーとして機能する。

トランジスタＭ３の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲート電極は信号ＶＣＬＡＭＰが供給される。

トランジスタＭ４の一端はノードＮ２に接続され、他端はノードＮ３を介してグローバルビット線に接続され、ゲート電極は信号ＲＥＮ１が供給される。

トランジスタＭ５の一端はノードＮ４に接続され、他端は基準電圧Ｖｓｓが印加され、ゲート電極はノードＮ５に接続される。

トランジスタＭ６の一端はノードＮ４に接続され、他端はノードＮ５に接続され、ゲート電極は信号ＳＷ１Ｐが供給される。

トランジスタＭ７の一端はノードＮ４に接続され、他端はノードＮ５に接続され、ゲート電極は信号ＳＷ１Ｂが供給される。

トランジスタＭ６及びトランジスタＭ７は一つのスイッチとして機能する。

なお、ノードＮ５には容量Ｃ１が接続されている。容量Ｃ１は、一端がノードＮ５に接続され、他端は接地電圧ＶＳＳが印加される。

ノードＮ５の電位はＶ１ｓｔとしてセンスアンプ１２２に供給される。トランジスタＭ５、Ｍ６、Ｍ７、容量Ｃ１、ノードＮ５は、Ｖ１ｓｔ生成部として考えることができる。

第２プリアンプ１２１２は、ＰＭＯＳトランジスタＭ１２、Ｍ１３、ＮＭＯＳトランジスタＭ１４、Ｍ１５、Ｍ１６を備えている。

トランジスタＭ１２の一端は電源電圧ＶＤＤが印加され、他端及びゲート電極はノードＮ８に接続される。

トランジスタＭ１３の一端は電源電圧ＶＤＤが印加され、他端はノードＮ７に接続され、ゲート電極はノードＮ８に接続される。

トランジスタＭ１２及びトランジスタＭ１３はカレントミラーとして機能する。

トランジスタＭ１４の一端はノードＮ８に接続され、他端はノードＮ９に接続され、ゲート電極は信号ＶＣＬＡＭＰが供給される。

トランジスタＭ１５の一端はノードＮ９に接続され、他端はノードＮ１０を介して参照セルＲＣに接続され、ゲート電極は信号ＲＥＮ２が供給される。

トランジスタＭ１６の一端はノードＮ７に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極はノードＮ５に接続される。

マルチプレクサ１２１３は、ＰＭＯＳトランジスタＭ８、Ｍ１０、ＮＭＯＳトランジスタＭ９、Ｍ１１を備えている。

トランジスタＭ８の一端はノードＮ４に接続され、他端はノードＮ６に接続され、ゲート電極は信号ＳＷ２Ｐが供給される。

トランジスタＭ９の一端はノードＮ４に接続され、他端はノードＮ６に接続され、ゲート電極は信号ＳＷ２Ｎが供給される。

トランジスタＭ８及びトランジスタＭ９は一つのスイッチとして機能する。

トランジスタＭ１０の一端はノードＮ７に接続され、他端はノードＮ６に接続され、ゲート電極は信号ＳＷ３Ｐが供給される。

トランジスタＭ１１の一端はノードＮ７に接続され、他端はノードＮ６に接続され、ゲート電極は信号ＳＷ３Ｎが供給される。

トランジスタＭ１０及びトランジスタＭ１１は一つのスイッチとして機能する。

なお、ノードＮ６には容量Ｃ２が接続されている。容量Ｃ２は、一端がノードＮ６に接続され、他端は接地電圧ＶＳＳが印加される。

トランジスタＭ１７の一端は電源電圧ＶＤＤが印加され、他端はノードＮ６に接続され、ゲート電極は信号ＶＳＦＴ０が供給される。

トランジスタＭ１８の一端はノードＮ６に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号ＶＳＦＴ１が供給される。

トランジスタＭ１７及びＭ１８は、電圧Ｖ２ｎｄを生成する際に、電圧を充電方向または放電方向にシフトさせるトランジスタである。

なお、トランジスタＭ８及びトランジスタＭ９がオン状態の場合、ノードＮ６の電位はＶ２ｎｄとしてセンスアンプ１２２に供給される。つまり、トランジスタＭ５、Ｍ１７、Ｍ１８、Ｍ８、Ｍ９、容量Ｃ２、ノードＮ６は、Ｖ２ｎｄ生成部として考えることができる。

また、トランジスタＭ１０及びトランジスタＭ１１がオン状態の場合、ノードＮ６の電位はＶｒｅｆとしてセンスアンプ１２２に供給される。つまり、トランジスタＭ１６、Ｍ１０、Ｍ１１、容量Ｃ２、ノードＮ６は、Ｖｒｅｆ生成部として考えることができる。

プリアンプ１２１の動作については後述する。

＜１−１−９＞センスアンプアンプの構成
続いて図９を用いて、第１実施形態に係るメモリデバイスのセンスアンプ１２２の構成について説明する。図９は、第１実施形態に係るメモリデバイスのセンスアンプ１２２の回路図である。

図９に示すように、ＰＭＯＳトランジスタＭ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５、ＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２８、Ｍ２９、Ｍ３０、Ｍ３１、Ｍ３２、Ｍ３３を備えている。

トランジスタＭ２０の一端は電源電圧ＶＤＤが印加され、他端はノードＮ２０に接続され、ゲート電極は信号ＬＡＴＰＢが供給される。

トランジスタＭ２１の一端はノードＮ７に接続され、他端はノードＮ２１に接続され、ゲート電極はノードＮ２２に接続される。

トランジスタＭ２２の一端はノードＮ２０に接続され、他端はノードＮ２２に接続され、ゲート電極はノードＮ２１に接続される。

トランジスタＭ２３の一端はノードＮ２１に接続され、他端はノードＮ２２に接続され、ゲート電極は信号ＳＥＮが供給される。

トランジスタＭ２４の一端は電源電圧ＶＤＤが印加され、他端はノードＮ２１に接続され、ゲート電極は信号ＳＥＮが供給される。

トランジスタＭ２５の一端は電源電圧ＶＤＤが印加され、他端はノードＮ２１に接続され、ゲート電極は信号ＳＥＮが供給される。

トランジスタＭ２６の一端はノードＮ２１に接続され、他端はノードＮ２３に接続され、ゲート電極はノードＮ２２に接続される。

トランジスタＭ２７の一端はノードＮ２３に接続され、他端はノードＮ２６に接続され、ゲート電極はノードＮ２５を介して信号ＳＥＮ２が供給される。

トランジスタＭ２８の一端はノードＮ２３に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号ＬＡＴＮが供給される。

トランジスタＭ２９の一端はノードＮ２２に接続され、他端はノードＮ２４に接続され、ゲート電極はノードＮ２１に接続される。

トランジスタＭ３０の一端はノードＮ２４に接続され、他端はノードＮ２８に接続され、ゲート電極はノードＮ２５を介して信号ＳＥＮ２が供給される。

トランジスタＭ３１の一端はノードＮ２４に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号ＬＡＴＮが供給される。

トランジスタＭ３２の一端はノードＮ２６に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号Ｖ１ｓｔが供給される。

トランジスタＭ３３の一端はノードＮ２７に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号Ｖ２ｎｄまたはＶｒｅｆが供給される。

ノードＮ２１の電位はＤＯとしてＩＯ回路１６及びライトドライバ１２３に供給される。

ノードＮ２２の電位はＤＯＢとしてＩＯ回路１６及びライトドライバ１２３に供給される。

センスアンプ１２２の動作については後述する。

＜１−１−１０＞ライトドライバの構成
続いて図１０を用いて、第１実施形態に係るメモリデバイスのライトドライバ１２３の構成について説明する。図１０は、第１実施形態に係るメモリデバイスのライトドライバ１２３の回路図である。

ライトドライバ１２３は、演算部１２３１と、ＰＭＯＳトランジスタＭ４０、Ｍ４２と、ＮＭＯＳトランジスタＭ４１、Ｍ４３と、を備えている。

演算部１２３１は、センスアンプ１２２から供給されるデータ（ＤＯ、ＤＯＢ）に基づいて、信号ＷＴ１（ＷＴ１Ｂ：ＷＴ１の反転信号）、ＷＴＬ、ＷＴＨを生成する。

トランジスタＭ４０の一端は電源電圧ＶＤＤが印加され、他端はノードＮ２６を介してグローバルビット線ＧＢＬに接続され、ゲート電極は信号ＷＴ１ｂが供給される。

トランジスタＭ４１の一端はノードＮ２６を介してグローバルビット線ＧＢＬに接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号ＷＴＬが供給される。

トランジスタＭ４２の一端は電源電圧ＶＤＤが印加され、他端はノードＮ２７を介してグローバルソース線ＧＳＬに接続され、ゲート電極は信号ＷＴＨが供給される。

トランジスタＭ４３の一端はノードＮ２７を介してグローバルソース線ＧＳＬに接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号ＷＴ１が供給される。

ライトドライバ１２３の動作については後述する。

＜１−２＞動作
第１実施形態に係るメモリシステムの読み出し動作を説明する前に、図１１、図１２を用いて、ＭＴＪ素子の閾値分布について説明する。図１１及び図１２は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。なお、図１１及び図１２において、縦軸はメモリセルの数を対数にて示し、横軸はメモリセルに流れる電流値を示す。

上述したように、第１実施形態に係るメモリデバイスのＭＴＪ素子は、抵抗値の変化を用いて、データを記憶する。

そして、メモリデバイス１０は、データ読み出し時において、メモリセルＭＣに読み出し電流を流す。メモリデバイス１０は、メモリセルＭＣに流れる電流と、参照電流（例えば参照セルに流れる電流）と、を比較することで、メモリセルＭＣの抵抗状態を判定する。データ読み出し時において、メモリセルＭＣに流れる電流をセル電流Ｉｃｅｌｌと称する。図１１に示すように、セル電流Ｉｃｅｌｌとしては、低抵抗状態の際のセル電流Ｉｃｅｌｌ０と、高抵抗状態の際のセル電流Ｉｃｅｌｌ１と、の２種類が存在する。以下では簡単のため、“１”データを記憶するメモリセルＭＣに流れるセル電流をセル電流Ｉｃｅｌｌ１と表記する。また、“０”データを記憶するメモリセルＭＣに流れるセル電流をセル電流Ｉｃｅｌｌ０と表記する。また、データ読み出し時において、参照セルＲＣに流れる電流を参照電流Ｉｒｅｆと称する。

ところで、図１１に示すように、ＭＴＪ素子の抵抗バラつきが増加していくと、“０”状態、及び“１”状態のセル電流の分布の間隔が狭くなる可能性がある。そのため、“０”状態のセル電流の分布と、“１”状態のセル電流の分布の間に参照値Ｉｒｅｆを設定し、参照値に対する大小に基づいてＭＴＪ素子の状態を判別する読み出し方式では、読み出しマージンが著しく減少することになる。

また、更にＭＴＪ素子の抵抗バラつきが増加すると、図１２に示すように、“０”状態、及び“１”状態のセル電流の分布が重なる事がある。この場合において、参照値Ｉｒｅｆにてセル電流を判定すると、“０”状態であるべきメモリセルＭＣが“１”状態の分布（電流値がＩｒｅｆより小さい位置）に位置すると、“１”状態と誤判定される。このようなメモリセルＭＣは不良（不良１）セルとなる。同様に、“１”状態であるべきメモリセルＭＣが“０”状態の分布（電流値がＩｒｅｆより大きい位置）に位置すると、“０”状態と誤判定される。このようなメモリセルＭＣは不良（不良２）セルとなる。

そこで、第１実施形態では、ＭＴＪ素子の“０”状態、及び“１”状態のうち、片方の抵抗状態の信号情報（電流値あるいは電圧値）にシフト信号情報を加えて参照信号とする。そして、参照信号に基づいて、ＭＴＪ素子の初期状態を判別する自己参照読み出し方式について説明する。

次に、第１実施形態に係るメモリシステムの読み出し動作について説明する。

＜１−２−１＞読み出し動作の概要
図１３〜図１７を用いて、第１実施形態に係るメモリシステムの読み出し動作の概要を説明する。図１３は、第１実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。図１４、図１５、図１７は、第１実施形態に係るメモリシステムの読み出し動作を示すブロック図である。図１６は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。なお、図１６において、縦軸はメモリセルの数を対数にて示し、横軸はメモリセルに流れる電流値を示す。

［ステップＳ１００１］
メモリコントローラ２０は、ホスト２から読み出し命令を受信すると、メモリデバイス１０に対してアクティヴコマンド及び読み出しコマンドを発行する。

図１４に示すように、メモリデバイス１０は、メモリコントローラ２０からアクティヴコマンド及び読み出しコマンドを受信すると、読み出し対象のメモリセルに対して第１読み出し動作（1st READ）及び参照読み出し（Ref READ）を行なう。プリアンプ１２１は、この第１読み出し動作により、読み出し対象のメモリセルの抵抗状態に基づく電圧情報（信号電圧）Ｖ１ｓｔを生成する。また、プリアンプ１２１は、参照読み出し動作により、読み出し対象のメモリセルの抵抗状態の判定結果に基づく電圧情報（信号電圧）Ｖｒｅｆを生成する。

[ステップＳ１００２]
図１４に示すように、センスアンプ１２２は、ステップＳ１００１によって生成された電圧Ｖｒｅｆに基づいて、ステップＳ１００１によって生成されたＶ１ｓｔの結果を判定する（第１センス）。具体的には、センスアンプ１２２は、Ｖ１ｓｔに基づく電流Ｉ１ｓｔと、Ｖｒｅｆに基づく電流Ｉｒｅｆと、を比較することで、メモリセルに記憶されているデータを判定する。これにより、参照読み出し動作に基づくデータが得られる。

[ステップＳ１００３]
図１５に示すように、ライトドライバ１２３は、ステップＳ１００１の対象となったメモリセルに対して、参照読み出し動作により得られたデータを書き込む参照書き込み動作（WRITE）を行なう。これにより、ステップＳ１００１の対象となったメモリセルの対象となったメモリセルは、参照読み出し動作により得られたデータに上書きされる。この動作は、後述するＶ２ｎｄを生成するために、メモリセルを基準状態にする。つまり、この書込み動作は基準化動作とも記載しても良い。

具体的には、図１６に示すように、参照読み出し動作により不良と判定されるメモリセルには、元々記憶されていたデータと異なるデータが記憶される。また、参照読み出し動作により不良と判定されないメモリセルには、元々記憶されていたデータと同じデータが記憶される。

[ステップＳ１００４]
図１７に示すように、メモリデバイス１０は、ステップＳ１００１の対象となったメモリセルに対して第２読み出し動作（2nd READ）を行なう。

[ステップＳ１００５]
図１７に示すように、プリアンプ１２１は、この第２読み出し動作の結果生成された電圧をシフト（降圧または昇圧）させることで、電圧情報（信号電圧）Ｖ２ｎｄを生成する。

[ステップＳ１００６]
図１７に示すように、センスアンプ１２２は、ステップＳ１００５によって生成されたＶ２ｎｄに基づいて、ステップＳ１００１によって生成されたＶ１ｓｔの結果を判定する（第２センス）。具体的には、センスアンプ１２２は、Ｖ１ｓｔに基づく電流Ｉ１ｓｔと、Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することで、メモリセルに記憶されているデータを判定する。

その後、メモリデバイス１０は、不良と判定されたメモリセル不良のメモリセルＭＣにのみ、データを書き戻す。ここで、メモリデバイス１０が、メモリセル不良のメモリセルＭＣを見つける方法としては、第１センスの結果と、第２センスの結果と、を比較する。第１センスの結果と、第２センスの結果と、が異なっていれば、メモリセル不良のメモリセルＭＣであると判定できる。その場合、第２センスの結果をメモリセルＭＣに書き戻す。

なお、不良と判定されたメモリセル不良のメモリセルＭＣにのみをデータを書き戻す方法として、一例として、メモリデバイス１０内にて予め設定された指令（例えばプリチャージコマンドが入力されたタイミング）による方法、もしくは、メモリコントローラ２０からの指令になどのようなメモリデバイス１０の外部からの指令などによる方法などにて行われる。

＜１−２−２＞読み出し動作の判定方法
次に、判定動作（ステップＳ１００６）における具体的な判定方法について説明する。

まず、図１８〜図２０を用いて、メモリセルの特性に基づくプリアンプ１２１の動作特性について説明する。図１８は、メモリセルの特性に基づくプリアンプ１２１の動作特性を示すグラフである。図１９および図２０は、電圧Ｖ１ｓｔと、電圧Ｖ２ｎｄと、の関係を示す図である。

図１８には、メモリセルに“０”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（０））と、第１読み出し時におけるトランジスタＭ５の特性（Ｍ５（１ｓｔ ＲＥＡＤ））と、の関係を示している。そのため、図１８のＭ２（０）と、Ｍ５（１ｓｔ ＲＥＡＤ）との交点は、第１読み出し時においてメモリセルが“０”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ１ｓｔ＿０となる。

また、図１８には、メモリセルに“１”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（１））と、第１読み出し時におけるトランジスタＭ５の特性（Ｍ５（１ｓｔ ＲＥＡＤ））と、の関係を示している。そのため、図１８のＭ２（１）と、Ｍ５（１ｓｔ ＲＥＡＤ）との交点は、第１読み出し時においてメモリセルが“１”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ１ｓｔ＿１となる。

また、図１８には、メモリセルに“０”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（０））と、第２読み出し時において電圧Ｖ１ｓｔ＿０が記憶されているトランジスタＭ５の特性（Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０））と、の関係を示している。そのため、図１８のＭ２（０）と、Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０）との交点は、第１読み出し時においてメモリセルが“０”データを記憶しており、且つ第２読み出し時においてメモリセルが“０”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿０となる。

また、図１８には、メモリセルに“１”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（１））と、第２読み出し時において電圧Ｖ１ｓｔ＿１が記憶されているトランジスタＭ５の特性（Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１））と、の関係を示している。そのため、図１８のＭ２（１）と、Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１）との交点は、第１読み出し時においてメモリセルが“１”データを記憶しており、且つ第２読み出し時においてメモリセルが“１”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿１となる。

また、図１８には、メモリセルに“０”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（０））と、第２読み出し時において電圧Ｖ１ｓｔ＿１が記憶されているトランジスタＭ５の特性（Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１））と、の関係を示している。そのため、図１８のＭ２（０）と、Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１）との交点は、第１読み出し時においてメモリセルが“１”データを記憶しており、且つ第２読み出し時においてメモリセルが“０”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿１ｅとなる。

この電圧情報（信号電圧）Ｖ２ｎｄ＿１ｅが意味する事に関して、より具体的に説明する。メモリセルＭＣは、ステップＳ１００１の際に“１”データを記憶しているものの、 “０”状態の分布（電流値がＩｒｅｆより大きい位置）に位置している場合（図１８の不良２）、参照読み出し動作にて“０”状態であると誤判定される。そして、メモリセルＭＣは、ステップＳ１００３の際に、“１”状態から“０”状態に上書きされる。つまり、この電圧情報（信号電圧）Ｖ２ｎｄ＿１ｅは、メモリセルＭＣは不良２であることを意味する。

また、図１８には、メモリセルに“１”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（１））と、第２読み出し時において電圧Ｖ１ｓｔ＿０が記憶されているトランジスタＭ５の特性（Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０））と、の関係を示している。そのため、図１８のＭ２（１）と、Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０）との交点は、第１読み出し時においてメモリセルが“０”データを記憶しており、且つ第２読み出し時においてメモリセルが“１”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿０ｅとなる。

この電圧情報（信号電圧）Ｖ２ｎｄ＿０ｅが意味する事に関して、より具体的に説明する。メモリセルＭＣは、ステップＳ１００１の際に“０”データを記憶しているものの、 “１”状態の分布（電流値がＩｒｅｆより小さい位置）に位置している場合（図１８の不良１）、参照読み出し動作にて“１”状態であると誤判定される。そして、メモリセルＭＣは、ステップＳ１００３の際に、“０”状態から“１”状態に上書きされる。つまり、この電圧情報（信号電圧）Ｖ２ｎｄ＿０ｅは、メモリセルＭＣは不良１であることを意味する。

ステップＳ１００６においては、電圧Ｖ１ｓｔと、電圧Ｖ２ｎｄと、を比較することで、データを判定する。ところで、図１８に示すように、電圧Ｖ１ｓｔ＿０と電圧Ｖ２ｎｄ＿０とは略同じである。このままでは電圧Ｖ１ｓｔ＿０と電圧Ｖ２ｎｄ＿０とを比較することはできない。また、電圧Ｖ１ｓｔ＿１と電圧Ｖ２ｎｄ＿１とは略同じである。そのため、このままでは電圧Ｖ１ｓｔ＿１と電圧Ｖ２ｎｄ＿１とを比較することはできない。

ところで、コントローラ１７は、ステップＳ１００６を終えるまでは、第１読み出し動作の結果を知ることができない。しかしながら、コントローラ１７は、参照読み出し動作の結果は知っている。

そこで、本実施形態では、参照読み出し動作の結果を用いて、電圧Ｖ２ｎｄ＿０、または電圧Ｖ２ｎｄ＿１をシフトさせる。

参照読み出し動作の結果が“０”である場合、２つのケースが考えられる。一つ目は、ステップＳ１００１の際に“０”データを記憶しており、且つ参照読み出しにより、“０”データを記憶していると判定されるケース（ケースＡ）と、ステップＳ１００１の際に“１”データを記憶しており、且つ参照読み出しにより、“０”データを記憶していると判定されるケース（ケースＢ）である。

つまり、参照読み出し動作の結果が“０”である場合、電圧Ｖ１ｓｔ＿０と、電圧Ｖ２ｎｄ＿０と、を比較し（ケースＡ）、電圧Ｖ１ｓｔ＿１と、電圧Ｖ２ｎｄ＿１ｅと、を比較する（ケースＢ）こととなる。この場合、図１９に示すように、電圧Ｖ２ｎｄ＿０と、電圧Ｖ２ｎｄ＿１ｅと、を負の方向にシフトさせることで、データを判定することができる。つまり、コントローラ１７は、ステップＳ１００２において、参照読み出し動作の結果として“０”データを受け取ると、ステップＳ１００５において、電圧Ｖ２ｎｄ＿０と、電圧Ｖ２ｎｄ＿１ｅと、を負の方向にシフトさせることで、電圧Ｖ２ｎｄを生成する。電圧Ｖ２ｎｄの生成方法については後述する。

コントローラ１７は、参照読み出し動作の結果が“０”である場合、電圧Ｖ１ｓｔに基づく電流Ｉ１ｓｔと、電圧Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することにより生成されたデータを判定することができる。具体的には、参照読み出し動作の結果が“０”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも大きいと、コントローラ１７は、ケースＡであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“０”であると判定できる。また、参照読み出し動作の結果が“０”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも小さいと、コントローラ１７は、ケースＢであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“１”であると判定できる。

参照読み出し動作の結果が“１”である場合、２つのケースが考えられる。一つ目は、ステップＳ１００１の際に“１”データを記憶しており、且つ参照読み出しにより、“１”データを記憶していると判定されるケース（ケースＣ）と、ステップＳ１００１の際に“０”データを記憶しており、且つ参照読み出しにより、“１”データを記憶していると判定されるケース（ケースＤ）である。

つまり、参照読み出し動作の結果が“１”である場合、電圧Ｖ１ｓｔ＿１と、電圧Ｖ２ｎｄ＿１と、を比較し（ケースＣ）、電圧Ｖ１ｓｔ＿０と、電圧Ｖ２ｎｄ＿０ｅと、を比較する（ケースＤ）こととなる。この場合、図２０に示すように、電圧Ｖ２ｎｄ＿１と、電圧Ｖ２ｎｄ＿０ｅと、を正の方向にシフトさせることで、データを判定することができる。つまり、コントローラ１７は、ステップＳ１００２において、参照読み出し動作の結果として“１”データを受け取ると、ステップＳ１００５において、電圧Ｖ２ｎｄ＿１と、電圧Ｖ２ｎｄ＿０ｅと、を正の方向にシフトさせることで、電圧Ｖ２ｎｄを生成する。電圧Ｖ２ｎｄの生成方法については後述する。

コントローラ１７は、参照読み出し動作の結果が“１”である場合、電圧Ｖ１ｓｔに基づく電流Ｉ１ｓｔと、電圧Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することにより、データを判定することができる。具体的には、参照読み出し動作の結果が“１”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも大きいと、コントローラ１７は、ケースＤであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“０”であると判定できる。また、参照読み出し動作の結果が“１”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも小さいと、コントローラ１７は、ケースＣであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“１”であると判定できる。

＜１−２−３＞読み出し動作の詳細
図２１のタイミングチャートに沿って、第１実施形態に係るメモリシステムの読み出し動作の詳細を説明する。図２１は、第１実施形態に係るメモリシステムの読み出し動作を示すタイミングチャートである。

［時刻Ｔ１］〜［時刻Ｔ２］
コントローラ１７は、第１読み出し動作及び参照読み出し動作（ステップＳ１００１）を行なう為に、信号ＲＥＮ１、信号ＲＥＮ２、信号ＶＣＬＡＭＰ、信号ＳＷ１Ｎ、信号ＳＷ２Ｐ、信号ＳＷ３Ｎ、信号ＶＳＦＴ０を“Ｈ（High）”レベルにし、信号ＳＷ１Ｐ、信号ＳＷ２Ｎ、信号ＳＷ３Ｐ、信号ＶＳＦＴ１を“Ｌ（Low）”（Ｌ＜Ｈ）レベルにする。

ここで、図２２を用いて、時刻Ｔ１〜時刻Ｔ２におけるプリアンプ１２１の動作について説明する。図２２は、時刻Ｔ１〜時刻Ｔ２におけるプリアンプ１２１の動作を示す回路図である。

図２２に示すように、トランジスタＭ３、Ｍ４、Ｍ６、Ｍ７はオン（導通）状態となる。

第１プリアンプ１２１１において、ノードＮ１は、ノードＮ２、ビット線（グローバルビット線）、メモリセルＭＣ、及びソ−ス線（グローバルソース線）を介して接地される。その結果、ノードＮ１の電位が低下し、トランジスタＭ１がオン状態となる。トランジスタＭ１は、ダイオード接続トランジスタとして駆動する。

トランジスタＭ１がオン状態となると、トランジスタＭ１、Ｍ３、Ｍ４から構成される第１電流経路を介して、メモリセルＭＣにセル電流（Ｉｃｅｌｌ＿１ｓｔ）が流れる。

トランジスタＭ２は、ノードＮ１の電位に基づいて駆動する。そのため、トランジスタＭ２は、トランジスタＭ１と連動してオン状態となる。つまり、トランジスタＭ１及びＭ２はカレントミラーを構成している。

トランジスタＭ２がオン状態となると、トランジスタＭ６、Ｍ７を介してトランジスタＭ５のゲートに電圧が転送される。そのため、トランジスタＭ２がオン状態となると、トランジスタＭ５はオン状態となる。これにより、トランジスタＭ２、Ｍ５から構成される第２電流経路を介して、セル電流（Ｉｃｅｌｌ＿１ｓｔ）のコピー電流（Ｉｃｏｐｙ＿１ｓｔ）が流れる。

トランジスタＭ６、及びＭ７はオン状態なので、ノードＮ５の電位は、コピー電流（Ｉｃｏｐｙ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。この電圧情報Ｖ１ｓｔは、第１読み出し動作の結果となる。

なお、第１電流経路と、第２電流経路とは、電気的に分離されている。

また、図２２に示すように、トランジスタＭ１０、Ｍ１１、Ｍ１４、Ｍ１５はオン（導通）状態となる。第２プリアンプ１２１２において、ノードＮ８は、ノードＮ９、Ｎ１０、及び参照セルＲＣを介して接地される。その結果、ノードＮ８の電位が低下し、トランジスタＭ１２がオン状態となる。トランジスタＭ１２は、ダイオード接続トランジスタとして駆動する。

トランジスタＭ１２がオン状態となると、トランジスタＭ１２、Ｍ１４、Ｍ１５から構成される第３電流経路を介して、参照セルＲＣに参照電流（Ｉｒｅｆ＿１ｓｔ）が流れる。

トランジスタＭ１３は、ノードＮ８の電位に基づいて駆動する。そのため、トランジスタＭ１３は、トランジスタＭ１２と連動してオン状態となる。つまり、トランジスタＭ１２及びＭ１３はカレントミラーを構成している。

ところで、トランジスタＭ１６のゲートはノードＮ５に接続されている。そのため、ノードＮ５の電位が昇圧されると、トランジスタＭ１６はオン状態となる。トランジスタＭ１６がオン状態となると、トランジスタＭ１３、Ｍ１６から構成される第４電流経路を介して、参照電流（Ｉｒｅｆ＿１ｓｔ）の参照コピー電流（Ｉｃｏｐｙ＿ｒｅｆ）が流れる。

トランジスタＭ１０、及びＭ１１はオン状態なので、ノードＮ６の電位は、参照コピー電流（Ｉｃｏｐｙ＿ｒｅｆ）に基づく電圧情報（信号電圧）Ｖｒｅｆになる。この電圧情報Ｖｒｅｆは、参照読み出し動作の結果となる。

なお、第３電流経路と、第４電流経路とは、電気的に分離されている。

［時刻Ｔ２］〜［時刻Ｔ５］
コントローラ１７は、第１センス（ステップＳ１００２）を行なう為に、信号ＲＥＮ１、信号ＲＥＮ２、信号ＳＷ１Ｎ、信号ＳＷ３Ｎ、を“Ｌ”レベルに立ち下げ、信号ＳＷ１Ｐ、信号ＳＷ３Ｐ、信号ＳＥＮ２を“Ｈ”レベルに立ち上げる。また、コントローラ１７は、信号ＬＡＴＰＢを“Ｈ”レベルとし、信号ＬＡＴＮ、信号ＳＥＮを“Ｌ”レベルとする。

ここで、図２３を用いて、時刻Ｔ２〜時刻Ｔ６におけるプリアンプ１２１の動作について説明する。図２３は、時刻Ｔ２〜時刻Ｔ６におけるプリアンプ１２１の動作を示す回路図である。

図２３に示すように、トランジスタＭ６、Ｍ７がオフ（非導通）状態となる。これにより、ノードＮ５が電気的に浮遊状態（フローティング状態）となる。そして、ノードＮ５は、電圧情報（信号電圧）Ｖ１ｓｔを記憶する。また、トランジスタＭ１０、及びＭ１１がオフ状態となる。これにより、ノードＮ６は、電圧情報（信号電圧）Ｖｒｅｆを記憶する。なお、この状態は、時刻Ｔ６まで維持される。

次に、図２４を用いて、時刻Ｔ２〜時刻Ｔ５におけるセンスアンプ１２２の動作について説明する。図２４は、時刻Ｔ２〜時刻Ｔ５におけるセンスアンプ１２２の動作を示す回路図である。

図２４に示すように、センスアンプ１２２は、トランジスタＭ２３、Ｍ２４、Ｍ２５、Ｍ２７、Ｍ３０、Ｍ３２、Ｍ３３がオン状態となる。

トランジスタＭ３２は、電圧Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。

また、トランジスタＭ３３は、電圧Ｖｒｅｆに対応する電流Ｉｒｅｆを流す。

コントローラ１７は、時刻Ｔ３において、信号ＳＥＮを“Ｈ”レベルにすることで、トランジスタＭ２４とＭ２５がオフ状態となり、トランジスタＭ２４とＭ２５からの電流供給が絶たれる。これにより、ノードＮ２１の電位は、電流Ｉ１ｓｔに基づいて決まる。ノードＮ２２の電位は、電流Ｉｒｅｆに基づいて決まる。これにより、ノードＮ２１とノードＮ２２に電圧差が付き、トランジスタＭ２１、Ｍ２２、Ｍ２６、及びＭ２９のポジティブフィードバックにより一気に電圧差が広がる。

コントローラ１７は、時刻Ｔ４において、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げ、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、センスアンプ１２２のトランジスタＭ２０、Ｍ２８、及びＭ３１がオン状態となる。これにより、信号ＤＯ及び信号ＤＯＢの電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。

これによりセンスアンプ１２２は信号ＤＯ及び信号ＤＯＢを確定する。

その後、コントローラ１７は、時刻Ｔ５において、信号ＳＥＮ、信号ＳＥＮ２、信号ＬＡＴＮを“Ｌ”レベルに立ち下げる。また、コントローラ１７は、信号ＬＡＴＰＢを“Ｈ”レベルに立ち上げる。これにより、センスアンプ１２２は、センス可能な状態になる。

［時刻Ｔ５］〜［時刻Ｔ６］
コントローラ１７は、参照書き込み動作（ステップＳ１００３）を行なう。

例えば、メモリセルＭＣの構成が第１例であり、且つ参照読み出し動作の結果が“１”データである場合、演算部１２３１は、信号ＷＴＨ、信号ＷＴ１を“Ｈ”レベルにし、信号ＷＴＬ、信号ＷＴ１Ｂ（信号ＷＴ１の反転信号）を“Ｌ”レベルにする。

図２５を用いて、メモリセルＭＣの構成が第１例であり、且つ“１”データを書き込む場合のライトドライバ１２３の動作について説明する。図２５は、メモリセルＭＣの構成が第１例であり、且つ“１”データを書き込む場合のライトドライバ１２３の動作を示す回路図である。

図２５に示すように、ライトドライバ１２３において、トランジスタＭ４０、Ｍ４３がオン状態となる。トランジスタＭ４０は、グローバルビット線ＧＢＬを介してメモリセルＭＣに、“１”データの書き込み電流ＩＷＴ１＿１を流す。

これにより、ライトドライバ１２３は、メモリセルＭＣへ“１”データ書き込みを行なう。

次に、メモリセルＭＣの構成が第１例であり、且つ参照読み出し動作の結果が“０”データである場合、演算部１２３１は、信号ＷＴＨ、信号ＷＴ１を“Ｌ”レベルにし、信号ＷＴＬ、信号ＷＴ１Ｂを“Ｈ”レベルにする。

図２６を用いて、メモリセルＭＣの構成が第１例であり、且つ“０”データを書き込む場合のライトドライバ１２３の動作について説明する。図２６は、メモリセルＭＣの構成が第１例であり、且つ“０”データを書き込む場合のライトドライバ１２３の動作を示す回路図である。

図２６に示すように、ライトドライバ１２３において、トランジスタＭ４１、Ｍ４２がオン状態となる。トランジスタＭ４２は、グローバルビット線ＧＢＬを介してメモリセルＭＣに、“０”データの書き込み電流ＩＷＴ１＿０を流す。

これにより、ライトドライバ１２３は、メモリセルＭＣへ“０”データ書き込みを行なう。

［時刻Ｔ６］〜［時刻Ｔ７］
コントローラ１７は、第２読み出し動作（ステップＳ１００４）を行なう為に、信号ＲＥＮ１、信号ＳＷ２Ｎを“Ｈ”レベルに立ち上げ、信号ＳＷ２Ｐを“Ｌ”レベルに立ち下げる。

ここで、図２７を用いて、時刻Ｔ６〜時刻Ｔ７におけるプリアンプ１２１の動作について説明する。図２７は、時刻Ｔ６〜時刻Ｔ７におけるプリアンプ１２１の動作を示す回路図である。

図２７に示すように、トランジスタＭ３、Ｍ４、Ｍ５はオン状態となる。これにより、ノードＮ１は、ノードＮ２、ビット線（グローバルビット線）、メモリセルＭＣ、及びソ−ス線（グローバルソース線）を介して接地される。その結果、ノードＮ１の電位が低下し、トランジスタＭ１がオン状態となる。トランジスタＭ１は、ダイオード接続トランジスタとして駆動する。

トランジスタＭ１がオン状態となると、トランジスタＭ１、Ｍ３、Ｍ４から構成される第１電流経路を介して、メモリセルＭＣにセル電流（Ｉｃｅｌｌ＿２ｎｄ）が流れる。

また、ノードＮ１の電位が低下するので、トランジスタＭ２はオン状態となる。また、トランジスタＭ５のゲート電極には電圧Ｖ１ｓｔが印加されている。これにより、トランジスタＭ２、Ｍ５から構成される第２電流経路を介して、セル電流（Ｉｃｅｌｌ＿２ｎｄ）のコピー電流（Ｉｃｏｐｙ＿２ｎｄ）が流れる。なお、トランジスタＭ５は電圧Ｖ１ｓｔに基づく定電流源として動作する。

［時刻Ｔ７］〜［時刻Ｔ８］
コントローラ１７は、電圧Ｖ２ｎｄ生成動作（ステップＳ１００５）を行なう。

上述したように、参照読み出し動作の結果が“０”である場合、電圧Ｖ２ｎｄ＿０と、電圧Ｖ２ｎｄ＿１ｅと、を負の方向にシフトさせる必要がある。

ここで、図２８を用いて、参照読み出し動作の結果が“０”である場合における、メモリセルの特性に基づくプリアンプ１２１の動作特性について説明する。図２８は、メモリセルの特性に基づくプリアンプ１２１の動作特性を示すグラフである。

図２８に示すように、電圧Ｖ２ｎｄ＿０と、電圧Ｖ２ｎｄ＿１ｅと、を負の方向にシフトさせる場合、トランジスタＭ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１）、及びトランジスタＭ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０）に流れる電流を増加させれば良い。

つまり、コントローラ１７は、参照読み出し動作の結果が“０”である場合、信号ＲＥＮ１、信号ＶＳＦＴ０及び信号ＶＳＦＴ１を“Ｌ”レベルにする。

ここで、図２９を用いて、時刻Ｔ７〜時刻Ｔ８におけるプリアンプ１２１の動作について説明する。図２９は、時刻Ｔ７〜時刻Ｔ８におけるプリアンプ１２１の動作を示す回路図である。

図２９に示すように、トランジスタＭ１７はオン状態となる。これにより、トランジスタＭ１７を介してノードＮ６に電流Ｉｓｆｔ＿０が流れる。

これにより、電圧Ｖ２ｎｄ＿０と、電圧Ｖ２ｎｄ＿１ｅと、が負の方向にシフトされる。このようにして、ノードＮ６に、電圧Ｖ２ｎｄが生成される。

また、上述したように、参照読み出し動作の結果が“１”である場合、電圧Ｖ２ｎｄ＿１と、電圧Ｖ２ｎｄ＿０ｅと、を正の方向にシフトさせる必要がある。

ここで、図３０を用いて、参照読み出し動作の結果が“１”である場合における、メモリセルの特性に基づくプリアンプ１２１の動作特性について説明する。図３０は、メモリセルの特性に基づくプリアンプ１２１の動作特性を示すグラフである。

図３０に示すように、電圧Ｖ２ｎｄ＿１と、電圧Ｖ２ｎｄ＿０ｅと、を正の方向にシフトさせる場合、トランジスタＭ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１）、及びトランジスタＭ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０）に流れる電流を減少させれば良い。

つまり、コントローラ１７は、参照読み出し動作の結果が“１”である場合、信号ＶＳＦＴ０及び信号ＶＳＦＴ１を“Ｈ”レベルにし、信号ＲＥＮ１を“Ｌ”レベルにする。

ここで、図３１を用いて、時刻Ｔ７〜時刻Ｔ８におけるプリアンプ１２１の動作について説明する。図３１は、時刻Ｔ７〜時刻Ｔ８におけるプリアンプ１２１の動作を示す回路図である。

図３１に示すように、トランジスタＭ１８はオン状態となる。これにより、トランジスタＭ１８を介してノードＮ４から電流Ｉｓｆｔ＿１が流れる。

これにより、電圧Ｖ２ｎｄ＿１と、電圧Ｖ２ｎｄ＿０ｅと、が正の方向にシフトされる。このようにして、ノードＮ６に、電圧Ｖ２ｎｄが生成される。

［時刻Ｔ８］〜
コントローラ１７は、第２センス（ステップＳ１００６）を行なう為に、信号ＲＥＮ１を“Ｌ”レベルに立ち下げ、信号ＳＥＮ２を“Ｈ”レベルに立ち上げる。また、コントローラ１７は、参照読み出し動作の結果が“０”である場合、信号ＶＳＦＴ０を“Ｈ”レベルにする。また、コントローラ１７は、参照読み出し動作の結果が“１”である場合、信号ＶＳＦＴ１を“Ｌ”レベルにする。

次に、図３２を用いて、時刻Ｔ８〜におけるセンスアンプ１２２の動作について説明する。図３２は、時刻Ｔ８〜におけるセンスアンプ１２２の動作を示す回路図である。

図３２に示すように、センスアンプ１２２は、トランジスタＭ２３、Ｍ２４、Ｍ２５、Ｍ２７、Ｍ３０、Ｍ３２、Ｍ３３がオン状態となる。

トランジスタＭ３２は、電圧Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。

また、トランジスタＭ３３は、電圧Ｖ２ｎｄに対応する電流Ｉ２ｎｄを流す。

コントローラ１７は、時刻Ｔ９において、信号ＳＥＮを“Ｈ”レベルにすることで、トランジスタＭ２４とＭ２５がオフ状態となり、トランジスタＭ２４とＭ２５からの電流供給が絶たれる。これにより、ノードＮ２１の電位は、電流Ｉ１ｓｔに基づいて決まる。ノードＮ２２の電位は、電流Ｉ２ｎｄに基づいて決まる。これにより、ノードＮ２１とノードＮ２２に電圧差が付き、トランジスタＭ２１、Ｍ２２、Ｍ２６、及びＭ２９のポジティブフィードバックにより一気に電圧差が広がる。

コントローラ１７は、時刻Ｔ９において、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げ、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、センスアンプ１２２のトランジスタＭ２０、Ｍ２８、及びＭ３１がオン状態となる。これにより、信号ＤＯ及び信号ＤＯＢの電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。

これによりセンスアンプ１２２は信号ＤＯ及び信号ＤＯＢを確定する。

＜１−３＞効果
＜１−３−１＞概要
上述した実施形態によれば、第１読み出しと同時に参照読み出し動作を行なう。そして、参照読み出し動作に基づいて、参照書き込み動作を行なう。これにより、参照読み出し動作にて不良とされるメモリセルにのみ、反転データが書き込まれる。

＜１−３−２＞比較例
以下に、上述した実施形態の理解を容易にするために、比較例について説明する。

＜１−３−２−１＞比較例１
図３３〜図３５を用いて、比較例１について説明する。図３３は、第１実施形態の比較例１に係るメモリシステムの読み出し動作を示すフローチャートである。図３４は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。なお、図３４において、縦軸はメモリセルの数を対数にて示し、横軸はメモリセルに流れる電流値を示す。図３５は、メモリセルの特性に基づくプリアンプ１２１の動作特性を示すグラフと、電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフである。なお、図３５の電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフにおいて、縦軸はメモリセルの数を対数にて示し、横軸は電圧Ｖ２ｎｄの大きさを示す。

図３３に示すように、比較例１では、第１実施形態で説明したステップＳ１００１のような参照読み出し動作は行なわない。

そして、比較例１では、第１実施形態で説明したステップＳ１００３のように、参照読み出し動作の結果に基づく参照書き込み動作ではなく “０”書き込み動作（“０” ＷＲＩＴＥ）を行なう。

この場合、図３４に示すように、ステップＳ２００１を行なった全てのメモリセルＭＣが“０”状態になる。このように、比較例１では、全てのメモリセルＭＣを“０”データにする。

比較例１では、電圧情報（信号電圧）Ｖ２ｎｄとしては２種類存在する。電圧情報（信号電圧）Ｖ２ｎｄの１つ目は、第１読み出し時においてメモリセルが“０”データを記憶しており、且つ第２読み出し時においてメモリセルが“０”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿０。電圧情報（信号電圧）Ｖ２ｎｄの２つ目は、第１読み出し時においてメモリセルが“１”データを記憶しており、且つ第２読み出し時においてメモリセルが“０”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿１ｅ。

比較例１における電圧Ｖ２ｎｄ＿０に関するメモリセルＭＣと、電圧Ｖ２ｎｄ＿１ｅに関するメモリセルＭＣとの数はそれぞれ略等しい。

そのため、図３５に示すように、電圧Ｖ２ｎｄ＿０に関するメモリセルＭＣの分布と、電圧Ｖ２ｎｄ＿１ｅに関するメモリセルＭＣの分布とは、同じような形になる。例えば、電圧Ｖ２ｎｄ＿０に関するメモリセルＭＣの分布の端部から、電圧Ｖ２ｎｄ＿１ｅに関するメモリセルＭＣの分布の端部までの差は電圧ｄＶＣ１となる。

他方で、上述した実施形態では、電圧Ｖ２ｎｄ＿１ｅに関するメモリセルＭＣは、不良２となるメモリセルＭＣである。この不良２となるメモリセルＭＣの数は多くない。そのため、電圧Ｖ２ｎｄ＿１ｅに関するメモリセルＭＣの分布は、電圧Ｖ２ｎｄ＿０に関するメモリセルＭＣの分布よりも小さくなる。そのため、電圧Ｖ２ｎｄ＿０に関するメモリセルＭＣの分布の端部から、電圧Ｖ２ｎｄ＿１ｅに関するメモリセルＭＣの分布の端部までの差は、比較例１よりも電圧ｄＶ１だけ広い電圧ｄＶＥ１（ｄＶＣ１＜ｄＶＥ１）となる。

そのため、上述した実施形態では、比較例１と比較し、電圧Ｖ２ｎｄ＿０と電圧Ｖ２ｎｄ＿１ｅとの間のマージンを広く取れる。

また、比較例１では、“０”書き込み動作を行なう。これにより、“１”データを記憶するメモリセルＭＣのデータが破壊されてしまう。その結果、比較例１では、読み出し動作後に、データをメモリセルＭＣに書き戻す必要がある。

しかし、上述した実施形態では、不良のメモリセルのみ、異なるデータが書き込まれる。そのため、データをメモリセルＭＣに書き戻す際における電力が比較例１よりも低くなる。

＜１−３−２−２＞比較例２
図３６〜図３８を用いて、比較例２について説明する。図３６は、第１実施形態の比較例２に係るメモリシステムの読み出し動作を示すフローチャートである。図３７は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。なお、図３７において、縦軸はメモリセルの数を対数にて示し、横軸はメモリセルに流れる電流値を示す。図３８は、メモリセルの特性に基づくプリアンプ１２１の動作特性を示すグラフと、電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフである。なお、図３８の電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフにおいて、縦軸はメモリセルの数を対数にて示し、横軸は電圧Ｖ２ｎｄの大きさを示す。

図３６に示すように、比較例２では、第１実施形態で説明したステップＳ１００１のような参照読み出し動作は行なわない。

そして、比較例１では、第１実施形態で説明したステップＳ１００３のように、参照読み出し動作の結果に基づく参照書き込み動作ではなく“１”書き込み動作（“１” ＷＲＩＴＥ）を行なう。

この場合、図３７に示すように、ステップＳ３００１を行なった全てのメモリセルＭＣが“１”状態になる。このように、比較例２では、全てのメモリセルＭＣを“１”データにする。

比較例２では、電圧情報（信号電圧）Ｖ２ｎｄとしては２種類存在する。電圧情報（信号電圧）Ｖ２ｎｄの１つ目は、第１読み出し時においてメモリセルが“１”データを記憶しており、且つ第２読み出し時においてメモリセルが“１”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿１。電圧情報（信号電圧）Ｖ２ｎｄの２つ目は、第１読み出し時においてメモリセルが“０”データを記憶しており、且つ第２読み出し時においてメモリセルが“１”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿０ｅ。

比較例２における電圧Ｖ２ｎｄ＿１に関するメモリセルＭＣと、電圧Ｖ２ｎｄ＿０ｅに関するメモリセルＭＣとの数はそれぞれ略等しい。

そのため、図３８に示すように、電圧Ｖ２ｎｄ＿１に関するメモリセルＭＣの分布と、電圧Ｖ２ｎｄ＿０ｅに関するメモリセルＭＣの分布とは、同じような形になる。例えば、電圧Ｖ２ｎｄ＿１に関するメモリセルＭＣの分布の端部から、電圧Ｖ２ｎｄ＿０ｅに関するメモリセルＭＣの分布の端部までの差は電圧ｄＶＣ２となる。

他方で、上述した実施形態では、電圧Ｖ２ｎｄ＿０ｅに関するメモリセルＭＣは、不良１となるメモリセルＭＣである。この不良１となるメモリセルＭＣの数は多くない。そのため、電圧Ｖ２ｎｄ＿０ｅに関するメモリセルＭＣの分布は、電圧Ｖ２ｎｄ＿１に関するメモリセルＭＣの分布よりも小さくなる。そのため、電圧Ｖ２ｎｄ＿１に関するメモリセルＭＣの分布の端部から、電圧Ｖ２ｎｄ＿０ｅに関するメモリセルＭＣの分布の端部までの差は、比較例２よりも電圧ｄＶ２だけ広い電圧ｄＶＥ２（ｄＶＣ２＜ｄＶＥ２）となる。

そのため、上述した実施形態では、比較例２と比較し、電圧Ｖ２ｎｄ＿１と電圧Ｖ２ｎｄ＿０ｅとの間のマージンを広く取れる。

また、比較例２では、“１”書き込み動作を行なう。これにより、“０”データを記憶するメモリセルＭＣのデータが破壊されてしまう。その結果、比較例２では、読み出し動作後に、データをメモリセルＭＣに書き戻す必要がある。

しかし、上述した実施形態では、不良のメモリセルのみ、異なるデータが書き込まれる。そのため、データをメモリセルＭＣに書き戻す際における電力が比較例２よりも低くなる。

＜１−３−３＞まとめ
上述したように、第１実施形態によれば、参照読み出し動作に基づいて、参照書き込み動作を行なっている。そのため、参照読み出し動作にて不良と判定されるメモリセルには、元々記憶されていたデータと異なるデータが記憶される。また、不良と判定されるメモリセルの数は多くない。そのため、不良とされるメモリセルに関する電圧Ｖ２ｎｄの分布は大きくない。その結果、読み出し時のマージンを十分に確保することが可能となる。

また、上述した実施形態では、不良のメモリセルのみ、異なるデータが書き戻されるため、データをメモリセルＭＣに書き戻す際における電力を抑制できる。

＜１−４＞第１実施形態の変形例１
第１実施形態では、メモリセルＭＣの構成が第１例である場合について説明した。しかしながら、メモリセルＭＣの構成が第２例である場合においても、第１実施形態を適用することができる。

図３９を用いて、メモリセルＭＣの構成が第２例である場合の第１実施形態の変形例１について説明する。図３９は、第１実施形態の変形例１に係るメモリシステムの読み出し動作を示すタイミングチャートである。以下では、第１実施形態と異なる点についてのみ説明する。

図３９に示すように、時刻Ｔ５〜時刻Ｔ６において、コントローラ１７は、参照書き込み動作（ステップＳ１００３）を行なう。

例えば、メモリセルＭＣの構成が第２例であり、且つ参照読み出し動作の結果が“１”データである場合、演算部１２３１は、信号ＷＴＨ、信号ＷＴ１を“Ｌ”レベルにし、信号ＷＴＬ、信号ＷＴ１Ｂを“Ｈ”レベルにする。

図４０を用いて、メモリセルＭＣの構成が第２例であり、且つ“１”データを書き込む場合のライトドライバ１２３の動作について説明する。図４０は、メモリセルＭＣの構成が第２例であり、且つ“１”データを書き込む場合のライトドライバ１２３の動作を示す回路図である。

図４０に示すように、ライトドライバ１２３において、トランジスタＭ４１、Ｍ４２がオン状態となる。トランジスタＭ４２は、グローバルビット線ＧＢＬを介してメモリセルＭＣに、“１”データの書き込み電流ＩＷＴ２＿１を流す。

これにより、ライトドライバ１２３は、メモリセルＭＣへ“１”データ書き込みを行なう。

次に、メモリセルＭＣの構成が第２例であり、且つ参照読み出し動作の結果が“０”データである場合、演算部１２３１は、信号ＷＴＨ、信号ＷＴ１を“Ｈ”レベルにし、信号ＷＴＬ、信号ＷＴ１Ｂを“Ｌ”レベルにする。

図４１を用いて、メモリセルＭＣの構成が第２例であり、且つ“０”データを書き込む場合のライトドライバ１２３の動作について説明する。図４１は、メモリセルＭＣの構成が第２例であり、且つ“０”データを書き込む場合のライトドライバ１２３の動作を示す回路図である。

図４１に示すように、ライトドライバ１２３において、トランジスタＭ４０、Ｍ４３がオン状態となる。トランジスタＭ４０は、グローバルビット線ＧＢＬを介してメモリセルＭＣに、“０”データの書き込み電流ＩＷＴ２＿０を流す。

これにより、ライトドライバ１２３は、メモリセルＭＣへ“０”データ書き込みを行なう。

以上の様に、メモリセルＭＣの構成が第２例である場合においても、第１実施形態と同様の効果を得ることが可能となる。

＜１−５＞第１実施形態の変形例２
第１実施形態では、参照読み出し動作にて読み出したデータと同じデータを、メモリセルＭＣに上書きした。しかし、参照読み出し動作にて読み出したデータの反転データを、メモリセルＭＣに上書きしてもよい。

以下に、参照読み出し動作にて読み出したデータの反転データを、メモリセルＭＣに上書きする、第１実施形態の変形例２について説明する。以下では、第１実施形態と同様の部分については説明を省略する。

＜１−５−１＞動作
図４２〜図４６を用いて、第１実施形態の変形例２に係るメモリシステムの読み出し動作を説明する。図４２は、第１実施形態の変形例２に係るメモリシステムの読み出し動作を示すフローチャートである。図４３は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。図４４は、メモリセルの特性に基づくプリアンプ１２１の動作特性を示すグラフである。図４５は、電圧Ｖ１ｓｔと、電圧Ｖ２ｎｄと、の関係を示す図である。図４６は、電圧Ｖ１ｓｔと、電圧Ｖ２ｎｄと、の関係を示す図である。

[ステップＳ４００３]
メモリデバイス１０は、ステップＳ４００１の対象となったメモリセルに対して、参照読み出し動作により得られたデータの反転データを書き込む動作（WRITE）を行なう。これにより、ステップＳ４００１の対象となったメモリセルの対象となったメモリセルは、参照読み出し動作により得られたデータの反転データに上書きされる。

具体的には、図４３に示すように、参照読み出し動作により不良と判定されるメモリセルには、元々記憶されていたデータと同じデータが記憶される。また、参照読み出し動作により不良と判定されないメモリセルには、元々記憶されていたデータと異なるデータが記憶される。

図４４を用いて、メモリセルの特性に基づくプリアンプ１２１の動作特性について説明する。図４４は、メモリセルの特性に基づくプリアンプ１２１の動作特性を示すグラフである。

図４４には、メモリセルに“０”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（０））と、第２読み出し時において電圧Ｖ１ｓｔ＿０が記憶されているトランジスタＭ５の特性（Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０））と、の関係を示している。そのため、図１８のＭ２（０）と、Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０）との交点は、第１読み出し時においてメモリセルが“０”データを記憶しており、且つ第２読み出し時においてメモリセルが“０”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿０ｅとなる。

この電圧情報（信号電圧）Ｖ２ｎｄ＿０ｅが意味する事に関して、より具体的に説明する。メモリセルＭＣは、ステップＳ４００１の際に“０”データを記憶しているものの、 “１”状態の分布（電流値がＩｒｅｆより小さい位置）に位置している場合（図１８の不良１）、参照読み出し動作にて“１”状態であると誤判定される。そして、メモリセルＭＣは、ステップＳ４００３の際に、“０”状態から“０”状態に上書きされる。つまり、この電圧情報（信号電圧）Ｖ２ｎｄ＿０ｅは、メモリセルＭＣは不良１であることを意味する。

また、図４４には、メモリセルに“１”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（１））と、第２読み出し時において電圧Ｖ１ｓｔ＿１が記憶されているトランジスタＭ５の特性（Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１））と、の関係を示している。そのため、図４４のＭ２（１）と、Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１）との交点は、第１読み出し時においてメモリセルが“１”データを記憶しており、且つ第２読み出し時においてメモリセルが“１”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿１ｅとなる。

この電圧情報（信号電圧）Ｖ２ｎｄ＿１ｅが意味する事に関して、より具体的に説明する。メモリセルＭＣは、ステップＳ４００１の際に“１”データを記憶しているものの、 “０”状態の分布（電流値がＩｒｅｆより大きい位置）に位置している場合（図１８の不良２）、参照読み出し動作にて“０”状態であると誤判定される。そして、メモリセルＭＣは、ステップＳ４００３の際に、“１”状態から“１”状態に上書きされる。つまり、この電圧情報（信号電圧）Ｖ２ｎｄ＿１ｅは、メモリセルＭＣは不良２であることを意味する。

また、図４４には、メモリセルに“０”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（０））と、第２読み出し時において電圧Ｖ１ｓｔ＿１が記憶されているトランジスタＭ５の特性（Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１））と、の関係を示している。そのため、図４４のＭ２（０）と、Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿１）との交点は、第１読み出し時においてメモリセルが“１”データを記憶しており、且つ第２読み出し時においてメモリセルが“０”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿１となる。

上述したように、第１実施形態の変形例２では、ステップＳ４００１の後、ステップＳ４００３にて反転データが記憶される。そのため、電圧Ｖ２ｎｄ＿１は、メモリセルＭＣは不良でないことを意味する。

また、図４４には、メモリセルに“１”が記憶されている場合のトランジスタＭ２の特性（Ｍ２（１））と、第２読み出し時において電圧Ｖ１ｓｔ＿０が記憶されているトランジスタＭ５の特性（Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０））と、の関係を示している。そのため、図４４のＭ２（１）と、Ｍ５（２ｎｄ ＲＥＡＤ＆Ｖ１ｓｔ＿０）との交点は、第１読み出し時においてメモリセルが“０”データを記憶しており、且つ第２読み出し時においてメモリセルが“１”データを記憶しているという事を意味する電圧情報（信号電圧）Ｖ２ｎｄ＿０となる。

上述したように、第１実施形態の変形例２では、ステップＳ４００１の後、ステップＳ４００３にて反転データが記憶される。そのため、電圧Ｖ２ｎｄ＿０は、メモリセルＭＣは不良でないことを意味する。

ステップＳ４００６においては、電圧Ｖ１ｓｔと、電圧Ｖ２ｎｄと、を比較することで、データを判定する。ところで、図４４に示すように、電圧Ｖ１ｓｔ＿０と電圧Ｖ２ｎｄ＿０ｅとは略同じである。このままでは電圧Ｖ１ｓｔ＿０と電圧Ｖ２ｎｄ＿０ｅとを比較することはできない。また、電圧Ｖ１ｓｔ＿１と電圧Ｖ２ｎｄ＿１ｅとは略同じである。そのため、このままでは電圧Ｖ１ｓｔ＿１と電圧Ｖ２ｎｄ＿１ｅとを比較することはできない。

ところで、コントローラ１７は、ステップＳ１００６を終えるまでは、第１読み出し動作の結果を知ることができない。しかしながら、コントローラ１７は、参照読み出し動作の結果は知っている。

そこで、本実施形態では、参照読み出し動作の結果を用いて、電圧Ｖ２ｎｄ＿０ｅ、または電圧Ｖ２ｎｄ＿１ｅをシフトさせる。

参照読み出し動作の結果が“０”である場合、２つのケースが考えられる。一つ目は、ステップＳ４００１の際に“０”データを記憶しており、且つ参照読み出しにより、“０”データを記憶していると判定されるケース（ケースＥ）と、ステップＳ４００１の際に“１”データを記憶しており、且つ参照読み出しにより、“０”データを記憶していると判定されるケース（ケースＦ）である。

つまり、参照読み出し動作の結果が“０”である場合、電圧Ｖ１ｓｔ＿０と、電圧Ｖ２ｎｄ＿０と、を比較し（ケースＥ）、電圧Ｖ１ｓｔ＿１と、電圧Ｖ２ｎｄ＿１ｅと、を比較する（ケースＦ）こととなる。この場合、図４５に示すように、電圧Ｖ２ｎｄ＿０と、電圧Ｖ２ｎｄ＿１ｅと、を正の方向にシフトさせることで、データを判定することができる。つまり、コントローラ１７は、ステップＳ４００２において、参照読み出し動作の結果として“０”データを受け取ると、ステップＳ４００５において、電圧Ｖ２ｎｄ＿０と、電圧Ｖ２ｎｄ＿１ｅと、を正の方向にシフトさせることで、電圧Ｖ２ｎｄを生成する。

コントローラ１７は、参照読み出し動作の結果が“０”である場合、電圧Ｖ１ｓｔに基づく電流Ｉ１ｓｔと、電圧Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することにより生成されたデータを判定することができる。具体的には、参照読み出し動作の結果が“０”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも大きいと、コントローラ１７は、ケースＥであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“０”であると判定できる。また、参照読み出し動作の結果が“０”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも小さいと、コントローラ１７は、ケースＦであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“１”であると判定できる。

参照読み出し動作の結果が“１”である場合、２つのケースが考えられる。一つ目は、ステップＳ４００１の際に“１”データを記憶しており、且つ参照読み出しにより、“１”データを記憶していると判定されるケース（ケースＧ）と、ステップＳ４００１の際に“０”データを記憶しており、且つ参照読み出しにより、“１”データを記憶していると判定されるケース（ケースＨ）である。

つまり、参照読み出し動作の結果が“１”である場合、電圧Ｖ１ｓｔ＿１と、電圧Ｖ２ｎｄ＿１と、を比較し（ケースＧ）、電圧Ｖ１ｓｔ＿０と、電圧Ｖ２ｎｄ＿０ｅと、を比較する（ケースＨ）こととなる。この場合、図４６に示すように、電圧Ｖ２ｎｄ＿１と、電圧Ｖ２ｎｄ＿０ｅと、を負の方向にシフトさせることで、データを判定することができる。つまり、コントローラ１７は、ステップＳ４００２において、参照読み出し動作の結果として“１”データを受け取ると、ステップＳ４００５において、電圧Ｖ２ｎｄ＿１と、電圧Ｖ２ｎｄ＿０ｅと、を負の方向にシフトさせることで、電圧Ｖ２ｎｄを生成する。電圧Ｖ２ｎｄの生成方法については後述する。

コントローラ１７は、参照読み出し動作の結果が“１”である場合、電圧Ｖ１ｓｔに基づく電流Ｉ１ｓｔと、電圧Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することにより、データを判定することができる。具体的には、参照読み出し動作の結果が“１”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも大きいと、コントローラ１７は、ケースＨであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“０”であると判定できる。また、参照読み出し動作の結果が“１”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも小さいと、コントローラ１７は、ケースＧであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“１”であると判定できる。

＜１−５−２＞効果
＜１−５−２−１＞効果１
上述したように、第１実施形態の変形例２は、参照読み出し結果の反転データを書く事以外は、第１実施形態と同様である。

そのため、例えば第１実施形態の比較例１及び比較例２と比較して、第１実施形態の変形例２は、マージンを広くする事ができる。

図４７を用いて、第１実施形態の変形例２、及び第１実施形態の比較例１の関係を説明する。図４７は、メモリセルの特性に基づくプリアンプ１２１の動作特性を示すグラフと、電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフである。

図４７に示すように、第１実施形態の変形例２では、電圧Ｖ２ｎｄ＿０ｅに関するメモリセルＭＣは、不良１となるメモリセルＭＣである。この不良１となるメモリセルＭＣの数は多くない。そのため、電圧Ｖ２ｎｄ＿０ｅに関するメモリセルＭＣの分布は、電圧Ｖ２ｎｄ＿１に関するメモリセルＭＣの分布よりも小さくなる。そのため、電圧Ｖ２ｎｄ＿１に関するメモリセルＭＣの分布の端部から、電圧Ｖ２ｎｄ＿０ｅに関するメモリセルＭＣの分布の端部までの差は、比較例１よりも電圧ｄＶ１だけ広い電圧ｄＶＥ１（ｄＶＣ１＜ｄＶＥ１）となる。

そのため、第１実施形態の変形例２では、比較例１と比較し、電圧Ｖ２ｎｄ＿１と電圧Ｖ２ｎｄ＿０ｅとの間のマージンを広く取れる。

図４８を用いて、第１実施形態の変形例２、及び第１実施形態の比較例２の関係を説明する。図４８は、メモリセルの特性に基づくプリアンプ１２１の動作特性を示すグラフと、電圧Ｖ２ｎｄ、及びメモリセルの数の関係を示すグラフである。

図４８に示すように、第１実施形態の変形例２では、電圧Ｖ２ｎｄ＿１ｅに関するメモリセルＭＣは、不良２となるメモリセルＭＣである。この不良２となるメモリセルＭＣの数は多くない。そのため、電圧Ｖ２ｎｄ＿１ｅに関するメモリセルＭＣの分布は、電圧Ｖ２ｎｄ＿０に関するメモリセルＭＣの分布よりも小さくなる。そのため、電圧Ｖ２ｎｄ＿０に関するメモリセルＭＣの分布の端部から、電圧Ｖ２ｎｄ＿１ｅに関するメモリセルＭＣの分布の端部までの差は、比較例２よりも電圧ｄＶ２だけ広い電圧ｄＶＥ２（ｄＶＣ２＜ｄＶＥ２）となる。

そのため、第１実施形態の変形例２では、比較例２と比較し、電圧Ｖ２ｎｄ＿０と電圧Ｖ２ｎｄ＿１ｅとの間のマージンを広く取れる。

その結果、第１実施形態の変形例２は、第１実施形態と同様の効果を得ることが可能となる。

＜１−５−２−２＞効果２
次に、図４９〜図５３を用いて効果２について説明する。図４９は、メモリセルの磁気抵抗（ＭＲ）特性を示す図である。図５０は、電圧Ｖ２ｎｄ−電圧Ｖ１ｓｔと、セルの数との関係を示す図である。図５１は、メモリセルの磁気抵抗（ＭＲ）特性を示す図である。図５２、図５３は、電圧Ｖ２ｎｄ−電圧Ｖ１ｓｔと、セルの数との関係を示す図である。

ＭＡＴ（または読み出し単位ページ）に含まれるメモリセルが、図４９に示すような通常の特性を有するメモリセルである場合、参照書き込み動作後は図５０に示すような分布となる。

しかしながら、図５１に示すように、ＭＡＴ（または読み出し単位ページ）に含まれるメモリセルが、低いＭＲ特性を有するメモリセルである場合がある。

この場合において、第１実施形態に説明するように、参照読み出し動作に基づいて、データを書き込むと、図５２に示すような分布となる。図５２に示す分布の場合、各分布間のマージンが狭くなってしまう。

そこで、第１実施形態の変形例２で説明したように、メモリセルに、参照読み出し結果のデータの反転データを書き込むことで、図５３のような分布にすることができる。

これにより、図５２と比較し、マージンを十分に確保する事が可能となる。

＜２＞第２実施形態
第２実施形態について説明する。第１実施形態では、電圧Ｖ２ｎｄをシフトさせることで、センスを行なう方法について説明した。第２実施形態では、電圧Ｖ２ｎｄをシフトさせず、センスアンプ内で電流をシフトさせる場合について説明する。尚、第２実施形態に係るメモリシステムの基本的な構成及び基本的な動作は、上述した第１実施形態に係るメモリシステムと同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜２−１＞構成
＜２−１−１＞プリアンプの構成
次に、図５４を用いて、第２実施形態に係るメモリデバイスのプリアンプ１２１の詳細について説明する。図５４は、第２実施形態に係るメモリデバイスのプリアンプ１２１の回路図である。

図５４に示すように、第２実施形態に係るメモリデバイスのプリアンプ１２１は、第１実施形態に係るメモリデバイスのプリアンプ１２１と異なり、電圧Ｖ２ｎｄをシフトさせるためのトランジスタＭ１７、Ｍ１８を有していない。

＜２−１−２＞センスアンプアンプの構成
続いて図５５を用いて、第２実施形態に係るメモリデバイスのセンスアンプ１２２の構成について説明する。図５５は、第２実施形態に係るメモリデバイスのセンスアンプ１２２の回路図である。

図５５に示すように、第２実施形態に係るメモリデバイスのセンスアンプ１２２は、第１実施形態に係るメモリデバイスのセンスアンプ１２２に加え、ＮＭＯＳトランジスタＭ３４、Ｍ３５、Ｍ３６、Ｍ３７を備えている。

トランジスタＭ３４の一端はノードＮ２６に接続され、他端はノードＮ２８に接続され、ゲート電極は信号ＳＦＴＤＯが供給される。

トランジスタＭ３５の一端はノードＮ２８に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号ＶＳＦＴが供給される。

トランジスタＭ３６の一端はノードＮ２７に接続され、他端はノードＮ２９に接続され、ゲート電極は信号ＳＦＴＤＯＢが供給される。

トランジスタＭ３７の一端はノードＮ２９に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号ＶＳＦＴが供給される。

センスアンプ１２２の動作については後述する。

＜２−２＞読み出し動作
＜２−２−１＞読み出し動作の概要
図５６を用いて、第１実施形態に係るメモリシステムの読み出し動作の概要を説明する。図５６は、第１実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。

［ステップＳ５００１］〜［ステップＳ５００３］
ステップＳ５００１〜ステップＳ５００３の動作は、ステップＳ１００１〜ステップＳ１００３で説明した動作と同様である。

[ステップＳ５００４]
メモリデバイス１０は、ステップＳ５００１の対象となったメモリセルに対して第２読み出し動作（2nd READ）を行なう。この第２読み出し動作の結果生成された電圧が電圧情報（信号電圧）Ｖ２ｎｄとなる。つまり、第１実施形態と異なり、第２読み出し動作の結果生成された電圧はシフトされない。

[ステップＳ５００５]
センスアンプ１２２は、ステップＳ５００４によって生成されたＶ２ｎｄに基づいて、ステップＳ５００１によって生成されたＶ１ｓｔの結果を判定する（第２センス）。具体的には、センスアンプ１２２は、Ｖ１ｓｔに基づく電流Ｉ１ｓｔと、Ｖ２ｎｄに基づく電流Ｉ２ｎｄにシフト電流を加えた電流と、またはＶ１ｓｔに基づく電流Ｉ１ｓｔにシフト電流を加えた電流と、Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することで、メモリセルに記憶されているデータを判定する。

その後、メモリデバイス１０は、不良と判定されたメモリセル不良のメモリセルＭＣにのみ、データを書き戻す。ここで、メモリデバイス１０が、メモリセル不良のメモリセルＭＣを見つける方法としては、第１センスの結果と、第２センスの結果と、を比較する。第１センスの結果と、第２センスの結果と、が異なっていれば、メモリセル不良のメモリセルＭＣであると判定できる。その場合、第２センスの結果をメモリセルＭＣに書き戻す。

なお、不良と判定されたメモリセル不良のメモリセルＭＣにのみをデータを書き戻す方法として、一例として、メモリデバイス１０内にて予め設定された指令（例えばプリチャージコマンドが入力されたタイミング）による方法、もしくは、メモリコントローラ２０からの指令になどのようなメモリデバイス１０の外部からの指令などによる方法などにて行われる。 ＜２−２−２＞読み出し動作の判定方法
次に、判定動作（ステップＳ５００５）における具体的な判定方法について説明する。

第１実施形態では、第２読み出し動作の結果生成された電圧をシフトさせることで、電圧Ｖ２ｎｄを生成した。しかし、本実施形態では、第２読み出し動作の結果生成された電圧をシフトさせない。そのため、図１８に示すように、電圧Ｖ１ｓｔ＿０と電圧Ｖ２ｎｄ＿０とは略同じである。このままでは電圧Ｖ１ｓｔ＿０と電圧Ｖ２ｎｄ＿０とを比較することはできない。また、電圧Ｖ１ｓｔ＿１と電圧Ｖ２ｎｄ＿１とは略同じである。そのため、このままでは電圧Ｖ１ｓｔ＿１と電圧Ｖ２ｎｄ＿１とを比較することはできない。

そこで、本実施形態では、センスアンプ１２２において、電圧Ｖ１ｓｔに基づく電流Ｉ１ｓｔ、または電圧Ｖ２ｎｄに基づく電流Ｉ２ｎｄにシフト電流を加えることで、電圧Ｖ１ｓｔに基づく電流Ｉ１ｓｔと、電圧Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、の大小を判定可能とする。

図５７、図５８を用いて、電圧Ｖ１ｓｔと電圧Ｖ２ｎｄとの関係、並びに電流Ｉ１ｓｔと電流Ｉ２ｎｄとの関係、について説明する。図５７、および図５８は、電圧Ｖ１ｓｔと電圧Ｖ２ｎｄとの関係、並びに電流Ｉ１ｓｔと電流Ｉ２ｎｄとの関係を示す図である。

ところで、コントローラ１７は、ステップＳ５００５を終えるまでは、第１読み出し動作の結果を知ることができない。しかしながら、コントローラ１７は、参照読み出し動作の結果は知っている。

そこで、本実施形態では、参照読み出し動作の結果を用いて、電圧Ｖ１ｓｔ、または電圧Ｖ２ｎｄをシフトさせる。

参照読み出し動作の結果が“０”である場合、２つのケースが考えられる。一つ目は、ステップＳ５００１の際に“０”データを記憶しており、且つ参照読み出しにより、“０”データを記憶していると判定されるケース（ケースＡ）と、ステップＳ５００１の際に“１”データを記憶しており、且つ参照読み出しにより、“０”データを記憶していると判定されるケース（ケースＢ）である。

つまり、参照読み出し動作の結果が“０”である場合、電圧Ｖ１ｓｔ＿０に基づく電流Ｉ１ｓｔ＿０と、電圧Ｖ２ｎｄ＿０に基づく電流Ｉ２ｎｄ＿０と、を比較し（ケースＡ）、電圧Ｖ１ｓｔ＿１に基づく電流Ｉ１ｓｔ＿１と、電圧Ｖ２ｎｄ＿１ｅに基づく電流Ｉ２ｎｄ＿１ｅと、を比較する（ケースＢ）こととなる。この場合、図５７に示すように、電流Ｉ１ｓｔ＿０と、電流Ｉ１ｓｔ＿１と、を正の方向にシフトさせることで、データを判定することができる。つまり、コントローラ１７は、ステップＳ５００２において、参照読み出し動作の結果として“０”データを受け取ると、ステップＳ５００５において、電流Ｉ１ｓｔ＿０と、電流Ｉ１ｓｔ＿１と、を正の方向にシフトさせる。電流Ｉ１ｓｔをシフトさせる方法については後述する。

参照読み出し動作の結果が“０”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも大きいと、コントローラ１７は、ケースＡであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“０”であると判定できる。また、参照読み出し動作の結果が“０”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも小さいと、コントローラ１７は、ケースＢであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“１”であると判定できる。

参照読み出し動作の結果が“１”である場合、２つのケースが考えられる。一つ目は、ステップＳ５００１の際に“１”データを記憶しており、且つ参照読み出しにより、“１”データを記憶していると判定されるケース（ケースＣ）と、ステップＳ５００１の際に“０”データを記憶しており、且つ参照読み出しにより、“１”データを記憶していると判定されるケース（ケースＤ）である。

つまり、参照読み出し動作の結果が“１”である場合、電圧Ｖ１ｓｔ＿１に基づく電流Ｉ１ｓｔ＿１と、電圧Ｖ２ｎｄ＿１に基づく電流Ｉ２ｎｄ＿１と、を比較し（ケースＣ）、電圧Ｖ１ｓｔ＿０に基づく電流Ｉ１ｓｔ＿０と、電圧Ｖ２ｎｄ＿０ｅに基づく電流Ｉ２ｎｄ＿０ｅと、を比較する（ケースＤ）こととなる。この場合、図５８に示すように、電流Ｉ２ｎｄ＿１と、電流Ｉ２ｎｄ＿０ｅと、を正の方向にシフトさせることで、データを判定することができる。つまり、コントローラ１７は、ステップＳ５００２において、参照読み出し動作の結果として“１”データを受け取ると、ステップＳ５００５において、電流Ｉ２ｎｄ＿１と、電流Ｉ２ｎｄ＿０ｅと、を正の方向にシフトさせる。電流Ｉ２ｎｄをシフトさせる方法については後述する。

参照読み出し動作の結果が“１”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも大きいと、コントローラ１７は、ケースＤであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“０”であると判定できる。また、参照読み出し動作の結果が“１”である場合において、電流Ｉ１ｓｔが、電流Ｉ２ｎｄよりも小さいと、コントローラ１７は、ケースＣであると判定できる。つまり、コントローラ１７は、メモリセルＭＣに記憶されていたデータは“１”であると判定できる。

＜２−２−３＞読み出し動作の詳細
図５９のタイミングチャートに沿って、第２実施形態に係るメモリシステムの読み出し動作の詳細を説明する。図５９は、第２実施形態に係るメモリシステムの読み出し動作を示すタイミングチャートである。

［時刻Ｔ１１］〜［時刻Ｔ１７］
時刻Ｔ１１〜時刻Ｔ１７の動作は、図２１の時刻Ｔ１〜時刻Ｔ７の動作と同様である。

［時刻Ｔ１７］〜
コントローラ１７は、第２センス（ステップＳ５００５）を行なう為に、信号ＲＥＮ１を“Ｌ”レベルに立ち下げ、信号ＳＥＮ２、及び信号ＶＳＦＴを“Ｈ”レベルに立ち上げる。また、コントローラ１７は、参照読み出し動作の結果が“０”である場合、信号ＳＦＴＤＯを“Ｌ”から“Ｈ”レベルにする。また、コントローラ１７は、参照読み出し動作の結果が“１”である場合、信号ＳＦＴＤＯＢを“Ｌ”から“Ｈ”レベルにする。

次に、図６０を用いて、コントローラ１７は、参照読み出し動作の結果が“０”である場合における時刻Ｔ１７〜におけるセンスアンプ１２２の動作について説明する。図６０は、時刻Ｔ１７〜におけるセンスアンプ１２２の動作を示す回路図である。

図６０に示すように、センスアンプ１２２は、トランジスタＭ２３、Ｍ２４、Ｍ２５、Ｍ２７、Ｍ３０、Ｍ３２、Ｍ３３、Ｍ３４、Ｍ３５がオン状態となる。

トランジスタＭ３２は、電圧Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。

また、トランジスタＭ３４、Ｍ３５は、電圧ＶＳＦＴに対応する電流Ｉｓｆｔ＿１を流す。

このように、ノードＮ２６には、電流Ｉ１ｓｔと、電流Ｉｓｆｔ＿１と、の可算電流が流れる。

また、トランジスタＭ３３は、電圧Ｖ２ｎｄに対応する電流Ｉ２ｎｄを流す。

コントローラ１７は、時刻Ｔ１８において、信号ＳＥＮを“Ｈ”レベルにすることで、トランジスタＭ２４とＭ２５がオフ状態となり、トランジスタＭ２４とＭ２５からの電流供給が絶たれる。これにより、ノードＮ２１の電位は、電流Ｉ１ｓｔ＋電流Ｉｓｆｔ＿１に基づいて決まる。ノードＮ２２の電位は、電流Ｉ２ｎｄに基づいて決まる。これにより、ノードＮ２１とノードＮ２２に電圧差が付き、トランジスタＭ２１、Ｍ２２、Ｍ２６、及びＭ２９のポジティブフィードバックにより一気に電圧差が広がる。

コントローラ１７は、時刻Ｔ１８において、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げ、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、センスアンプ１２２のトランジスタＭ２０、Ｍ２８、及びＭ３１がオン状態となる。これにより、信号ＤＯ及び信号ＤＯＢの電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。

これによりセンスアンプ１２２は信号ＤＯ及び信号ＤＯＢを確定する。

また、図６１を用いて、コントローラ１７は、参照読み出し動作の結果が“１”である場合における時刻Ｔ１７〜におけるセンスアンプ１２２の動作について説明する。図６１は、時刻Ｔ１７〜におけるセンスアンプ１２２の動作を示す回路図である。

図６１に示すように、センスアンプ１２２は、トランジスタＭ２３、Ｍ２４、Ｍ２５、Ｍ２７、Ｍ３０、Ｍ３２、Ｍ３３、Ｍ３４、Ｍ３５がオン状態となる。

トランジスタＭ３２は、電圧Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。

また、トランジスタＭ３３は、電圧Ｖ２ｎｄに対応する電流Ｉ２ｎｄを流す。

また、トランジスタＭ３６、Ｍ３７は、電圧ＶＳＦＴに対応する電流Ｉｓｆｔ＿２を流す。

このように、ノードＮ２７には、電流Ｉ２ｎｄと、電流Ｉｓｆｔ＿２と、の可算電流が流れる。

コントローラ１７は、時刻Ｔ１８において、信号ＳＥＮを“Ｈ”レベルにすることで、トランジスタＭ２４とＭ２５がオフ状態となり、トランジスタＭ２４とＭ２５からの電流供給が絶たれる。これにより、ノードＮ２１の電位は、電流Ｉ１ｓｔに基づいて決まる。ノードＮ２２の電位は、電流Ｉ２ｎｄ＋電流Ｉｓｆｔ＿２に基づいて決まる。これにより、ノードＮ２１とノードＮ２２に電圧差が付き、トランジスタＭ２１、Ｍ２２、Ｍ２６、及びＭ２９のポジティブフィードバックにより一気に電圧差が広がる。

コントローラ１７は、時刻Ｔ１８において、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げ、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、センスアンプ１２２のトランジスタＭ２０、Ｍ２８、及びＭ３１がオン状態となる。これにより、信号ＤＯ及び信号ＤＯＢの電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。

これによりセンスアンプ１２２は信号ＤＯ及び信号ＤＯＢを確定する。

＜２−３＞効果
上述した実施形態によれば、第１実施形態と同様の効果を得ることができる。

＜２−４＞第２実施形態の変形例１
第２実施形態では、メモリセルＭＣの構成が第１例である場合について説明した。しかしながら、メモリセルＭＣの構成が第２例である場合においても、第２実施形態を適用することができる。

図６２を用いて、メモリセルＭＣの構成が第２例である場合の第２実施形態の変形例１について説明する。図６２は、第２実施形態の変形例１に係るメモリシステムの読み出し動作を示すタイミングチャートである。以下では、第２実施形態と異なる点についてのみ説明する。

図６２に示すように、時刻Ｔ１５〜時刻Ｔ１６において、コントローラ１７は、参照書き込み動作（ステップＳ５００３）を行なう。

例えば、メモリセルＭＣの構成が第２例であり、且つ参照読み出し動作の結果が“１”データである場合、演算部１２３１は、信号ＷＴＨ、信号ＷＴ１を“Ｌ”レベルにし、信号ＷＴＬ、信号ＷＴ１Ｂを“Ｈ”レベルにする。

これにより、図４０に示すように、ライトドライバ１２３において、トランジスタＭ４１、Ｍ４２がオン状態となる。トランジスタＭ４２は、グローバルビット線ＧＢＬを介してメモリセルＭＣに、“１”データの書き込み電流ＩＷＴ２＿１を流す。

これにより、ライトドライバ１２３は、メモリセルＭＣへ“１”データ書き込みを行なう。

次に、メモリセルＭＣの構成が第２例であり、且つ参照読み出し動作の結果が“０”データである場合、演算部１２３１は、信号ＷＴＨ、信号ＷＴ１を“Ｈ”レベルにし、信号ＷＴＬ、信号ＷＴ１Ｂを“Ｌ”レベルにする。

これにより、図４１に示すように、ライトドライバ１２３において、トランジスタＭ４０、Ｍ４３がオン状態となる。トランジスタＭ４０は、グローバルビット線ＧＢＬを介してメモリセルＭＣに、“０”データの書き込み電流ＩＷＴ２＿０を流す。

これにより、ライトドライバ１２３は、メモリセルＭＣへ“０”データ書き込みを行なう。

以上の様に、メモリセルＭＣの構成が第２例である場合においても、第１実施形態と同様の効果を得ることが可能となる。

＜２−５＞第２実施形態の変形例２
第２実施形態では、参照読み出し動作にて読み出したデータと同じデータを、メモリセルＭＣに上書きした。しかし、参照読み出し動作にて読み出したデータの反転データを、メモリセルＭＣに上書きしてもよい。

図６３を用いて、参照読み出し動作にて読み出したデータの反転データを、メモリセルＭＣに上書きする、第２実施形態の変形例２について説明する。以下では、第２実施形態と同様の部分については説明を省略する。

図６３は、第２実施形態の変形例２に係るメモリシステムの読み出し動作を示すフローチャートである。

ステップＳ６００１、及びステップＳ６００２は、ステップＳ１００１、及びステップＳ１００２と同様の動作をする。また、ステップＳ６００３は、ステップＳ４００３と同様の動作をする。また、ステップＳ６００４、及びステップＳ６００５は、ステップＳ５００４、及びステップＳ５００５と同様の動作をする。

その結果、第２実施形態の変形例２は、第１実施形態と同様の効果を得ることが可能となる。

＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、書き込むメモリセルの数を低減する例について説明する。尚、第３実施形態に係るメモリシステムの基本的な構成及び基本的な動作は、上述した第１及び第２実施形態に係るメモリシステムと同様である。従って、上述した第１及び第２実施形態で説明した事項及び上述した第１及び第２実施形態から容易に類推可能な事項についての説明は省略する。

＜３−１＞概要
図６４、および図６５を用いて、第３実施形態の概要を説明する。図６４は、メモリアレイに含まれる全てのメモリセルのセル電流の分布図である。図６５は、参照電流と、参照書き込み動作の関係示した図である。

第１実施形態では、読み出し動作において、
参照読み出し動作の結果をメモリセルに上書きしていた。しかし、書き込み消去の回数の観点から言うと、参照読み出しの際に不良となるメモリセル以外は、上書きをしないことが望ましい。

そこで、図６４に示すように、第３実施形態では、不良となるメモリセルが存在すると予想される電流領域を「書き込み対象領域」として取り扱う。

そして、読み出し動作中の書き込み動作の際、「書き込み対象領域」の一部である「“１”書き込み対象領域」には、“１”書き込みが行なわれる。また、読み出し動作中の書き込み動作の際、「書き込み対象領域」の一部である「“０”書き込み対象領域」には、“０”書き込みが行なわれる。

図６４及び図６５に示すように、セル電流の分布を、３つの参照電流Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３（Ｉｒｅｆ１＜Ｉｒｅｆ２＜Ｉｒｅｆ３）を用いて４つのケースにわける。

１つ目は、参照電流Ｉｒｅｆ１以下の分布（ケース１）である。このケース１は、不良が存在する可能性はないので、書き込みスキップする。

２つ目は、参照電流Ｉｒｅｆ２以下、且つ参照電流Ｉｒｅｆ１以上の分布（ケース２）である。このケース２は、不良１が存在する可能性があるので、“１”書き込みを行なう。

３つ目は、参照電流Ｉｒｅｆ３以下、且つ参照電流Ｉｒｅｆ２以上の分布（ケース３）である。このケース３は、不良２が存在する可能性があるので、“０”書き込みを行なう。

４つ目は、参照電流Ｉｒｅｆ３以上の分布（ケース４）である。このケース４は、不良が存在する可能性はないので、書き込みスキップする。

上記４つのケースの判定は、後述するセンスアンプユニット（ＳＡＵ）１２４にて実行される。

このように、書き込み領域を制限することで、メモリセルＭＣの劣化を抑制することができる。

以下では、書き込み対象領域を制限する為の構成並びに方法について説明する。

＜３−２＞構成
＜３−２−１＞センスアンプ／ライトドライバ
図６６を用いて、第３実施形態に係るメモリデバイスのセンスアンプ／ライトドライバ１２について説明する。図６６は、第３実施形態に係るメモリデバイスのセンスアンプ／ライトドライバ１２を示すブロック図である。

図６６に示すように、センスアンプ／ライトドライバ１２は、複数のコア回路１２０を備えている。複数のコア回路１２０は、グローバルビット線及びグローバルソース線の組毎に設けられている。そして、コア回路１２０は、プリアンプ１２１、センスアンプユニット（ＳＡＵ）１２４、及びライトドライバ１２３を備えている。

センスアンプユニット１２４は、プリアンプ１２１から供給された電圧Ｖ１ｓｔ及びＶｒｅｆに基づいて、データ（ＤＯＸ、ＤＯＢＸ）を生成する。このデータ（ＤＯＸ、ＤＯＢＸ）としては、「書き込みをスキップする」、「“０”ＷＲＩＴＥを行なう」、または「“１”ＷＲＩＴＥを行なう」を意味する３種類のデータがある。また、センスアンプ１２２は、電圧Ｖ１ｓｔ及びＶ２ｎｄに基づいて、データ（ＤＯ、ＤＯＢ）を生成する。

ライトドライバ１２３は、センスアンプユニット１２４からのデータに基づき、参照書き込み動作時に、グローバルビット線及びグローバルソース線に任意の電圧を印加する。

＜３−２−２＞センスアンプユニットの構成
＜３−２−２−１＞概要
続いて図６７を用いて、第３実施形態に係るメモリデバイスのセンスアンプユニット１２４の構成について説明する。図６７は、第３実施形態に係るメモリデバイスのセンスアンプユニット１２４を示すブロック図である。

図６７に示すように、センスアンプユニット１２４は、第１センスアンプ１２４１、第２センスアンプ１２４２、第３センスアンプ１２４３、及び演算部１２４４を備えている。

第１センスアンプ１２４１は、例えば電圧Ｖｒｅｆ及び電圧Ｖ１ｓｔに基づいて、データ（ＤＯ１／ＤＯＢ１）を生成する。第１センスアンプ１２４１は、第１読み出し結果が、参照電流Ｉｒｅｆ１以下か否かを判定する。

第２センスアンプ１２４２は、例えば電圧Ｖｒｅｆ及び電圧Ｖ１ｓｔに基づいて、データ（ＤＯ２／ＤＯＢ２）を生成する。また、第２センスアンプ１２４２は、例えば電圧Ｖ１ｓｔ及び電圧Ｖ２ｎｄに基づいて、データ（ＤＯ２／ＤＯＢ２）を生成する。第２センスアンプ１２４２は、第１読み出し結果が、参照電流Ｉｒｅｆ２以下か否かを判定する。

第３センスアンプ１２４３は、例えば電圧Ｖｒｅｆ及び電圧Ｖ１ｓｔに基づいて、データ（ＤＯ３／ＤＯＢ３）を生成する。第３センスアンプ１２４３は、第１読み出し結果が、参照電流Ｉｒｅｆ３以下か否かを判定する。

演算部１２４４は、後述する第１データ（ＤＯＸ／ＤＯＢＸ）生成動作において、データ（ＤＯ１／ＤＯＢ１）、データ（ＤＯ２／ＤＯＢ２）、及びイデータ（ＤＯ３／ＤＯＢ３）を受信すると、「書き込みをスキップする」、「“０”ＷＲＩＴＥを行なう」、または「“１”ＷＲＩＴＥを行なう」を意味する３種類のデータ（ＤＯＸ、ＤＯＢＸ）を生成する。データ（ＤＯＸ、ＤＯＢＸ）の生成方法は後述する。

また、演算部１２４４は、後述する、後述する第２データ（ＤＯ／ＤＯＢ）生成動作において、データ（ＤＯ２／ＤＯＢ２）をデータ（ＤＯ／ＤＯＢ）として出力する。

＜３−２−２−２＞第１センスアンプ
続いて図６８を用いて、第３実施形態に係るメモリデバイスの第１センスアンプ１２４１の構成について説明する。図６８は、第３実施形態に係るメモリデバイスの第１センスアンプ１２４１の回路図である。

図６８に示すように、第３実施形態に係るメモリデバイスの第１センスアンプ１２４１は、第１実施形態に係るメモリデバイスのセンスアンプ１２２に加え、ＮＭＯＳトランジスタＭ３８、Ｍ３９を備えている。

トランジスタＭ３８の一端はノードＮ２６に接続され、他端はノードＮ３０に接続され、ゲート電極は信号ＳＦＴＤＯが供給される。

トランジスタＭ３９の一端はノードＮ３０に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号ＶＳＦＴが供給される。

第１センスアンプ１２４１の動作については後述する。

＜３−２−２−３＞第２センスアンプ
第３実施形態に係るメモリデバイスの第２センスアンプ１２４２は、第１実施形態に係るメモリデバイスのセンスアンプ１２２と同様である。第２センスアンプ１２４２においては、図９のノードＮ２１からデータ（ＤＯ２）が出力され、ノードＮ２２からデータ（ＤＯＢ２）が出力される。

第２センスアンプ１２４２の動作については後述する。

＜３−２−２−４＞第３センスアンプ
続いて図６９を用いて、第３実施形態に係るメモリデバイスの第３センスアンプ１２４３の構成について説明する。

図６９に示すように、第３実施形態に係るメモリデバイスの第３センスアンプ１２４３は、第１実施形態に係るメモリデバイスのセンスアンプ１２２に加え、ＮＭＯＳトランジスタＭ４０、Ｍ４１を備えている。

トランジスタＭ４０の一端はノードＮ２７に接続され、他端はノードＮ３１に接続され、ゲート電極は信号ＳＦＴＤＯが供給される。

トランジスタＭ４１の一端はノードＮ３１に接続され、他端は基準電圧ＶＳＳが印加され、ゲート電極は信号ＶＳＦＴが供給される。

第３センスアンプ１２４３の動作については後述する。

＜３−３＞読み出し動作
＜３−３−１＞読み出し動作の概要
図７０を用いて、第３実施形態に係るメモリシステムの読み出し動作の概要を説明する。図７０は、第３実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。 ［ステップＳ７００１］
ステップＳ７００１は、ステップＳ１００１と同様である。

[ステップＳ７００２]
ステップＳ７００２では、第１センスアンプ１２４１〜第３センスアンプ１２４３を用いて第１センスを行なう。

第１センスアンプ１２４１は、ステップＳ７００１によって生成された電圧Ｖｒｅｆに基づく電流Ｉｒｅｆと、ステップＳ７００１によって生成されたＶ１ｓｔに基づく電流Ｉ１ｓｔに参照電流Ｉｓｆｔを加算した電流と、を比較する。これにより、第１センスアンプ１２４１は、第１読み出し結果が、参照電流Ｉｒｅｆ１以下か否かを判定する。

また、第２センスアンプ１２４２は、ステップＳ７００１によって生成された電圧Ｖｒｅｆに基づく電流Ｉｒｅｆと、ステップＳ７００１によって生成されたＶ１ｓｔに基づく電流Ｉ１ｓｔと、を比較する。これにより、第２センスアンプ１２４２は、第１読み出し結果が、参照電流Ｉｒｅｆ２以下か否かを判定する。

第３センスアンプ１２４３は、ステップＳ７００１によって生成された電圧Ｖｒｅｆに基づく電流Ｉｒｅｆに参照電流Ｉｓｆｔを加算した電流と、ステップＳ７００１によって生成されたＶ１ｓｔに基づく電流Ｉ１ｓｔと、を比較する。これにより、第３センスアンプ１２４３は、第１読み出し結果が、参照電流Ｉｒｅｆ３以下か否かを判定する。

[ステップＳ７００３]
演算部１２４４は、第１センスアンプ１２４１から「第１読み出し結果が、参照電流Ｉｒｅｆ１以下である」というデータ“１”を受信すると、ケース１であると判定し、「書き込みをスキップする」ということを意味するデータ（ＤＯＸ、ＤＯＢＸ）を生成する。

また、演算部１２４４は、第１センスアンプ１２４１から「第１読み出し結果が、参照電流Ｉｒｅｆ１以上である」というデータ“０”を受信し、且つ第２センスアンプ１２４２から「第１読み出し結果が、参照電流Ｉｒｅｆ２以下である」というデータ“１”を受信すると、ケース２であると判定し、「“１”書き込みを行なう」ということを意味するデータ（ＤＯＸ、ＤＯＢＸ）を生成する。

また、演算部１２４４は、第２センスアンプ１２４２から「第１読み出し結果が、参照電流Ｉｒｅｆ２以上である」というデータ“０”を受信し、且つ第３センスアンプ１２４３から「第１読み出し結果が、参照電流Ｉｒｅｆ３以下である」というデータ“１”を受信すると、ケース３であると判定し、「“０”書き込みを行なう」ということを意味するデータ（ＤＯＸ、ＤＯＢＸ）を生成する。

具体的には、演算部１２４４は、第３センスアンプ１２４３から「第１読み出し結果が、参照電流Ｉｒｅｆ３以上である」というデータ“０”を受信すると、ケース４であると判定し、「書き込みをスキップする」ということを意味するデータ（ＤＯＸ、ＤＯＢＸ）を生成する。

[ステップＳ７００４]
メモリデバイス１０は、演算部１２４４に基づいて書き込みを行なう。

具体的には、ライトドライバ１２３は、演算部１２４４から、「書き込みをスキップする」ということを意味するデータ（ＤＯＸ、ＤＯＢＸ）を受信する場合は、対象のメモリセルに対して書き込み動作を行なわない。

また、ライトドライバ１２３は、演算部１２４４から、「“１”書き込みを行なう」ということを意味するデータ（ＤＯＸ、ＤＯＢＸ）を受信する場合は、対象のメモリセルに対して“１”書き込み動作を行なう。

また、ライトドライバ１２３は、演算部１２４４から、「“０”書き込みを行なう」ということを意味するデータ（ＤＯＸ、ＤＯＢＸ）を受信する場合は、対象のメモリセルに対して“０”書き込み動作を行なう。

これにより、参照読み出し動作により不良と判定されるメモリセルには、元々記憶されていたデータと異なるデータが記憶される。また、参照読み出し動作により不良と判定されないメモリセルには、元々記憶されていたデータと同じデータが記憶される。

[ステップＳ７００５]
メモリデバイス１０は、ステップＳ７００１の対象となったメモリセルに対して第２読み出し動作（2nd READ）を行なう。

[ステップＳ７００６]
プリアンプ１２１は、この第２読み出し動作の結果生成された電圧をシフト（降圧または昇圧）させることで、電圧情報（信号電圧）Ｖ２ｎｄを生成する。

[ステップＳ７００７]
第２センスアンプ１２４２は、ステップＳ７００６によって生成されたＶ２ｎｄに基づいて、ステップＳ７００１によって生成されたＶ１ｓｔの結果を判定する（第２センス）。具体的には、第２センスアンプ１２４２は、Ｖ１ｓｔに基づく電流Ｉ１ｓｔと、Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することで、メモリセルに記憶されているデータを判定する。

[ステップＳ７００８]
演算部１２４４は、第２センスアンプ１２４２から受信したデータ（ＤＯ２／ＤＯＢ２）を、第２データ（ＤＯ／ＤＯＢ）として出力する。

その後、メモリデバイス１０は、不良と判定されたメモリセル不良のメモリセルＭＣにのみ、データを書き戻す。ここで、メモリデバイス１０が、メモリセル不良のメモリセルＭＣを見つける方法としては、第１センスの結果と、第２センスの結果と、を比較する。第１センスの結果と、第２センスの結果と、が異なっていれば、メモリセル不良のメモリセルＭＣであると判定できる。その場合、第２センスの結果をメモリセルＭＣに書き戻す。

なお、不良と判定されたメモリセル不良のメモリセルＭＣにのみをデータを書き戻す方法として、一例として、メモリデバイス１０内にて予め設定された指令（例えばプリチャージコマンドが入力されたタイミング）による方法、もしくは、メモリコントローラ２０からの指令になどのようなメモリデバイス１０の外部からの指令などによる方法などにて行われる。

＜３−３−２＞センスの詳細
図７１のタイミングチャートに沿って、第３実施形態に係るメモリシステムの読み出し動作のうち、センスについて説明する。図７１は、第３実施形態に係るメモリシステムの読み出し動作のうちセンスを示すタイミングチャートである。

［時刻Ｔ２〜時刻Ｔ５］
コントローラ１７は、第１センス（ステップＳ７００２）を行なう為に、信号ＳＥＮ２、信号ＶＳＦＴ、信号ＳＦＴＤＯを“Ｈ”レベルに立ち上げる。

ここで、第１センスアンプ１２４１について説明する。

第１センスアンプ１２４１は、トランジスタＭ２３、Ｍ２４、Ｍ２５、Ｍ２７、Ｍ３０、Ｍ３２、Ｍ３３、Ｍ３８、Ｍ３９がオン状態となる（図６８参照）。

トランジスタＭ３２は、電圧Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。また、トランジスタＭ３８、Ｍ３９は、電圧ＶＳＦＴに対応する電流Ｉｓｆｔ＿１を流す。

ノードＮ２６には電流Ｉ１ｓｔと電流Ｉｓｆｔ＿１の可算電流が流れる。

また、トランジスタＭ３３は、電圧Ｖｒｅｆに対応する電流Ｉｒｅｆを流す。なお、電流Ｉｒｅｆは、参照電流Ｉｒｅｆ２に相当する。

そして、電流Ｉ１ｓｔに、電流Ｉｓｆｔ＿１を加算することで、電流Ｉ１ｓｔを擬似的に大きくする。

これにより、第１センスアンプ１２４１は、擬似的に電流Ｉ１ｓｔと参照電流Ｉｒｅｆ１（Ｉｒｅｆ１＝Ｉｒｅｆ２−Ｉｓｆｔ＿１）とを比較することができる。

ここで、第２センスアンプ１２４２について説明する。

第２センスアンプ１２４２は、トランジスタＭ２３、Ｍ２４、Ｍ２５、Ｍ２７、Ｍ３０、Ｍ３２、Ｍ３３がオン状態となる（図９参照）。

トランジスタＭ３２は、電圧Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。

また、トランジスタＭ３３は、電圧Ｖｒｅｆに対応する電流Ｉｒｅｆを流す。上述したように、電流Ｉｒｅｆは、参照電流Ｉｒｅｆ２に相当する。

これにより、第２センスアンプ１２４２は、電流Ｉ１ｓｔと参照電流Ｉｒｅｆ２とを比較することができる。

ここで、第３センスアンプ１２４３について説明する。

第３センスアンプ１２４３は、トランジスタＭ２３、Ｍ２４、Ｍ２５、Ｍ２７、Ｍ３０、Ｍ３２、Ｍ３３、Ｍ４０、Ｍ４１がオン状態となる（図６９参照）。

トランジスタＭ３２は、電圧Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。

また、トランジスタＭ３３は、電圧Ｖｒｅｆに対応する電流Ｉｒｅｆを流す。なお、電流Ｉｒｅｆは、参照電流Ｉｒｅｆ２に相当する。トランジスタＭ４０、Ｍ４１は、電圧ＶＳＦＴに対応する電流Ｉｓｆｔ＿２を流す。

ノードＮ２７には電流Ｉｒｅｆと電流Ｉｓｆｔ＿２の可算電流が流れる。

これにより、第１センスアンプ１２４１は、擬似的に電流Ｉ１ｓｔと参照電流Ｉｒｅｆ３（Ｉｒｅｆ３＝Ｉｒｅｆ２＋Ｉｓｆｔ＿２）とを比較することができる。

コントローラ１７は、時刻Ｔ３において、信号ＳＥＮを“Ｈ”レベルにすることで、第１センスアンプ１２４１〜第３センスアンプ１２４３のトランジスタＭ２４とＭ２５がオフ状態となり、トランジスタＭ２４とＭ２５からの電流供給が絶たれる。これにより、ノードＮ２１の電位は、電流Ｉ１ｓｔに基づいて決まる。ノードＮ２２の電位は、電流Ｉｒｅｆに基づいて決まる。これにより、ノードＮ２１とノードＮ２２に電圧差が付き、トランジスタＭ２１、Ｍ２２、Ｍ２６、及びＭ２９のポジティブフィードバックにより一気に電圧差が広がる。

コントローラ１７は、時刻Ｔ４において、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げ、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、第１センスアンプ１２４１〜第３センスアンプ１２４３のトランジスタＭ２０、Ｍ２８、及びＭ３１がオン状態となる。これにより、信号ＤＯ（ＤＯ１〜ＤＯ３）及び信号ＤＯＢ（ＤＯＢ１〜ＤＯＢ３）の電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。

これにより第１センスアンプ１２４１〜第３センスアンプ１２４３は信号ＤＯ及び信号ＤＯＢを確定する。

その後、コントローラ１７は、時刻Ｔ５において、信号ＳＥＮ、信号ＳＥＮ２、信号ＬＡＴＮを“Ｌ”レベルに立ち下げる。また、コントローラ１７は、信号ＬＡＴＰＢを“Ｈ”レベルに立ち上げる。これにより、第１センスアンプ１２４１〜第３センスアンプ１２４３は、センス可能な状態になる。

そして、演算部１２４４は、第１センスアンプ１２４１〜第３センスアンプ１２４３からの結果に基づき、第１データ（ＤＯＸ／ＤＯＢＸ）を生成する。

［時刻Ｔ８〜時刻Ｔ１０］
コントローラ１７は、第２センス（ステップＳ７００７）を行なう為に、信号ＳＥＮ２、信号ＶＳＦＴ、信号ＳＦＴＤＯを“Ｈ”レベルに立ち上げる。

ここでは、第２センスアンプ１２４２について説明する。なお、第２センス（ステップＳ７００７）では、第１センスアンプ１２４１及び第３センスアンプ１２４３のデータを使用しないため、ここでは説明を省略する。

第２センスアンプ１２４２は、トランジスタＭ２３、Ｍ２４、Ｍ２５、Ｍ２７、Ｍ３０、Ｍ３２、Ｍ３３がオン状態となる（図９参照）。

トランジスタＭ３２は、電圧Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。

また、トランジスタＭ３３は、電圧Ｖｒｅｆに対応する電流Ｉｒｅｆを流す。上述したように、電流Ｉｒｅｆは、参照電流Ｉｒｅｆ２に相当する。

これにより、第２センスアンプ１２４２は、電流Ｉ１ｓｔと参照電流Ｉｒｅｆ２とを比較することができる。

コントローラ１７は、時刻Ｔ３において、信号ＳＥＮを“Ｈ”レベルにすることで、第２センスアンプ１２４２のトランジスタＭ２４とＭ２５がオフ状態となり、トランジスタＭ２４とＭ２５からの電流供給が絶たれる。これにより、ノードＮ２１の電位は、電流Ｉ１ｓｔに基づいて決まる。ノードＮ２２の電位は、電流Ｉｒｅｆに基づいて決まる。これにより、ノードＮ２１とノードＮ２２に電圧差が付き、トランジスタＭ２１、Ｍ２２、Ｍ２６、及びＭ２９のポジティブフィードバックにより一気に電圧差が広がる。

コントローラ１７は、時刻Ｔ４において、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げ、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、第２センスアンプ１２４２のトランジスタＭ２０、Ｍ２８、及びＭ３１がオン状態となる。これにより、信号ＤＯ（ＤＯ１〜ＤＯ３）及び信号ＤＯＢ（ＤＯＢ１〜ＤＯＢ３）の電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。

これにより第２センスアンプ１２４２は信号ＤＯ及び信号ＤＯＢを確定する。

そして、演算部１２４４は、第２センスアンプ１２４２からの結果に基づき、第２データ（ＤＯＸ２／ＤＯＢＸ２）を生成する。

＜３−４＞効果
上述した実施形態によれば、不良が存在する可能性がある分布にのみ参照書き込み動作を行なう。

これにより、第１実施形態の効果に加え、メモリセルＭＣの劣化を抑制することができる。

なお、本実施形態は、第１実施形態の変形例１、第１実施形態の変形例２、第２実施形態、第２実施形態の変形例１、及び第２実施形態の変形例２にも適用する事が可能である。

＜４＞その他
なお、上記各実施形態における接続なるタームは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

ここでは、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。

例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。

また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。

また、上述した各実施形態において、ビット線対を、便宜上ビット線ＢＬ、及びソース線ＳＬと称したが、これに限らず、例えば、第１のビット線、及び第２のビット線等と称してもよい。

また、上述した実施形態においては、メモリシステム１は、メモリコントローラ２０に１つのメモリデバイス１０が接続されているが、これに限らない。例えば、メモリシステム１は、メモリコントローラ２０に複数のメモリデバイス１０が接続されるような構成であっても良い。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリシステム
２…ホスト
１０…メモリデバイス
１１…メモリアレイ
１２…ＳＡ＆ＷＤ
１３…カラムデコーダ
１４…ワード線ドライバ
１５…ロウデコーダ
１６…ＩＯ回路
１７…コントローラ
１８…コマンドアドレス入力回路
２０…メモリコントローラ
２１…ホストインタフェース
２２…データバッファ
２３…レジスタ
２４…ＣＰＵ
２５…デバイスインタフェース
２６…ＥＣＣ
３０…ＭＴＪ素子
３１…選択トランジスタ

Claims (5)

1. メモリセルと、
   前記メモリセルに対して第１読み出しを行い、第１電圧を生成し、
   前記メモリセルに対して参照読み出しを行い、第２電圧を生成し、
   前記第１電圧及び前記第２電圧に基づいて、第１データを生成し、
   前記第１読み出しを行った前記メモリセルに、前記第２電圧に基づいた前記第１データを書き込み、
   前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第３電圧を生成し、
   前記第１電圧及び前記第３電圧に基づいて、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、
   を備える
   メモリデバイス。
2. 前記第１回路は、
   前記第１電圧及び前記第３電圧を生成する第１プリアンプと、
   前記第２電圧を生成する第２プリアンプと、
   前記第１電圧及び前記第２電圧に基づいて、前記第１データを生成し、
   前記第１電圧及び前記第３電圧に基づいて、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定するセンスアンプと、を備える
   請求項１に記載のメモリデバイス。
3. 前記第１プリアンプは、
   前記メモリセルに対して前記第１読み出しを行う際、
   第１経路を介して前記メモリセルに対して第１電流を流し、
   前記第１経路とは電気的に分離された第２経路を介して前記第１電圧を生成する第１電圧生成部、及び前記第３電圧を生成する第２電圧生成部に対して前記第１電流のコピー電流である第２電流を流し、
   前記メモリセルに対して前記第２読み出しを行う際、
   前記第１経路を介して前記メモリセルに対して第３電流を流し、
   前記第２経路を介して前記第２電圧生成部に対して前記第３電流のコピー電流である第７電流を流す、
   請求項２に記載のメモリデバイス。
4. 前記第２プリアンプは、
   前記メモリセルに対して前記参照読み出しを行う際、
   前記第１経路とは電気的に分離された第３経路を介して参照セルに対して第８電流を流し、
   前記第１経路を介して前記メモリセルに対して前記第１電流を流し、
   前記第１及び第３経路とは電気的に分離された第４経路を介して前記第２電圧を生成する第３電圧生成部に対して前記第１及び第８電流に基づく第９電流を流す
   請求項３に記載のメモリデバイス。
5. 前記第１データは、前記参照読み出しにより前記メモリセルに記憶されていたと判定されるデータ、または前記参照読み出しにより前記メモリセルに記憶されていたと判定されるデータの反転データである
   請求項１乃至４の何れか一項に記載のメモリデバイス。