記憶體裝置
實施形態係關於一種記憶體裝置。
MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)係使用具有磁阻效應(Magnetoresistive effect)之磁性元件作為記憶資訊之記憶單元之記憶體裝置。MRAM作為以高速動作、大容量、非揮發性為特徵之新一代記憶體裝置而備受關注。又，MRAM取代DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)及SRAM(Static Random Access Memory，靜態隨機存取記憶體)等揮發性記憶體之研究及開發正在推進中。於此種情形時，較理想為，藉由與DRAM及SRAM相同之規格而使MRAM動作，藉此抑制開發成本並順利實現取代。
實施形態提供一種高品質之記憶體裝置。 實施形態之記憶體裝置具備記憶單元、前置放大器及感測放大器。前置放大器係藉由對第1路徑流通與上述記憶單元相關之第1電流，對與上述第1路徑電性分離之第2路徑流通與上述第1電流相關之第2電流，而進行產生第1電壓之第1讀取，對進行過上述第1讀取之上述記憶單元進行第1資料之寫入，並且藉由對上述第1路徑流通與寫入有上述第1資料之上述記憶單元相關之第3電流，對上述第2路徑流通與上述第3電流相關之第4電流，而進行產生第2電壓之第2讀取。感測放大器係基於上述第1電壓及上述第2電壓，對在進行上述第1讀取時記憶至上述記憶單元之資料進行判定。
以下，參照圖式對實施形態進行說明。再者，於以下說明中，對具有大致相同之功能及構成之構成要素標註相同之符號，且只於必要情形時方進行重複說明。又，以下所示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置及方法者，實施形態之技術思想並不將構成零件之材質、形狀、構造、配置等特定為下文所述情況。實施形態之技術思想能於申請專利範圍內進行各種變更。 各功能區塊能以硬體、電腦軟體中之任一者或其等之組合之形式而實現。因此，對於各區塊，以下總體從各自之功能之觀點出發而進行說明，以明確其等之實現方式可為上述任一種。此種功能究竟以硬體之形式加以執行還是以軟體之形式加以執行，取決於具體之實施態樣或對系統整體施加之設計制約。業者應當明白，於每種具體實施態樣中，均能以各種方法而實現該等功能，此種實現之決定包含於本發明之範疇內。 於下述各實施形態中，對在記憶體陣列中應用MRAM之情形進行說明。 ＜1＞第1實施形態 ＜1-1＞構成 ＜1-1-1＞記憶體系統之構成 使用圖1，對第1實施形態之記憶體系統(Memory system)1之基本構成概略性地進行說明。記憶體系統1具備記憶體裝置(Memory device)10及記憶體控制器(Memory controller)20。 ＜1-1-2＞記憶體控制器之構成 記憶體控制器20自個人電腦等主機(外部機器)2接收命令，而自記憶體裝置10讀取資料，或向記憶體裝置10寫入資料。 記憶體控制器20具備主機介面(Host interface(I/F))21、資料緩衝器(Data buffer)22、暫存器(Register)23、CPU(Central Processing Unit，中央處理單元)24、裝置介面(Device Interface(I/F))25及ECC(Error correcting code，錯誤校正碼)電路26。 主機介面21與主機2連接。經由該主機介面21，於主機2與記憶體系統1之間進行資料收發等。 資料緩衝器22連接於主機介面21。資料緩衝器22接收經由主機介面21自主機2發送至記憶體系統1之資料，並臨時記憶該資料。又，資料緩衝器22臨時記憶自記憶體系統1經由主機介面21發送至主機2之資料。資料緩衝器22可為揮發性記憶體，亦可為非揮發性記憶體。 暫存器23例如為揮發性記憶體，記憶藉由CPU24而執行之設定資訊、指令及狀態等。暫存器23可為揮發性記憶體，亦可為非揮發性記憶體。 CPU24負責記憶體系統1整體之動作。CPU24按照例如自主機2接收到之指令而對記憶體裝置10執行特定處理。 裝置介面25於記憶體控制器20與記憶體裝置10之間進行各種信號等之收發。 ECC電路26經由資料緩衝器22，而接收自主機2接收到之寫入資料。然後，ECC電路26對寫入資料附加錯誤校正碼。ECC電路26將附加有錯誤校正碼之寫入資料供給至例如資料緩衝器22或裝置介面25。 又，ECC電路26接收經由裝置介面25自記憶體裝置10供給而至之資料。該資料係記憶體陣列11之記憶單元中記憶之資料。ECC電路26判定自記憶體裝置10接收到之資料是否存在錯誤。ECC電路26於判定為所接收到之資料存在錯誤之情形時，對所接收到之資料使用錯誤校正碼進行錯誤校正處理。然後，ECC電路26將經錯誤校正處理後之資料供給至例如資料緩衝器22、裝置介面25等。 ＜1-1-3＞記憶體裝置之構成 第1實施形態之記憶體裝置10具備記憶體陣列11、感測放大器/寫入驅動器12、行解碼器13、字元線驅動器14、列解碼器15、IO(Input/Output，輸入輸出)電路16、控制器17及指令位址輸入電路18。 自記憶體控制器20向指令位址輸入電路18輸入各種外部控制信號，例如，晶片選擇信號CS、時脈信號CK、時脈賦能信號CKE及指令位址信號CA等。指令位址輸入電路18將指令位址信號CA傳送至控制器17。 控制器17識別指令及位址。控制器17控制記憶體裝置10。 記憶體陣列11為MRAM，由複數個記憶單元MC呈矩陣狀二維配置而成。各記憶單元MC包含MTJ(Magnetic Tunnel Junction，磁穿隧接合)元件30(未圖示)及選擇電晶體31(未圖示)。MTJ元件30係能藉由電阻狀態之變化而記憶資料，且能藉由電流而重寫資料之磁穿隧接合元件。選擇電晶體31係與MTJ元件30對應而設置，以於對所對應之MTJ元件30流通電流時成為導通狀態之方式構成。再者，亦可將MTJ元件記作電阻變化元件。 複數條字元線WL於列方向上延伸，複數條位元線BL於行方向上延伸。而且，字元線WL及位元線BL係以相互交叉之方式配線。相鄰2條位元線BL組成一對，記憶單元MC係對應於字元線WL與位元線對(於本實施形態中，為了方便起見而稱之為位元線BL及源極線SL)之交點而設置。各記憶單元MC之MTJ元件30及選擇電晶體31串聯連接於位元線BL與源極線SL之間(位元線對之間)。又，選擇電晶體31之閘極連接於字元線WL。 字元線驅動器14至少沿著記憶體陣列11之一邊而配置。又，字元線驅動器14係以於資料讀取或資料寫入時對字元線WL施加電壓之方式構成。 列解碼器15對自指令位址輸入電路18供給而至之指令位址信號CA之位址進行解碼。更具體而言，列解碼器15將經解碼後之列位址供給至字元線驅動器14。藉此，字元線驅動器14能對選擇字元線WL施加電壓。 行解碼器13對自指令位址輸入電路18供給而至之指令位址信號CA之位址進行解碼。行解碼器13將經解碼後之行位址供給至感測放大器/寫入驅動器12。 感測放大器/寫入驅動器12具備感測放大器及寫入驅動器。感測放大器/寫入驅動器12至少沿著記憶體陣列11之一邊而配置。感測放大器經由全局位元線GBL而連接於位元線BL，藉由對連接於選擇字元線WL之記憶單元MC中流通之電流進行檢測，而讀取記憶單元MC中記憶之資料。寫入驅動器經由全局位元線GBL而連接於位元線BL，或經由全局源極線GSL而連接於源極線SL。而且，寫入驅動器於向選擇記憶單元MC寫入資料時，對連接於選擇字元線WL之選擇記憶單元MC流通電流。 又，感測放大器/寫入驅動器12具備未圖示之頁緩衝器。頁緩衝器例如為揮發性記憶體，記憶藉由感測放大器而讀取之資料、或經由IO電路16傳送而至之寫入資料。 感測放大器/寫入驅動器12與資料線DQ之間之資料交換係經由IO電路16而進行。 ＜1-1-4＞記憶體陣列 其次，使用圖2，對第1實施形態之記憶體裝置之記憶體陣列之具體構成進行說明。如上所述，記憶體陣列11係由複數個記憶單元MC呈矩陣狀排列而構成。具體而言，於記憶體陣列11中，設置有複數條字元線WL0〜WLi－1(i：2以上之整數)、複數條位元線BL0〜BLj－1、及複數條源極線SL0〜SLj－1(j：2以上之整數)。 記憶單元MC包含MTJ元件30及選擇電晶體31。選擇電晶體31例如由N通道MOSFET(Metal Oxide Silicon Field Effect Transistor，金屬氧化物半導體場效應電晶體)構成。 MTJ元件30之一端連接於位元線BL，另一端連接於選擇電晶體31之汲極。選擇電晶體31之閘極連接於字元線WL，源極連接於源極線SL。 ＜1-1-5＞記憶單元 其次，使用圖3，對第1實施形態之記憶體裝置之記憶單元概略性地進行說明。 如圖3所示，利用TMR(tunneling magnetoresistive，穿隧磁電阻)效應之MTJ元件30具有由兩層強磁性層F、P及夾於其等之間之非磁性層(隧道絕緣膜)B構成之積層構造，利用由自旋偏極穿隧效應造成之磁阻變化而記憶數位資料。MTJ元件30藉由兩層強磁性層F、P之磁化排列，能獲得低電阻狀態及高電阻狀態。例如，若將低電阻狀態定義為“0”資料，將高電阻狀態定義為“1”資料，則能於MTJ元件30中記錄1位元資料。當然，亦可將低電阻狀態定義為“1”資料，將高電阻狀態定義為“0”資料。 例如，MTJ元件30係將固定層(釘紮層)P、隧道勢壘層B、記錄層(自由層)F依序積層而構成。接腳層P係磁化排列方向被固定之層，自由層F係磁化排列方向可變化之層，藉由其磁化方向而記憶資料。接腳層P及自由層F由強磁性體構成，隧道勢壘層B由絕緣膜構成。 具體而言，自由層F可使用例如鈷鐵硼(CoFeB)或硼化鐵(FeB)等。接腳層P可使用例如鈷鉑(CoPt)、鈷鎳(CoNi)或鈷鈀(CoPd)等。隧道勢壘層B由非磁性材料構成，可使用非磁性金屬、非磁性半導體、絕緣體等。隧道勢壘層B可使用例如氧化鎂(MgO)或氧化鋁(Al
2O
3)等。 若於寫入時朝著箭頭A1之方向流通電流，則自由層F之磁化方向相對於接腳層P之磁化方向成為反平行狀態(AP狀態)，而成為高電阻狀態(“1”資料)。亦可將此種寫入動作記作“1”寫入動作。若於寫入時朝著箭頭A2之方向流通電流，則接腳層P與自由層F各自之磁化方向成為平行狀態(P狀態)，而成為低電阻狀態(“0”資料)。亦可將此種寫入動作記作“0”寫入動作。如此，MTJ元件能藉由流通電流之方向而寫入不同之資料。 上述「磁化方向可變化」係指磁化方向會相對於特定之寫入電流而改變。又，上述「磁化方向固定」係指磁化方向不會相對於特定之寫入電流而改變。 ＜1-1-6＞感測放大器/寫入驅動器 使用圖4，對第1實施形態之記憶體裝置之感測放大器/寫入驅動器12進行說明。 如圖4所示，感測放大器/寫入驅動器12具備複數個讀出電路100。複數個讀出電路100係針對每條位元線(全局位元線)而設置。而且，複數個讀出電路100分別具備前置放大器110及感測放大器(SA)120。 前置放大器110經由位元線而對記憶單元MC供給電流(單元電流)，並記憶基於單元電流之電壓V1st及V2nd。 感測放大器120基於前置放大器110中記憶之電壓V1st及V2nd，對資料(DO、DOB)進行判定。 ＜1-1-6-1＞前置放大器之構成 其次，使用圖5，對第1實施形態之記憶體裝置之前置放大器110之構成進行說明。 如圖5所示，前置放大器110具備PMOS(P-Channel Metal Oxide Semiconductor，P通道金屬氧化物半導體)電晶體M1、M2及M5、NMOS(N-Channel Metal Oxide Semiconductor，N通道金屬氧化物半導體)電晶體M3、M4、M6、M7及M8、電容C1及C2。 電晶體M1之一端被施加電源電壓VDD，另一端及閘極電極連接於節點N1。 電晶體M2之一端被施加電源電壓VDD，另一端連接於節點N5，閘極電極連接於節點N1。 電晶體M1及電晶體M2作為電流鏡而發揮功能。 電晶體M3之一端連接於節點N1，另一端連接於節點N2，閘極電極被供給信號Vclamp。 電晶體M4之一端連接於節點N2，另一端連接於位元線(全局位元線)，閘極電極被供給信號REN。 電晶體M5之一端連接於節點N5，另一端連接於節點N6，閘極電極被供給信號SW1B。 電晶體M6之一端連接於節點N5，另一端連接於節點N6，閘極電極被供給信號SW1P。 電晶體M5及電晶體M6作為一個開關而發揮功能。 電晶體M7之一端連接於節點N5，另一端被施加接地電壓VSS，閘極電極連接於節點N6。 電晶體M8之一端連接於節點N5，另一端被施加接地電壓VSS，閘極電極被供給信號Vshft。 關於電容C1，一端連接於節點N6，另一端被施加接地電壓VSS。 關於電容C2，一端連接於節點N5，另一端被施加接地電壓VSS。 節點N5之電位作為V2nd被供給至感測放大器120。電晶體M2、M7及M8、節點N5、以及電容C2可視為V2nd產生部。 節點N6之電位作為V1st被供給至感測放大器120。電晶體M2、M5、M6及M7、節點N6、以及電容C1可視為V1st產生部。 關於前置放大器110之動作將於下文進行敍述。 ＜1-1-6-2＞感測放大器放大器之構成 其次，使用圖6，對第1實施形態之記憶體裝置之感測放大器120之構成進行說明。 如圖6所示，感測放大器120具備PMOS電晶體M9、M10、M11、M12、M13及M14、NMOS電晶體M15、M16、M17、M18、M19、M20、M21及M22。 電晶體M9之一端被施加電源電壓VDD，另一端連接於節點N7，閘極電極被供給信號LATPB。 電晶體M10之一端連接於節點N7，另一端連接於節點N8，閘極電極連接於節點N9。 電晶體M11之一端連接於節點N7，另一端連接於節點N9，閘極電極連接於節點N8。 電晶體M12之一端連接於節點N8，另一端連接於節點N9，閘極電極被供給信號SEN。 電晶體M13之一端被施加電源電壓VDD，另一端連接於節點N8，閘極電極被供給信號SEN。 電晶體M14之一端被施加電源電壓VDD，另一端連接於節點N9，閘極電極被供給信號SEN。 電晶體M15之一端連接於節點N8，另一端連接於節點N10，閘極電極連接於節點N9。 電晶體M16之一端連接於節點N10，另一端連接於節點N13，閘極電極經由節點N12而被供給信號SEN2。 電晶體M17之一端連接於節點N10，另一端被施加接地電壓VSS，閘極電極被供給信號LATN。 電晶體M18之一端連接於節點N9，另一端連接於節點N11，閘極電極連接於節點N8。 電晶體M19之一端連接於節點N11，另一端連接於節點N14，閘極電極經由節點N12而被供給信號SEN2。 電晶體M20之一端連接於節點N11，另一端被施加接地電壓VSS，閘極電極被供給信號LATN。 電晶體M21之一端連接於節點N13，另一端被施加接地電壓VSS，閘極電極被供給信號V1st。 電晶體M22之一端連接於節點N14，另一端被施加接地電壓VSS，閘極電極被供給信號V2nd。 節點N8之電位作為DO而供給至IO電路16。 節點N9之電位作為DOB而供給至IO電路16。 關於感測放大器120之動作將於下文進行敍述。 ＜1-2＞動作 如上所述，第1實施形態之記憶體裝置之MTJ元件，利用電阻值之變化而記憶資料。記憶體裝置於讀取此種MTJ元件所記憶之資訊之情形時，對MTJ元件流通讀取電流(亦記作單元電流)。然後，記憶體裝置將MTJ元件之電阻值轉換成電流值或電壓值，藉由與參考值進行比較，能判斷出電阻狀態。 然而，若MTJ元件之電阻差異不斷增加，則有“0”狀態及“1”狀態之電阻值分佈之間隔變窄之可能性。因此，於在電阻值分佈之間設定參考值，並基於對比參考值之大小而判別MTJ元件之狀態之讀取方式中，讀取容限會顯著減小。 因此，於第1實施形態中，對MTJ元件之“0”狀態及“1”狀態中之一種電阻狀態之信號資訊(電流值或電壓值)附加偏移信號資訊，並將其當作參考信號。而且，就基於參考信號而判別MTJ元件之初始狀態之自參考讀取方式進行說明。 其次，就第1實施形態之記憶體系統之讀取動作進行說明。 ＜1-2-1＞讀取動作之概要 使用圖7，對第1實施形態之記憶體系統之讀取動作之概要進行說明。 [步驟S1001] 記憶體控制器20自主機2接收到讀取命令時，對記憶體裝置10發佈工作指令及讀取指令。 記憶體裝置10自記憶體控制器20接收到工作指令及讀取指令時，對讀取對象之記憶單元進行第1讀取動作(1st READ)。前置放大器110藉由該第1讀取動作，而將讀取對象之記憶單元之電阻狀態作為電壓資訊(信號電壓)V1st記憶。 [步驟S1002] 記憶體裝置10對成為第1讀取動作之對象之記憶單元進行“0”寫入動作(WRITE“0”)。藉此，成為第1讀取動作之對象之記憶單元被重寫成“0”資料。該動作為了產生下述V2nd，而使記憶單元成為基準狀態(此處為“0”)。即，該寫入動作亦可記作基準化動作。 [步驟S1003] 記憶體裝置10對成為第1讀取動作之對象之記憶單元進行第2讀取動作(2nd READ)。前置放大器110藉由該第2讀取動作，而產生電壓資訊(信號電壓)V2nd。 [步驟S1004] 感測放大器120基於由步驟S1003產生之V2nd，而判定由步驟S1001產生之V1st之結果。具體而言，感測放大器120藉由將V1st與V2nd加以比較，而判定記憶單元中記憶之資料。 ＜1-2-2＞讀取動作之詳細情況 參照圖8之波形圖，對第1實施形態之記憶體系統之讀取動作之詳細情況進行說明。 [時刻T1]〜[時刻T2] 控制器17於第1讀取動作(步驟S1001)中，將信號REN、信號SW1P及信號Vclamp設定為“H(High，高)”電平，將信號SW1B及信號Vshft設定為“L(Low，低)”(L＜H)電平。 藉此，如圖9所示，電晶體M3、M4、M5及M6成為接通(導通)狀態。藉此，節點N1經由位元線(全局位元線)、記憶單元MC及源極線(全局源極線)而接地。其結果，節點N1之電位降低，電晶體M1及M2成為接通狀態。電晶體M1及M2作為二極體連接電晶體而驅動。 若電晶體M1成為接通狀態，則電晶體M1對記憶單元MC供給單元電流(Icell_1st)。 電晶體M2基於節點N1之電位而驅動。因此，電晶體M2對節點N5供給單元電流(Icell_1st)之複製電流(Icopy_1st)。此處所謂之複製電流係指參考單元電流(Icell_1st)而獲得之電流。換言之，表示與單元電流成正比之電流。即，複製電流未必與單元電流之電流相同。例如，此處所謂之複製電流之大小為單元電流之2倍或一半時，亦同樣地可應用於本實施形態中。再者，關於下述說明中所使用之複製電流，上述情況亦同樣適應，因此於下文中將省略說明。 如上所述，電晶體M1及M2構成電流鏡。 而且，節點N6之電位成為基於複製電流(Icopy_1st)之電壓資訊(信號電壓)V1st。 如上所述，前置放大器110經由以電晶體M1、M3及M4構成之第1電流路徑，而對記憶單元MC流通單元電流(Icell_1st)。又，前置放大器110經由以電晶體M2構成之第2電流路徑，而對節點N6流通複製電流(Icopy_1st)。該第1電流路徑與第2電流路徑電性分離。 再者，電晶體M8成為斷開(非導通)狀態。 [時刻T2]〜[時刻T3] 控制器17於“0”寫入動作(步驟S1002)中，使信號REN及信號SW1P下降至“L”電平，使信號WRITE0及信號SW1B上升至“H”電平。信號WRITE0係與“0”寫入動作相關之信號。於信號WRITE0為“H”電平之情形時，寫入驅動器進行“0”寫入動作。 如圖10所示，電晶體M1、M2、M4、M5、M6及M8成為斷開狀態。 藉此，藉由未圖示之寫入驅動器，對記憶單元寫入“0”資料。 [時刻T3]〜[時刻T4] 控制器17於第2讀取動作(步驟S1003)中，使信號REN及信號Vshft上升至“H”電平，使信號WRITE0下降至“L”電平。 藉此，如圖11所示，電晶體M3及M4成為接通狀態。藉此，節點N1經由位元線(全局位元線)、記憶單元MC及源極線(全局源極線)而接地。其結果，節點N1之電位降低，電晶體M1及M2成為接通狀態。電晶體M1及M2作為二極體連接電晶體而驅動。 若電晶體M1成為接通狀態，則電晶體M1對記憶單元MC供給單元電流(Icell_2nd)。 電晶體M2基於節點N1之電位而驅動。因此，電晶體M2對節點N4供給單元電流(Icell_2nd)之複製電流(Icopy_2nd)。 又，電晶體M7基於V1st而成為接通狀態。 又，電晶體M8基於Vshft而成為接通狀態。因此，電晶體M8供給偏移電流(Icopy_shft)。 而且，節點N5之電位成為基於單元電流(Icopy_2nd)、偏移電流(Icopy_shft)及V1st之電壓資訊(信號電壓)V2nd。 具體而言，如圖12所示，於V1st之結果為表示0資料之V1st_0之情形時，V2nd成為低於V1st_0之V2nd_0。於V1st之結果為表示1資料之V1st_1之情形時，V2nd成為高於V1st_1之V2nd_1。於時刻T4，V1st_0及V2nd_0、V1st_1及V2nd_1分別產生能讀出資料之dV以上之差。 [時刻T4]〜 控制器17於判定動作(步驟S1004)中，使信號REN下降至“L”電平，使信號SEN2上升至“H”電平。又，控制器17將信號LATPB設定為“H”電平，將信號LATN、信號SEN設定為“L”電平。 於感測放大器120中，電晶體M12、M13、M14、M16、M18、M19、M21及M22成為接通狀態。 藉此，電晶體M21流通與V1st對應之電流I1st，電晶體M22流通與V2nd對應之電流I2nd。 藉由將信號SEN設定為“H”電平，電晶體M13及M14成為斷開狀態，來自電晶體M13及M14之電流供給被中斷。藉此，節點N8之電位基於電流I1st而決定。節點N9之電位基於電流I2nd而決定。藉此，節點N8與節點N9之間產生電壓差，藉由電晶體M10、M11、M15及M18之正反饋，電壓差猛然擴大。 藉此，感測放大器120確定信號DO及信號DOB。 控制器17於判定動作(步驟S1004)結束後，使信號LATPB下降至“L”電平，使信號LATN上升至“H”電平。藉此，感測放大器120之電晶體M9、M17及M20成為接通狀態。藉此，信號DO及信號DOB之電位差擴大至“H”電平及“L”電平。 ＜1-3＞效果 根據上述實施形態，使用包含二極體連接電晶體之電流鏡，進行了第1讀取動作及第2讀取動作。 以下，為了使上述實施形態容易理解，將對比較例進行說明。比較例中，對在第2讀取動作中，給位元線(全局位元線)充電之電晶體作為定電流電晶體而驅動之情形進行說明。 圖13表示比較例之記憶體裝置之前置放大器。如圖13所示，比較例之記憶體裝置之前置放大器具備PMOS電晶體M23、M24及M26、NMOS電晶體M3、M4及M25、電容C3及C4。 如圖14所示，於第1讀取動作時，經由電晶體M23而供給單元電流Icell_1st。其結果，記憶與記憶單元之資料相應之電位V1st。 其次，如圖15所示，於第2讀取動作時，電晶體M24及M25成為斷開狀態。藉此，電晶體M23作為定電流電晶體而供給單元電流Icell_2nd。但，於第1讀取動作時之讀取電流小而V1st大之情形時，位元線充電之速度降低。其結果，如圖16所示，比較例中之第2讀取動作所需之時間相比第1實施形態中之第2讀取動作所需之時間，有可能會增加期間dT(T7－T4)。隨著縮小MTJ元件之縮放推進，讀取電流亦需要減小。因此，此意味著於比較例中讀取速度減緩。 根據上述實施形態，將給位元線充電之電流路徑與產生V1st及V2nd之路徑電性分離。因此，於給位元線充電之電流路徑中，能利用二極體連接給位元線充電。因此，上述實施形態之前置放大器即便為於第1讀取結果較小而V1st較大之情形時，亦能無關於V1st之大小而利用二極體連接給位元線充電。 如上所述，根據上述實施形態，可提供一種能以容易之控制進行高品質之讀取動作之記憶體裝置。 ＜2＞第2實施形態 對第2實施形態進行說明。於第2實施形態中，對讀出電路連接於源極線之情形進行說明。再者，第2實施形態之基本構成及基本動作與上述第1實施形態相同。因此，對於上述第1實施形態中已說明過之事項及能根據上述第1實施形態容易地類推出之事項，省略說明。 ＜2-1＞構成 ＜2-1-1＞感測放大器/寫入驅動器 使用圖17，對第2實施形態之記憶體裝置之感測放大器/寫入驅動器12進行說明。 如圖17所示，感測放大器/寫入驅動器12具備複數個讀出電路200。複數個讀出電路200針對每條源極線(全局源極線)分別設置。而且，複數個讀出電路200分別具備前置放大器210及感測放大器120。 前置放大器210經由源極線而接收來自記憶單元MC之電流(單元電流)，並記憶基於單元電流之電壓V1st及V2nd。 ＜2-1-2＞前置放大器之構成 其次，使用圖18，對第2實施形態之記憶體裝置之前置放大器210之構成進行說明。 如圖18所示，前置放大器110具備PMOS電晶體M30、M31、M33及M34、NMOS電晶體M27、M28、M29及M32、電容C5及C6。 電晶體M27之一端被施加接地電位VSS，另一端及閘極電極連接於節點N17。 電晶體M28之一端被施加接地電位VSS，另一端連接於節點N20，閘極電極連接於節點N17。 電晶體M27及電晶體M28作為電流鏡而發揮功能。 電晶體M29之一端連接於節點N17，另一端連接於節點N18，閘極電極被供給信號REN。 電晶體M30之一端連接於節點N18，另一端連接於源極線(全局源極線)，閘極電極被供給信號Vclamp。 電晶體M31之一端連接於節點N20，另一端連接於節點N21，閘極電極被供給信號SW1B。 電晶體M32之一端連接於節點N20，另一端連接於節點N21，閘極電極被供給信號SW1P。 電晶體M31及電晶體M32作為一個開關而發揮功能。 電晶體M33之一端連接於節點N20，另一端被施加電源電壓VDD，閘極電極連接於節點N21。 電晶體M34之一端連接於節點N20，另一端被施加電源電壓VDD，閘極電極被供給信號Vshft。 關於電容C5，一端連接於節點N21，另一端被施加接地電壓VSS。 關於電容C6，一端連接於節點N20，另一端被施加接地電壓VSS。 節點N20之電位作為V2nd被供給至感測放大器120。電晶體M28、M33及M34、節點N20、以及電容C6可視為V2nd產生部。 節點N21之電位作為V1st被供給至感測放大器120。電晶體M28、M31、M32及M33、節點N21、以及電容C5可視為V1st產生部。 關於前置放大器110之動作將於下文進行敍述。 ＜2-2＞讀取動作之詳細情況 參照圖19之波形圖，對第2實施形態之記憶體系統之讀取動作之詳細情況進行說明。 [時刻T1]〜[時刻T2] 控制器17於第1讀取動作(步驟S1001)中，將信號REN、信號SW1P及信號Vshft設定為“H”電平，將信號SW1B及信號Vclamp設定為“L”電平。 藉此，如圖20所示，電晶體M29、M30、M31及M32成為接通狀態。藉此，節點N17經由位元線(全局位元線)、記憶單元MC、源極線(全局源極線)而被供給電壓。其結果，節點N17之電位上升，電晶體M27及M28成為接通狀態。電晶體M27及M28作為二極體連接電晶體而驅動。 若電晶體M27成為接通狀態，則自記憶單元MC對電晶體M27流通單元電流(Icell_1st)。 電晶體M28基於節點N17之電位而驅動。因此，對電晶體M28流通單元電流(Icell_1st)之複製電流(Icopy_1st)。 如上所述，電晶體M27及M28構成電流鏡。 而且，節點N21之電位成為基於複製電流(Icopy_1st)之電壓資訊(信號電壓)V1st。 如上所述，經由以電晶體M27、M29及M30構成之第1電流路徑，自記憶單元MC對前置放大器210流通單元電流(Icell_1st)。又，經由以電晶體M28構成之第2電流路徑，自節點N20對前置放大器210流通複製電流(Icopy_1st)。該第1電流路徑與第2電流路徑電性分離。 再者，電晶體M34成為斷開狀態。 [時刻T2]〜[時刻T3] 控制器17於“0”寫入動作(步驟S1002)中，使信號REN及信號SW1P下降至“L”電平，使信號WRITE0及信號SW1B上升至“H”電平。信號WRITE0係與“0”寫入動作相關之信號。於信號WRITE0為“H”電平之情形時，寫入驅動器進行“0”寫入動作。 如圖20所示，電晶體M27、M28、M29、M31、M32及M34成為斷開狀態。 藉此，藉由未圖示之寫入驅動器，對記憶單元寫入“0”資料。 [時刻T3]〜[時刻T4] 控制器17於第2讀取動作(步驟S1003)中，使信號REN上升至“H”電平，使信號WRITE0及信號Vshft下降至“L”電平。 藉此，如圖22所示，電晶體M29成為接通狀態。藉此，節點N17於位元線(全局位元線)、記憶單元MC及源極線(全局源極線)中被供給電壓。其結果，節點N17之電位上升，電晶體M27及M28成為接通狀態。電晶體M27及M28作為二極體連接電晶體而驅動。 若電晶體M27成為接通狀態，則自記憶單元MC對電晶體M27流通單元電流(Icell_2nd)。 電晶體M28基於節點N17之電位而驅動。因此，對電晶體M28流通單元電流(Icell_2nd)之複製電流(Icopy_2nd)。 又，電晶體M33基於V1st而成為接通狀態。 又，電晶體M34基於Vshft而成為接通狀態。因此，電晶體M34供給偏移電流(Icopy_shft)。 而且，節點N20之電位成為基於單元電流(Icopy_2nd)、偏移電流(Icopy_shft)及V1st之電壓資訊(信號電壓)V2nd。 具體而言，如圖23所示，於V1st之結果為表示0資料之V1st_0之情形時，V2nd成為低於V1st_0之V2nd_0。於V1st之結果為表示1資料之V1st_1之情形時，V2nd成為高於V1st_1之V2nd_1。於時刻T4，V1st_0及V2nd_0、V1st_1及V2nd_1分別產生能讀出資料之dV以上之差。 [時刻T4]〜 時刻T4以後之動作與使用圖12所說明之時刻T4以後之動作相同。 ＜2-3＞效果 根據上述實施形態，使用包含二極體連接電晶體之電流鏡，進行了第1讀取動作及第2讀取動作。 以下，為了使上述實施形態容易理解，而對比較例進行說明。比較例中，對在第2讀取動作中，給源極線(全局源極線)充電之電晶體作為定電流電晶體而驅動之情形進行說明。 圖24表示比較例之記憶體裝置之前置放大器。如圖24所示，比較例之記憶體裝置之前置放大器具備PMOS電晶體M30及M35、NMOS電晶體M29、M36、M37及M38、電容C7及C8。 如圖25所示，於第1讀取動作時，經由電晶體M37而流通單元電流Icell_1st。其結果，記憶與記憶單元之資料相應之電位V1st。 繼而，如圖26所示，於第2讀取動作時，電晶體M35及M36成為斷開狀態。藉此，電晶體M37作為定電流電晶體而流通單元電流Icell_2nd。但，於第1讀取動作時之讀取電流較小而V1st較大之情形時，位元線充電之速度降低。其結果，如圖27所示，比較例中之第2讀取動作所需之時間相比第1實施形態中之第2讀取動作所需之時間，有可能會增加期間dT(T7－T4)。隨著縮小MTJ元件之縮放推進，讀取電流亦需要減小。因此，此意味著於比較例中讀取速度減緩。 根據上述實施形態，將給位元線充電之電流路徑與產生V1st及V2nd之路徑電性分離。因此，於給位元線充電之電流路徑中，能利用二極體連接給位元線充電。因此，上述實施形態之前置放大器即便為於第1讀取結果較小而V1st較大之情形時，亦能無關於V1st之大小而利用二極體連接給位元線充電。 如上所述，根據上述實施形態，可提供一種能以容易之控制進行高品質之讀取動作之記憶體裝置。 ＜3＞第3實施形態 對第3實施形態進行說明。於第3實施形態中，對使用複數個開關而控制記憶V1st之節點與記憶V2nd之節點之間之連接之情形進行說明。再者，第3實施形態之基本構成及基本動作與上述第1實施形態相同。因此，對於上述第1實施形態中已說明過之事項及能根據上述第1實施形態容易地類推出之事項，省略說明。 ＜3-1＞構成 ＜3-1-1＞前置放大器之構成 使用圖28，對第3實施形態之記憶體裝置之前置放大器110之構成進行說明。 如圖28所示，前置放大器110具備PMOS電晶體M23及M26、NMOS電晶體M3及M4、複數個開關(此處，作為一例，為開關SW1及SW2)、電容C3及C4。 電晶體M23之一端被施加電源電壓VDD，另一端連接於節點N15，閘極電極連接於節點N16。 電晶體M3之一端連接於節點N15，另一端連接於節點N2，閘極電極被供給信號Vclamp。 電晶體M4之一端連接於節點N2，另一端連接於位元線(全局位元線)，閘極電極被供給信號REN。 開關SW1之一端連接於節點N15，另一端連接於節點N16。 開關SW2之一端連接於節點N15，另一端連接於節點N16。 開關SW1之通道面積至少為開關SW2之通道面積以上。 電晶體M26之一端被施加電源電壓VDD，另一端連接於節點N15，閘極電極被供給信號Vshft。 關於電容C3，一端連接於節點N16，另一端被施加接地電壓VSS。 關於電容C4，一端連接於節點N15，另一端被施加接地電壓VSS。 節點N15之電位作為V2nd被供給至感測放大器120。電晶體M23及M26、節點N15、以及電容C4可視為V2nd產生部。 節點N16之電位作為V1st被供給至感測放大器120。電晶體M23、開關SW1及SW2、節點N16、以及電容C3可視為V1st產生部。 關於前置放大器110之動作將於下文進行敍述。 ＜3-1-2＞開關之構成 使用圖29，對控制記憶V1st之節點與記憶V2nd之節點之連接之開關之構成進行說明。 如圖29所示，開關SW1及開關SW2分別為CMOS電晶體。 開關SW1具備PMOS電晶體M39及NMOS電晶體M40。關於PMOS電晶體M39，一端連接於節點N15，另一端連接於節點N16，閘極電極被供給信號SW1B。關於NMOS電晶體M40，一端連接於節點N15，另一端連接於節點N16，閘極電極被供給信號SW1P。 開關SW2具備PMOS電晶體M41及NMOS電晶體M42。關於PMOS電晶體M41，一端連接於節點N15，另一端連接於節點N16，閘極電極被供給信號SW2B。關於NMOS電晶體M42，一端連接於節點N15，另一端連接於節點N16，閘極電極被供給信號SW2P。 再者，PMOS電晶體M39之通道面積至少為PMOS電晶體M41之通道面積以上。同樣地，NMOS電晶體M40之通道面積至少為NMOS電晶體M42之通道面積以上。 ＜3-2＞讀取動作之詳細情況 參照圖30之波形圖，對第3實施形態之記憶體系統之讀取動作之詳細情況進行說明。 [時刻T10]〜[時刻T11] 控制器17於第1讀取動作(步驟S1001)中，將信號REN、信號SW1P、信號SW2P及信號Vclamp設定為“H”電平，將信號SW1B、信號SW2B及信號Vshft設定為“L”電平。 藉此，如圖31所示，電晶體M3及M4、開關SW1及SW2成為接通狀態。藉此，節點N16經由開關SW1及SW2、電晶體M3及M4、位元線(全局位元線)、記憶單元MC及源極線(全局源極線)被接地。其結果，節點N16之電位降低，電晶體M23成為接通狀態。 若電晶體M23成為接通狀態，則電晶體M23對記憶單元MC供給單元電流(Icell_1st)。 又，節點N16藉由2個開關SW1及SW2被充電。因此，能抑制電壓因開關SW1及SW2之開關雜訊而降低。 再者，電晶體M26成為斷開狀態。 [時刻T11]〜[時刻T12] 控制器17於第1讀取動作(步驟S1001)之途中，將信號SW1B設定為“H”電平，將信號SW1P設定為“L”電平。 藉此，如圖32所示，開關SW1成為斷開狀態。藉此，節點N16經由開關SW2、電晶體M3及M4、位元線(全局位元線)、記憶單元MC及源極線(全局源極線)被接地。 而且，節點N16之電位成為基於單元電流(Icell_1st)之電壓資訊(信號電壓)V1st。 如此，於第1讀取動作(步驟S1001)開始時將開關SW1及SW2接通，但於途中將開關SW1斷開。 [時刻T12]〜[時刻T13] 控制器17於“0”寫入動作(步驟S1002)中，使信號REN及信號SW2P下降至“L”電平，使信號WRITE0及信號SW2B上升至“H”電平。信號WRITE0係與“0”寫入動作相關之信號。於信號WRITE0為“H”電平之情形時，寫入驅動器進行“0”寫入動作。 如圖33所示，電晶體M4及M26、開關SW1及SW2成為斷開狀態。 藉此，藉由未圖示之寫入驅動器，對記憶單元寫入“0”資料。 [時刻T13]〜[時刻T14] 控制器17於第2讀取動作(步驟S1003)中，使信號REN及信號Vshft上升至“H”電平，使信號WRITE0下降至“L”電平。 藉此，如圖34所示，電晶體M3及M4成為接通狀態。藉此，節點N15經由位元線(全局位元線)、記憶單元MC及源極線(全局源極線)被接地。 又，電晶體M23基於V1st而成為接通狀態。 又，電晶體M26基於Vshft而成為接通狀態。因此，電晶體M26供給偏移電流(Icell_shft)。 而且，節點N15之電位成為基於單元電流(Icopy_2nd)、偏移電流(Icell_shft)及V1st之電壓資訊(信號電壓)V2nd。 [時刻T14]〜 時刻T14以後之動作與使用圖8所說明之時刻T4以後之動作相同。 ＜3-3＞效果 根據上述實施形態，對記憶V1st之節點與記憶V2nd之節點之間，使用複數個開關進行了連接控制。 記憶體裝置10內之電源電壓之變化、溫度變化及場所相關性等會導致控制信號產生通過速率差。於此種情形時，當切換設置於記憶V1st之節點與記憶V2nd之節點之間之開關時，會產生雜訊。 例如，於切換包含第1實施形態之比較例之電晶體M24及M25之1個開關之情形時，如圖35之虛線所示，會因為雜訊而自理想之電壓降壓dV1。如此，若V1st中混入雜訊，則有讀取容限減小之虞。 另一方面，於本實施形態中，第1讀取時，使2個開關(SW1及SW2)均成為接通狀態。藉此，能抑制切換開關時之雜訊。而且，之後會將面積較大之開關SW1關閉。此時，有可能會產生雜訊，導致電壓下降dV2。但，此種變動與切換包含第1實施形態之比較例之電晶體M24及M25之1個開關之情形相比較小(dV2＜dV1)。因此，能抑制雜訊混入V1st中，能確保讀取容限。 如上所述，根據上述實施形態，可提供一種能以容易之控制進行高品質之讀取動作之記憶體裝置。 再者，為了確保位元線充電速度，開關SW1亦可使用通道面積較大之電晶體。又，自降低電容及抑制雜訊之觀點而言，開關SW2亦可使用最小尺寸之電晶體。又，於希望進一步加快充電速度之情形時，亦可使用複數個並聯連接之電晶體作為開關SW1。 ＜3-4＞變化例1 ＜3-4-1＞開關之構成 使用圖36，對控制記憶V1st之節點與記憶V2nd之節點之連接之開關(變化例1)之構成進行說明。 如圖36所示，開關SW1及開關SW2分別為NMOS電晶體。 開關SW1具備NMOS電晶體M40。 開關SW2具備NMOS電晶體M42。 再者，NMOS電晶體M40之通道面積至少為NMOS電晶體M42之通道面積以上。 ＜3-4-2＞讀取動作 使用圖37，對第3實施形態之變化例1之記憶體系統之讀取動作進行說明。 如圖37所示，第3實施形態之變化例1之記憶體系統之讀取動作與圖30之去掉信號SW1B及SW2B後之動作相同。 ＜3-5＞變化例2 ＜3-5-1＞開關之構成 使用圖38，對控制記憶V1st之節點與記憶V2nd之節點之連接之開關(變化例2)之構成進行說明。 如圖38所示，開關SW1為NMOS電晶體，開關SW2為CMOS電晶體。 開關SW1具備NMOS電晶體M40。 開關SW2具備PMOS電晶體M41及NMOS電晶體M42。 再者，NMOS電晶體M40之通道面積至少為NMOS電晶體M42之通道面積以上。 ＜3-5-2＞讀取動作 使用圖39，對第3實施形態之變化例2之記憶體系統之讀取動作進行說明。 如圖39所示，第3實施形態之變化例2之記憶體系統之讀取動作與圖30之去掉信號SW1B後之動作相同。 ＜3-6＞變化例3 ＜3-6-1＞開關之構成 使用圖40，對控制記憶V1st之節點與記憶V2nd之節點之連接之開關(變化例3)之構成進行說明。 如圖40所示，開關SW1及SW2分別為PMOS電晶體。 開關SW1具備PMOS電晶體M39。 開關SW2具備PMOS電晶體M41。 再者，PMOS電晶體M39之通道面積至少為PMOS電晶體M41之通道面積以上。 ＜3-6-2＞讀取動作 使用圖41，對第3實施形態之變化例3之記憶體系統之讀取動作進行說明。 如圖41所示，第3實施形態之變化例3之記憶體系統之讀取動作與圖30之去掉信號SW1P及SW2P後之動作相同。 ＜3-7＞變化例4 ＜3-7-1＞開關之構成 使用圖42，對控制記憶V1st之節點與記憶V2nd之節點之連接之開關(變化例4)之構成進行說明。 如圖42所示，開關SW1為PMOS電晶體，開關SW2為CMOS電晶體。 開關SW1具備PMOS電晶體M39。 開關SW2具備PMOS電晶體M41及NMOS電晶體M42。 再者，PMOS電晶體M39之通道面積至少為PMOS電晶體M41之通道面積以上。 ＜3-7-2＞讀取動作 使用圖43，對第3實施形態之變化例4之記憶體系統之讀取動作進行說明。 如圖43所示，第3實施形態之變化例4之記憶體系統之讀取動作與圖30之去掉信號SW1P後之動作相同。 ＜4＞第4實施形態 對第4實施形態進行說明。於第4實施形態中，對將第1實施形態與第3實施形態組合之情形進行說明。再者，第4實施形態之基本構成及基本動作與上述各實施形態相同。因此，對於上述各實施形態中已說明過之事項及能根據上述各實施形態容易地類推出之事項，省略說明。 ＜4-1＞前置放大器之構成 使用圖44，對第4實施形態之記憶體裝置之前置放大器110之構成進行說明。 如圖44所示，前置放大器110之基本構成與圖5中所說明之前置放大器相同。與圖5之不同點在於：去掉了電晶體M5及電晶體M6，增加了開關SW3及SW4。 於本實施形態中，關於開關SW3，對其構成與圖29所示之開關SW1相同之情形進行說明。又，關於開關SW4，對其構成與圖29所示之開關SW2相同之情形進行說明。 然而，關於開關SW3之構成及動作，可應用上述第3實施形態及第3實施形態之各變化例之開關SW1。同樣地，關於開關SW4之構成及動作，可應用上述第3實施形態及第3實施形態之各變化例之開關SW2。 ＜4-2＞讀取動作 參照圖30之波形圖，對第4實施形態之記憶體系統之讀取動作之詳細情況進行說明。 [時刻T10]〜[時刻T11] 控制器17於第1讀取動作(步驟S1001)中，將信號REN、信號SW1P、信號SW2P及信號Vclamp設定為“H”電平，將信號SW1B、信號SW2B及號Vshft設定為“L”電平。 藉此，如圖45所示，電晶體M3及M4、開關SW3及SW4成為接通狀態。藉此，節點N1經由位元線(全局位元線)、記憶單元MC及源極線(全局源極線)被接地。其結果，節點N1之電位降低，電晶體M1及M2成為接通狀態。電晶體M1及M2作為二極體連接電晶體而驅動。 若電晶體M1成為接通狀態，則電晶體M1對記憶單元MC供給單元電流(Icell_1st)。 電晶體M2基於節點N1之電位而驅動。因此，電晶體M2對節點N5供給單元電流(Icell_1st)之複製電流(Icopy_1st)。 如上所述，電晶體M1及M2構成電流鏡。 又，節點N6藉由2個開關SW3及SW4被充電。因此，能抑制電壓因開關SW3及SW4之開關雜訊而降低。 再者，電晶體M8成為斷開狀態。 [時刻T11]〜[時刻T12] 控制器17於第1讀取動作(步驟S1001)之途中，將信號SW1B設定為“H”電平，將信號SW1P設定為“L”電平。 藉此，如圖46所示，開關SW3成為斷開狀態。 而且，節點N6之電位成為基於複製電流(Icopy_1st)之電壓資訊(信號電壓)V1st。 如上所述，前置放大器110經由包含電晶體M1、M3及M4之第1電流路徑，而對記憶單元MC流通單元電流(Icell_1st)。又，前置放大器110經由包含電晶體M2之第2電流路徑，而對節點N6流通複製電流(Icopy_1st)。該第1電流路徑與第2電流路徑電性分離。 如此，於第1讀取動作(步驟S1001)開始時將開關SW3及SW4接通，但於途中將開關SW3斷開。 [時刻T12]〜[時刻T13] 控制器17於“0”寫入動作(步驟S1002)中，使信號REN及信號SW2P下降至“L”電平，使信號WRITE0及信號SW2B上升“H”電平。信號WRITE0係與“0”寫入動作相關之信號。於信號WRITE0為“H”電平之情形時，寫入驅動器進行“0”寫入動作。 如圖47所示，電晶體M1、M2、M4及M8、開關SW3及SW4成為斷開狀態。 藉此，藉由未圖示之寫入驅動器，對記憶單元寫入“0”資料。 [時刻T13]〜[時刻T14] 控制器17於第2讀取動作(步驟S1003)中，使信號REN及信號Vshft上升至“H”電平，使信號WRITE0下降至“L”電平。 藉此，如圖48所示，電晶體M3及M4成為接通狀態。藉此，節點N1經由位元線(全局位元線)、記憶單元MC及源極線(全局源極線)被接地。其結果，節點N1之電位降低，電晶體M1及M2成為接通狀態。電晶體M1及M2作為二極體連接電晶體而驅動。 若電晶體M1成為接通狀態，則電晶體M1對記憶單元MC供給單元電流(Icell_2nd)。 電晶體M2基於節點N1之電位而驅動。因此，電晶體M2對節點N4供給單元電流(Icell_2nd)之複製電流(Icopy_2nd)。 又，電晶體M7基於V1st而成為接通狀態。 又，電晶體M8基於Vshft而成為接通狀態。因此，電晶體M8供給偏移電流(Icopy_shft)。 而且，節點N5之電位成為基於單元電流(Icopy_2nd)、偏移電流(Icopy_shft)及V1st之電壓資訊(信號電壓)V2nd。 [時刻T14]〜 時刻T14以後之動作與使用圖18所說明之時刻T4以後之動作相同。 ＜4-3＞效果 根據上述實施形態，於第1實施形態之前置放大器中，記憶V1st之節點與記憶V2nd之節點之間設置有複數個開關。 因此，能獲得將第1實施形態及第3實施形態組合而產生之效果。 ＜5＞第5實施形態 對第5實施形態進行說明。於第5實施形態中，對將第2實施形態之比較例與第3實施形態組合之情形進行說明。再者，第5實施形態之基本構成及基本動作與上述各實施形態相同。因此，對於上述各實施形態中已說明過之事項及能根據上述各實施形態容易地類推出之事項，省略說明。 ＜5-1＞前置放大器之構成 使用圖49，對第5實施形態之記憶體裝置之前置放大器210之構成進行說明。 如圖49所示，前置放大器210之基本構成與圖24中所說明之前置放大器相同。與圖24之不同點在於：去掉了電晶體M35及電晶體M36，增加了開關SW5及SW6。 於本實施形態中，關於開關SW5，對其構成與圖29所示之開關SW1相同之情形進行說明。又，關於開關SW6，對其構成與圖29所示之開關SW2相同之情形進行說明。 然而，關於開關SW5之構成及動作，可應用上述第3實施形態及第3實施形態之各變化例之開關SW1。同樣地，關於開關SW6之構成及動作，可應用上述第3實施形態及第3實施形態之各變化例之開關SW2。 ＜5-2＞讀取動作 參照圖50之波形圖，對第5實施形態之記憶體系統之讀取動作之詳細情況進行說明。 [時刻T10]〜[時刻T11] 控制器17於第1讀取動作(步驟S1001)中，將信號REN、信號SW1P、信號SW2P及信號Vshft設定為“H”電平，將信號SW1B、信號SW2B及信號Vclamp設定為“L”電平。 藉此，如圖51所示，電晶體M29及M30、開關SW5及SW6成為接通狀態。藉此，節點N23經由位元線(全局位元線)、記憶單元MC及源極線(全局源極線)而被供給電壓。其結果，節點N23之電位上升，電晶體M37成為接通狀態。電晶體M37作為二極體連接電晶體而驅動。 若電晶體M37成為接通狀態，則自記憶單元MC對電晶體M37流通單元電流(Icell_1st)。 又，節點N23藉由2個開關SW5及SW6被充電。因此，能抑制電壓因開關SW5及SW6之開關雜訊而降低。 [時刻T11]〜[時刻T12] 控制器17於第1讀取動作(步驟S1001)之途中，將信號SW1B設定為“H”電平，將信號SW1P設定為“L”電平。 藉此，如圖52所示，開關SW5成為斷開狀態。 而且，節點N23之電位成為基於單元電流(Icell_1st)之電壓資訊(信號電壓)V1st。 再者，電晶體M38成為斷開狀態。 [時刻T12]〜[時刻T13] 控制器17於“0”寫入動作(步驟S1002)中，使信號REN及信號SW2P下降至“L”電平，使信號WRITE0及信號SW2B上升至“H”電平。信號WRITE0係與“0”寫入動作相關之信號。於信號WRITE0為“H”電平之情形時，寫入驅動器進行“0”寫入動作。 如圖53所示，電晶體M29及M38、開關SW5及SW6成為斷開狀態。 藉此，藉由未圖示之寫入驅動器，對記憶單元寫入“0”資料。 [時刻T13]〜[時刻T14] 控制器17於第2讀取動作(步驟S1003)中，使信號REN上升至“H”電平，使信號WRITE0及信號Vshft下降至“L”電平。 藉此，如圖54所示，電晶體M29及M38成為接通狀態。藉此，節點N22經由位元線(全局位元線)、記憶單元MC及源極線(全局源極線)而被供給電壓。 又，電晶體M37基於V1st而成為接通狀態。 又，電晶體M38基於Vshft而成為接通狀態。因此，電晶體M38供給偏移電流(Icell_shft)。 而且，節點N22之電位成為基於單元電流(Icell_2nd)、偏移電流(Icell_shft)及V1st之電壓資訊(信號電壓)V2nd。 [時刻T14]〜 時刻T14以後之動作與使用圖12所說明之時刻T4以後之動作相同。 ＜5-3＞效果 根據上述實施形態，於前置放大器中，記憶V1st之節點與記憶V2nd之節點之間設置有複數個開關。 因此，能獲得第3實施形態中所說明之效果。 ＜6＞第6實施形態 對第6實施形態進行說明。於第6實施形態中，對將第2實施形態與第3實施形態組合之情形進行說明。再者，第6實施形態之基本構成及基本動作與上述各實施形態相同。因此，對於上述各實施形態中已說明過之事項及能根據上述各實施形態容易地類推出之事項，省略說明。 ＜6-1＞前置放大器之構成 使用圖55，對第6實施形態之記憶體裝置之前置放大器110之構成進行說明。 如圖55所示，前置放大器110之基本構成與圖518中所說明之前置放大器相同。與圖18之不同點在於：去掉了電晶體M31及電晶體M32，增加了開關SW7、SW8。 於本實施形態中，關於開關SW7，對其構成與圖29所示之開關SW1相同之情形進行說明。又，關於開關SW8，對其構成與圖29所示之開關SW2相同之情形進行說明。 然而，關於開關SW7之構成及動作，可應用上述第3實施形態及第3實施形態之各變化例之開關SW1。同樣地，關於開關SW8之構成及動作，可應用上述第3實施形態及第3實施形態之各變化例之開關SW2。 ＜6-2＞讀取動作 參照圖50之波形圖，對第6實施形態之記憶體系統之讀取動作之詳細情況進行說明。 [時刻T10]〜[時刻T11] 控制器17於第1讀取動作(步驟S1001)中，將信號REN、信號SW1P、信號SW2P及信號Vshft設定為“H”電平，將信號SW1B、信號SW2B及信號Vclamp設定為“L”電平。 藉此，如圖56所示，電晶體M29及M30、開關SW7及SW8成為接通狀態。藉此，節點N17經由位元線(全局位元線)、記憶單元MC及源極線(全局源極線)而被供給電壓。其結果，節點N17之電位上升，電晶體M27及M28成為接通狀態。電晶體M27及M28作為二極體連接電晶體而驅動。 若電晶體M27成為接通狀態，則自記憶單元MC對電晶體M27流通單元電流(Icell_1st)。 電晶體M28基於節點N17之電位而驅動。因此，對電晶體M28流通單元電流(Icell_1st)之複製電流(Icopy_1st)。 如上所述，電晶體M27及M28構成電流鏡。 又，節點N21藉由2個開關SW7及SW8被充電。因此，能抑制電壓因開關SW7及SW8之開關雜訊而降低。 [時刻T11]〜[時刻T12] 控制器17於第1讀取動作(步驟S1001)之途中，將信號SW1B設定為“H”電平，將信號SW1P設定為“L”電平。 藉此，如圖57所示，開關SW7成為斷開狀態。 而且，節點N21之電位成為基於複製電流(Icopy_1st)之電壓資訊(信號電壓)V1st。 再者，電晶體M34成為斷開狀態。 [時刻T12]〜[時刻T13] 控制器17於“0”寫入動作(步驟S1002)中，使信號REN及信號SW2P下降至“L”電平，使信號WRITE0及信號SW2B上升至“H”電平。信號WRITE0係與“0”寫入動作相關之信號。於信號WRITE0為“H”電平之情形時，寫入驅動器進行“0”寫入動作。 如圖58所示，電晶體M29及M34、開關SW7及SW8成為斷開狀態。 藉此，藉由未圖示之寫入驅動器，對記憶單元寫入“0”資料。 [時刻T13]〜[時刻T14] 控制器17於第2讀取動作(步驟S1003)中，使信號REN上升至“H”電平，使信號WRITE0及信號Vshft下降至“L”電平。 藉此，如圖59所示，電晶體M29及M34成為接通狀態。藉此，節點N17經由位元線(全局位元線)、記憶單元MC及源極線(全局源極線)而被供給電壓。其結果，節點N17之電位上升，電晶體M27及M28成為接通狀態。電晶體M27及M28作為二極體連接電晶體而驅動。 若電晶體M27成為接通狀態，則自記憶單元MC對電晶體M27流通單元電流(Icell_2nd)。 電晶體M28基於節點N17之電位而驅動。因此，對電晶體M28流通單元電流(Icell_2nd)之複製電流(Icopy_2nd)。 如上所述，電晶體M27及M28構成電流鏡。 又，電晶體M33基於V1st而成為接通狀態。 又，電晶體M34基於Vshft而成為接通狀態。因此，電晶體M34供給偏移電流(Icell_shft)。 而且，節點N20之電位成為基於複製電流(Icopy_2nd)、偏移電流(Icell_shft)及V1st之電壓資訊(信號電壓)V2nd。 [時刻T14]〜 時刻T14以後之動作與使用圖12所說明之時刻T4以後之動作相同。 ＜6-3＞效果 根據上述實施形態，於第2實施形態之前置放大器中，記憶V1st之節點與記憶V2nd之節點之間設置有複數個開關。 因此，能獲得將第2實施形態及第3實施形態組合而產生之效果。 ＜7＞其他 再者，於上述各實施形態中，對在前置放大器產生偏移電流之例子進行了說明。但並不限於此，即便為於感測放大器產生偏移電流般之構成，亦能應用上述各實施形態。 又，於上述各實施形態中，「連接」此術語亦包括中間插置例如電晶體或電阻等其他物體而間接連接之狀態。 此處，以使用磁阻效應元件(Magnetic Tunnel junction(MTJ)元件)作為電阻變化元件而記憶資料之MRAM為例進行了說明，但並不限於此。 例如，亦可應用於如與MRAM相同之電阻變化型記憶體、例如ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)、PCRAM(Phase Change Random Access Memory，相變隨機存取記憶體)等般，具有利用電阻變化而記憶資料之元件之半導體記憶體裝置。 又，可應用於具有如下元件之半導體記憶體裝置，上述元件係能藉由隨著電流或電壓之施加而產生之電阻變化記憶資料、或藉由將隨著電阻變化而產生之電阻差轉換成電流差或電壓差而讀取所記憶之資料者，且揮發性記憶體、非揮發性記憶體不限。 又，於上述各實施形態中，為了方便起見將位元線對稱為位元線BL及源極線SL，但並不限於此，例如，亦可稱為第1位元線及第2位元線等。 又，於上述實施形態中，記憶體系統1係於記憶體控制器20連接有1個記憶體裝置10，但並不限於此。例如，記憶體系統1亦可為於記憶體控制器20連接有複數個記憶體裝置10之構成。 對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提出，並非意圖限定發明之範圍。該等新穎之實施形態可藉由其等各種形態實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其等同之範圍內。 [相關申請] 本申請享有以日本專利申請2017-180935號(申請日：2017年9月21日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1 記憶體系統 2 主機(外部機器) 10 記憶體裝置 11 記憶體陣列 12 感測放大器/寫入驅動器 13 行解碼器 14 字元線驅動器 15 列解碼器 16 輸入輸出電路 17 控制器 18 指令位址輸入電路 20 記憶體控制器 21 主機介面 22 資料緩衝器 23 暫存器 24 中央處理單元 25 裝置介面 26 錯誤校正碼電路 30 磁穿隧接合元件 31 選擇電晶體 100 讀出電路 110 前置放大器 120 感測放大器 200 讀出電路 210 前置放大器 A1 箭頭 A2 箭頭 B 非磁性層(隧道絕緣膜) BL0〜BLj－1(BL) 位元線 C1 電容 C2 電容 C3 電容 C4 電容 C5 電容 C6 電容 C7 電容 C8 電容 CA 指令位址信號 CK 時脈信號 CKE 時脈賦能信號 CS 晶片選擇信號 DO 資料 DOB 資料 DQ 資料線 F 強磁性層 Icell_1st 單元電流 Icell_2nd 單元電流 Icopy_1st 複製電流 Icopy_2nd 單元電流 Icopy_shft 偏移電流 LATN 信號 LATPB 信號 M1 P通道金屬氧化物半導體電晶體 M2 P通道金屬氧化物半導體電晶體 M3 N通道金屬氧化物半導體電晶體 M4 N通道金屬氧化物半導體電晶體 M5 P通道金屬氧化物半導體電晶體 M6 N通道金屬氧化物半導體電晶體 M7 N通道金屬氧化物半導體電晶體 M8 N通道金屬氧化物半導體電晶體 M9 P通道金屬氧化物半導體電晶體 M10 P通道金屬氧化物半導體電晶體 M11 P通道金屬氧化物半導體電晶體 M12 P通道金屬氧化物半導體電晶體 M13 P通道金屬氧化物半導體電晶體 M14 P通道金屬氧化物半導體電晶體 M15 N通道金屬氧化物半導體電晶體 M16 N通道金屬氧化物半導體電晶體 M17 N通道金屬氧化物半導體電晶體 M18 N通道金屬氧化物半導體電晶體 M19 N通道金屬氧化物半導體電晶體 M20 N通道金屬氧化物半導體電晶體 M21 N通道金屬氧化物半導體電晶體 M22 N通道金屬氧化物半導體電晶體 M23 P通道金屬氧化物半導體電晶體 M24 P通道金屬氧化物半導體電晶體 M25 N通道金屬氧化物半導體電晶體 M26 P通道金屬氧化物半導體電晶體 M27 N通道金屬氧化物半導體電晶體 M28 N通道金屬氧化物半導體電晶體 M29 N通道金屬氧化物半導體電晶體 M30 P通道金屬氧化物半導體電晶體 M31 P通道金屬氧化物半導體電晶體 M32 N通道金屬氧化物半導體電晶體 M33 P通道金屬氧化物半導體電晶體 M34 P通道金屬氧化物半導體電晶體 M35 P通道金屬氧化物半導體電晶體 M36 N通道金屬氧化物半導體電晶體 M37 N通道金屬氧化物半導體電晶體 M38 N通道金屬氧化物半導體電晶體 M39 P通道金屬氧化物半導體電晶體 M40 N通道金屬氧化物半導體電晶體 M41 P通道金屬氧化物半導體電晶體 M42 N通道金屬氧化物半導體電晶體 MC 記憶單元 N1 節點 N2 節點 N3 節點 N4 節點 N5 節點 N6 節點 N7 節點 N8 節點 N9 節點 N10 節點 N11 節點 N12 節點 N13 節點 N14 節點 N15 節點 N16 節點 N17 節點 N18 節點 N19 節點 N20 節點 N21 節點 N22 節點 N23 節點 P 強磁性層 REN 信號 SEN 信號 SEN2 信號 SL0〜SLj－1(SL) 源極線 SW1 開關 SW2 開關 SW3 開關 SW4 開關 SW5 開關 SW6 開關 SW7 開關 SW8 開關 SW1B 信號 SW2B 信號 SW1P 信號 SW2P 信號 V1st 電壓 V2nd 電壓 Vclamp 信號 VDD 電源電壓 VSS 接地電壓 Vshft 信號 WL0〜WLi－1(WL) 字元線
圖1係表示包含第1實施形態之記憶體裝置之記憶體系統之方塊圖。 圖2係表示第1實施形態之記憶體裝置之記憶體陣列之電路圖。 圖3係表示第1實施形態之記憶體裝置之記憶單元之基本構成之圖。 圖4係表示第1實施形態之記憶體裝置之感測放大器/寫入驅動器之方塊圖。 圖5係表示第1實施形態之記憶體裝置之前置放大器之電路圖。 圖6係表示第1實施形態之記憶體裝置之感測放大器之電路圖。 圖7係表示包含第1實施形態之記憶體裝置之記憶體系統之讀取動作之流程圖。 圖8係第1實施形態之記憶體系統之讀取動作時之波形圖。 圖9係表示第1讀取動作中之第1實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖10係表示寫入動作中之第1實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖11係表示第2讀取動作中之第1實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖12係表示包含第1實施形態之記憶體裝置之記憶體系統之讀取動作時之單元電流與電壓之關係之圖。 圖13係表示第1實施形態之比較例之記憶體裝置之前置放大器之電路圖。 圖14係表示第1讀取動作中之第1實施形態之比較例之記憶體裝置之前置放大器之動作之電路圖。 圖15係表示第2讀取動作中之第1實施形態之比較例之記憶體裝置之前置放大器之動作之電路圖。 圖16係表示包含第1實施形態之比較例之記憶體裝置之記憶體系統之讀取動作時之單元電流與電壓之關係、以及包含第1實施形態之記憶體裝置之記憶體系統之讀取動作時之單元電流與電壓之關係之圖。 圖17係表示第2實施形態之記憶體裝置之感測放大器/寫入驅動器之方塊圖。 圖18係表示第2實施形態之記憶體裝置之前置放大器之電路圖。 圖19係第2實施形態之記憶體系統之讀取動作時之波形圖。 圖20係表示第1讀取動作中之第2實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖21係表示寫入動作中之第2實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖22係表示第2讀取動作中之第2實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖23係表示包含第2實施形態之記憶體裝置之記憶體系統之讀取動作時之單元電流與電壓之關係之圖。 圖24係表示第2實施形態之比較例之記憶體裝置之前置放大器之電路圖。 圖25係表示第1讀取動作中之第2實施形態之比較例之記憶體裝置之前置放大器之動作之電路圖。 圖26係表示第2讀取動作中之第2實施形態之比較例之記憶體裝置之前置放大器之動作之電路圖。 圖27係表示包含第2實施形態之比較例之記憶體裝置之記憶體系統之讀取動作時之單元電流與電壓之關係、以及包含第2實施形態之記憶體裝置之記憶體系統之讀取動作時之單元電流與電壓之關係之圖。 圖28係表示第3實施形態之記憶體裝置之前置放大器之電路圖。 圖29係表示第3實施形態之記憶體裝置之前置放大器中控制記憶V1st之節點與記憶V2nd之節點之連接之開關之電路圖。 圖30係第3實施形態之記憶體系統之讀取動作時之波形圖。 圖31係表示第1讀取動作中之第3實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖32係表示第1讀取動作中之第3實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖33係表示寫入動作中之第3實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖34係表示第2讀取動作中之第3實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖35係表示包含第3實施形態之比較例之記憶體裝置之記憶體系統之讀取動作時之電壓、以及包含第3實施形態之記憶體裝置之記憶體系統之讀取動作時之電壓之圖。 圖36係表示第3實施形態之變化例1之記憶體裝置之前置放大器中控制記憶V1st之節點與記憶V2nd之節點之連接之開關之電路圖。 圖37係第3實施形態之變化例1之記憶體系統之讀取動作時之波形圖。 圖38係表示第3實施形態之變化例2之記憶體裝置之前置放大器中控制記憶V1st之節點與記憶V2nd之節點之連接之開關之電路圖。 圖39係第3實施形態之變化例2之記憶體系統之讀取動作時之波形圖。 圖40係表示第3實施形態之變化例3之記憶體裝置之前置放大器中控制記憶V1st之節點與記憶V2nd之節點之連接之開關之電路圖。 圖41係第3實施形態之變化例3之記憶體系統之讀取動作時之波形圖。 圖42係表示第3實施形態之變化例4之記憶體裝置之前置放大器中控制記憶V1st之節點與記憶V2nd之節點之連接之開關之電路圖。 圖43係第3實施形態之變化例4之記憶體系統之讀取動作時之波形圖。 圖44係表示第4實施形態之記憶體裝置之前置放大器之電路圖。 圖45係表示第1讀取動作中之第4實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖46係表示第1讀取動作中之第4實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖47係表示寫入動作中之第4實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖48係表示第2讀取動作中之第4實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖49係表示第5實施形態之記憶體裝置之前置放大器之電路圖。 圖50係第5實施形態之記憶體系統之讀取動作時之波形圖。 圖51係表示第1讀取動作中之第5實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖52係表示第1讀取動作中之第5實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖53係表示寫入動作中之第5實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖54係表示第2讀取動作中之第5實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖55係表示第6實施形態之記憶體裝置之前置放大器之電路圖。 圖56係表示第1讀取動作中之第6實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖57係表示第1讀取動作中之第6實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖58係表示寫入動作中之第6實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖59係表示第2讀取動作中之第6實施形態之記憶體裝置之前置放大器之動作之電路圖。