TWI720550B

TWI720550B - 半導體記憶裝置

Info

Publication number: TWI720550B
Application number: TW108125401A
Authority: TW
Inventors: 滝澤亮介
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2019-03-27
Filing date: 2019-07-18
Publication date: 2021-03-01
Also published as: US20210183425A1; CN111755045B; CN111755045A; TW202036276A; US10964368B2; JP2020161201A; US20200312395A1; US11651808B2

Abstract

實施形態提供一種高品質之半導體記憶裝置。實施形態之半導體記憶裝置包括：記憶胞，其具備開關元件及阻變元件；以及第1電路，其對上述記憶胞施加第1電壓，保持對上述記憶胞施加上述第1電壓之狀態施加第2電壓而將上述記憶胞設為接通狀態，對接通狀態之上述記憶胞進行第1讀出而產生第3電壓，對經進行上述第1讀出之上述記憶胞而寫入第1資料，對經寫入上述第1資料之上述記憶胞進行第2讀出而產生第4電壓，且基於上述第3電壓及上述第4電壓，判定於上述第1讀出時記憶於上述記憶胞之資料。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)係使用記憶資訊之記憶胞具有磁阻效應(magnetoresistive effect)之磁性元件之記憶體器件，作為以高速動作、大電容、非揮發性為特徵之下一代記憶體器件受到關注。又，MRAM作為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等揮發性記憶體之置換而推進了研究及開發。於該情形時，利用與DRAM及SRAM相同之規格使MRAM動作於抑制開發成本且順利地進行置換時較為理想。

本發明所欲解決之問題在於提供一種高品質之半導體記憶裝置。

實施形態之半導體記憶裝置包括：記憶胞，其具備開關元件及阻變元件；以及第1電路，其對上述記憶胞施加第1電壓，保持對上述記憶胞施加上述第1電壓之狀態施加第2電壓而將上述記憶胞設為接通狀態，對接通狀態之上述記憶胞進行第1讀出，產生第3電壓，對經進行上述第1讀出之上述記憶胞而寫入第1資料，對經寫入上述第1資料之上述記憶胞進行第2讀出而產生第4電壓，且基於上述第3電壓及上述第4電壓，判定於上述第1讀出時記憶於上述記憶胞之資料。

1:半導體記憶裝置

2:記憶體控制器

3:主機

4:記憶體系統

10:周邊電路

11:核心電路

12:行解碼器

13:列解碼器

14:指令位址輸入電路

15:控制器

16:IO電路

21:主機介面

22:資料緩衝器

23:暫存器

24:CPU

25:器件介面

26:ECC電路

111:記憶胞陣列

112:讀出電路

113:寫入電路

114:頁緩衝器

115:汲入電路

120:感測放大器單元

121:前置放大器

122:感測放大器

1110:副記憶胞陣列

1112:行開關電路

1113:列開關電路

1221:放大部

1222:比較部

BEN:信號

BUMP:信號

CLAMP:信號

CP1:電容

CP2:電容

DQ:資料線

GBL:全局位元線

GSL:全局源極線

LBL:局部位元線

LSL:局部源極線

M1:PMOS電晶體

M2:PMOS電晶體

M3:NMOS電晶體

M4:NMOS電晶體

M5:NMOS電晶體

M6:NMOS電晶體

M7:PMOS電晶體

M8:NMOS電晶體

M9:NMOS電晶體

M10:PMOS電晶體

M11:NMOS電晶體

M12:PMOS電晶體

M13:PMOS電晶體

M14:PMOS電晶體

M15:PMOS電晶體

M16:PMOS電晶體

M17:PMOS電晶體

M18:NMOS電晶體

M19:NMOS電晶體

M20:NMOS電晶體

M21:NMOS電晶體

M22:NMOS電晶體

M23:NMOS電晶體

M24:NMOS電晶體

M25:NMOS電晶體

M26:NMOS電晶體

M27:NMOS電晶體

M28:PMOS電晶體

M29:PMOS電晶體

M30:PMOS電晶體

M31:PMOS電晶體

M32:PMOS電晶體

M33:NMOS電晶體

M34:PMOS電晶體

M35:NMOS電晶體

M36:PMOS電晶體

M37:NMOS電晶體

M38:PMOS電晶體

M39:NMOS電晶體

MC:記憶胞

MTJ:磁阻效應元件

N1:節點

N2:節點

N3:節點

N4:節點

N5:節點

N6:節點

N7:節點

N8:節點

N9:節點

N10:節點

N11:節點

N12:節點

N13:節點

N14:節點

N15:節點

N16:節點

N17:節點

N18:節點

N19:節點

N20:節點

N21:節點

N22:節點

REN:信號

SW1B:信號

SW2B:信號

SW1P:信號

SW2P:信號

VDD:電源電壓

圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統之基本之構成之方塊圖。

圖2係表示第1實施形態之半導體記憶裝置之基本之構成之方塊圖。

圖3係表示第1實施形態之半導體記憶裝置之核心電路之基本之構成之方塊圖。

圖4係表示第1實施形態之半導體記憶裝置之記憶胞陣列之基本之構成之方塊圖。

圖5係表示第1實施形態之半導體記憶裝置之讀出電路之基本之構成之方塊圖。

圖6係表示第1實施形態之半導體記憶裝置之前置放大器之基本之構成之電路圖。

圖7係表示第1實施形態之半導體記憶裝置之放大部之基本之構成之電路圖。

圖8係表示第1實施形態之半導體記憶裝置之MAT之基本之構成之電路圖。

圖9係表示第1實施形態之半導體記憶裝置之記憶胞之構成之第1例之方塊圖。

圖10係表示第1實施形態之半導體記憶裝置之記憶胞之構成之第2例之方塊圖。

圖11係表示第1實施形態之半導體記憶裝置之記憶胞之選擇器之電流電壓特性之圖。

圖12係表示第1實施形態之半導體記憶裝置之記憶胞之電流電壓特性之圖。

圖13係表示第1實施形態之半導體記憶裝置之選擇記憶胞、半選擇記憶胞、非選擇記憶胞之電路圖。

圖14係用以說明第1實施形態之半導體記憶裝置之讀出動作之流程圖。

圖15係表示用以說明第1實施形態之半導體記憶裝置之讀出動作之記憶胞之電流電壓特性之圖。

圖16係第1實施形態之半導體記憶裝置之讀出動作之具體之波形圖。

圖17係表示第1實施形態之半導體記憶裝置之讀出動作中之前置放大器之電路圖。

圖18係表示第1實施形態之半導體記憶裝置之讀出動作中之前置放大器之電路圖。

圖19係表示第1實施形態之半導體記憶裝置之讀出動作中之前置放大器之電路圖。

圖20係表示第1實施形態之半導體記憶裝置之讀出動作中之前置放大器之電路圖。

圖21係表示第1實施形態之半導體記憶裝置之讀出動作中之放大部之電路圖。

圖22係第1實施形態之變化例之半導體記憶裝置之讀出動作之具體之波形圖。

圖23係表示第1實施形態之變化例之半導體記憶裝置之讀出動作中之放大部之電路圖。

圖24係用以說明第2實施形態之半導體記憶裝置之讀出動作之流程圖。

圖25係表示用以說明第2實施形態之半導體記憶裝置之讀出動作之記憶胞之電流電壓特性之圖。

圖26係第2實施形態之半導體記憶裝置之讀出動作之具體之波形圖。

圖27係表示第3實施形態之半導體記憶裝置之讀出電路之基本之構成之方塊圖。

圖28係表示第3實施形態之半導體記憶裝置之前置放大器之基本之構成之電路圖。

圖29係用以說明第3實施形態之半導體記憶裝置之讀出動作之流程圖。

圖30係表示用以說明第3實施形態之半導體記憶裝置之讀出動作之記憶胞之電流電壓特性之圖。

圖31係第3實施形態之半導體記憶裝置之讀出動作之具體之波形圖。

圖32係表示第3實施形態之半導體記憶裝置之讀出動作中之前置放大器之電路圖。

圖33係表示第3實施形態之半導體記憶裝置之讀出動作中之前置放大器之電路圖。

圖34係表示第3實施形態之半導體記憶裝置之讀出動作中之前置放大器之電路圖。

圖35係表示第3實施形態之半導體記憶裝置之讀出動作中之前置放大器之電路圖。

圖36係表示第3實施形態之變化例之半導體記憶裝置之前置放大器之基本之構成之電路圖。

圖37係第3實施形態之變化例之半導體記憶裝置之讀出動作之具體之波形圖。

以下，參照圖式對所構成之實施形態進行說明。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。

應留意圖式係模式性之圖，厚度與平面尺寸之關係、各層之厚度之較率等與實物不同。因此，具體之厚度或尺寸應參考以下之說明來判斷。又，當然於圖式相互間亦包含相互之尺寸之關係或較率不同之部分。

<1>第1實施形態

<1-1>構成

<1-1-1>記憶體系統之構成

使用圖1，對包含第1實施形態之半導體記憶裝置之記憶體系統之基本之構成概略地進行說明。記憶體系統4具備半導體記憶裝置1、及記憶體控制器2。

<1-1-2>記憶體控制器之構成

記憶體控制器2自個人電腦等主機(外部設備)3接收命令，自半導體記憶裝置1讀出資料，或將資料寫入至半導體記憶裝置1。

記憶體控制器2具備主機介面(Host interface(I/F))21、資料緩衝器22、暫存器23、CPU(Central Processing Unit，中央處理單元)24、器件介面(Device Interface(I/F))25、以及ECC(Error Correcting Code，糾錯編碼)電路26。

主機介面21與主機3連接。經由該主機介面21，於主機3與記憶體系統4之間進行資料之收發等。

資料緩衝器22連接於主機介面21。資料緩衝器22接收經由主機介面21自主機3發送至記憶體系統4之資料，並將其暫時記憶。又，資料緩衝器22將自記憶體系統4經由主機介面21向主機3發送之資料暫時記憶。資料緩衝器22可為揮發性之記憶體，亦可為非揮發性之記憶體。

暫存器23例如為揮發性之記憶體，記憶由CPU24執行之設定資訊、指令、及狀態等。暫存器23可為揮發性之記憶體，亦可為非揮發性之記憶體。

CPU24掌管記憶體系統4之整體之動作。CPU24例如根據自主機3接收之指令對半導體記憶裝置1執行特定之處理。

器件介面25於記憶體控制器2與半導體記憶裝置1之間進行各種信號等之收發。

ECC電路26經由資料緩衝器22，接收自主機3接收之寫入資料。而且，ECC電路26對寫入資料附加錯誤校正碼。ECC電路26將附加了錯誤校正碼之寫入資料供給至例如資料緩衝器22或器件介面25。

又，ECC電路26接收經由器件介面25自半導體記憶裝置1供給之資料。ECC電路26進行自半導體記憶裝置1接收之資料是否存在錯誤之判定。ECC電路26於判定為所接收之資料存在錯誤之情形時，對所接收之資料使用錯誤校正碼進行錯誤校正處理。而且，ECC電路26將經過錯誤校正處理之資料供給至例如資料緩衝器22、器件介面25等。

<1-1-3>半導體記憶裝置

使用圖2，對第1實施形態之半導體記憶裝置之基本之構成概略地進行說明。

如圖2所示，第1實施形態之半導體記憶裝置1具備周邊電路10、及核心電路11。

周邊電路10具備行解碼器12、列解碼器13、指令位址輸入電路14、控制器15、以及IO(Input Output，輸入輸出)電路16。

行解碼器12基於外部控制信號，識別指令位址信號CA之指令或位址，控制位元線BL(下述全局位元線及局部位元線)之選擇。

列解碼器13將自指令位址輸入電路14供給之指令位址信號CA之位址解碼。更具體而言，列解碼器13基於所解碼之位址列位址，於資料讀出或資料寫入時，以對選擇源極線SL(下述全局源極線及局部源極線)施加電壓之方式構成。

自記憶體控制器2對指令位址輸入電路14輸入各種外部控制信號，例如，晶片選擇信號CS、時脈信號CK、時脈賦能信號CKE、及指令位址信號CA等。指令位址輸入電路14將指令位址信號CA傳送至控制器15。

控制器15識別指令與位址。控制器15對半導體記憶裝置1進行控制。

IO電路16將經由資料線DQ自記憶體控制器2輸入之輸入資料、或自所選擇之組讀出之輸出資料暫時記憶。輸入資料被寫入至所選擇之組之記憶胞內。

<1-1-4>核心電路

使用圖3，對第1實施形態之半導體記憶裝置之核心電路11之基本之構成概略地進行說明。

如圖3所示，核心電路11具備記憶胞陣列111、讀出電路112、寫入電路113、頁緩衝器114、以及汲入電路115。

記憶胞陣列111為將複數個記憶胞MC矩陣狀地排列而構成。於記憶胞陣列111，配設複數條位元線BL、及複數條源極線SL。於1條位元線BL，連接有記憶胞陣列111之一行，於1條源極線SL，連接有記憶胞陣列111之一列。

記憶胞MC包括磁阻效應元件(MTJ(Magnetic Tunnel Junction，磁性隧道結)元件)、及選擇器。記憶胞MC之一端連接於局部位元線LBL，另一端連接於局部源極線LSL。

讀出電路112經由全局位元線GBL連接於局部位元線LBL，藉由偵測於記憶胞MC中流通之電流，來將記憶於記憶胞MC中之資料讀出。寫入電路113經由全局位元線GBL連接於局部位元線LBL，或經由全局源極線GSL連接於局部源極線LSL，藉由於記憶胞MC中流通電流而寫入資料。讀出電路112及寫入電路113與資料線DQ之間之資料之授受經由頁緩衝器114及IO電路16進行。

頁緩衝器114將自讀出電路112讀出之資料或自記憶體控制器2接收之寫入資料暫時保存。向記憶胞陣列111之資料之寫入以複數個記憶胞單位(頁單位)進行。

汲入電路115經由全局源極線GSL連接於局部源極線LSL，且使局部源極線LSL之電位為Vss。

<1-1-5>記憶胞陣列

接著，使用圖4，對第1實施形態之半導體記憶裝置之記憶胞陣列111更詳細地進行說明。

如圖4所示，記憶胞陣列111具備矩陣狀地配置之複數個副記憶胞陣列1110。

副記憶胞陣列1110具備MAT1111、行開關電路(CSWC)1112、及列開關電路(RSWC)1113。

MAT1111具備於半導體基板上矩陣狀地配置之複數個記憶胞MC。關於詳細情況將於下文敍述。

行開關電路1112基於來自行解碼器12之信號，對全局位元線GBL與局部位元線LBL之連接進行控制。

列開關電路1113基於來自控制器15之信號，對全局源極線GSL與局部源極線LSL之連接進行控制。

<1-1-6>讀出電路

使用圖5，對第1實施形態之半導體記憶裝置之讀出電路112進行說明。

如圖5所示，讀出電路112針對每條全局位元線GBL而具備感測放大器單元120。

感測放大器單元120具備前置放大器121及感測放大器122。

前置放大器121經由全局位元線GBL對記憶胞MC供給電流或電壓，產生電壓V1st及電壓V2nd。

感測放大器122具備放大部1221及比較部1222。

放大部1221將由前置放大器121產生之電壓V1st及電壓V2nd之電壓差放大。而且，放大部1221產生信號DO及信號DOB(DO之反轉信號)作為放大結果。

比較部1222將由放大部1221產生之信號DO及信號DOB之電壓差進行比較，將比較結果作為記憶於記憶胞MC之資料輸出至頁緩衝器114。

<1-1-7>前置放大器之構成

接著，使用圖6，對第1實施形態之半導體記憶裝置之前置放大器121 之構成進行說明。再者，第1實施形態中所說明之前置放大器121為稱為「定電壓型」之類型之前置放大器，且為對記憶胞MC施加定電壓並將與電壓對應之信號(電流)取出之電路。

如圖6所示，具備PMOS電晶體M1、M2、M7、M10、NMOS電晶體M3、M4、M5、M6、M8、M9、M11及電容CP1、CP2。

電晶體M1之一端被施加電源電壓VDD，另一端及閘極電極連接於節點N1。

電晶體M2之一端被施加電源電壓VDD，另一端連接於節點N5，閘極電極連接於節點N1。

電晶體M3之一端連接於節點N1，另一端連接於節點N2，閘極電極被供給信號CLAMP。

電晶體M4之一端連接於節點N2，另一端連接於節點N3(全局位元線)，閘極電極被供給信號REN。

電晶體M5之一端被施加電源電壓VDD，另一端連接於節點N4，閘極電極被供給信號BUMP。

電晶體M6之一端連接於節點N4，另一端連接於節點N3(全局位元線)，閘極電極被供給信號BEN。

上述電晶體M5及M6作為用以使選擇記憶胞MC為接通(導通)狀態之功率放大器(booster)發揮功能。關於詳細情況將於下文敍述。

電晶體M7之一端連接於節點N5，另一端連接於節點N6，閘極電極被供給信號SW1B。

電晶體M8之一端連接於節點N5，另一端連接於節點N6，閘極電極被供給信號SW1P。

電晶體M7及電晶體M8作為一個開關發揮功能。

電晶體M9之一端連接於節點N5，另一端被施加接地電壓Vss，閘極電極連接於節點N6。

電容CP1之一端連接於節點N6，另一端被施加接地電壓Vss。

節點N6之電位作為電壓V1st供給至放大部1221。電晶體M7、M8、M9、電容CP1、節點N6能夠作為V1st產生部考慮。

電晶體M10之一端連接於節點N5，另一端連接於節點N7，閘極電極被供給信號SW2B。

電晶體M11之一端連接於節點N5，另一端連接於節點N7，閘極電極被供給信號SW2P。

電晶體M10及電晶體M11作為一個開關發揮功能。

電容CP2之一端連接於節點N7，另一端被施加接地電壓Vss。

節點N7之電位作為電壓V2nd供給至放大部1221。電晶體M9、M10、M11、電容CP2、節點N7能夠作為V2nd產生部考慮。

<1-1-8>放大部

接著，使用圖7，對第1實施形態之半導體記憶裝置之放大部1221之構成進行說明。

如圖7所示，具備PMOS電晶體M12、M13、M14、M15、M16、M17、NMOS電晶體M18、M19、M20、M21、M22、M23、M24、M25、M26、M27。

電晶體M12之一端被施加電源電壓VDD，另一端連接於節點N8，閘極電極被供給信號LATPB。

電晶體M13之一端連接於節點N8，另一端連接於節點N9，閘極電極連接於節點N10。

電晶體M14之一端連接於節點N8，另一端連接於節點N10，閘極電極連接於節點N9。

電晶體M15之一端連接於節點N9，另一端連接於節點N10，閘極電極被供給信號SEN。

電晶體M16之一端被施加電源電壓VDD，另一端連接於節點N9，閘極電極被供給信號SEN。

電晶體M17之一端被施加電源電壓VDD，另一端連接於節點N10，閘極電極被供給信號SEN。

電晶體M18之一端連接於節點N9，另一端連接於節點N11，閘極電極連接於節點N10。

電晶體M19之一端連接於節點N11，另一端連接於節點N13，閘極電極經由節點N15被供給信號SEN2。

電晶體M20之一端連接於節點N11，另一端被施加接地電壓Vss，閘極電極被供給信號LATN。

電晶體M21之一端連接於節點N10，另一端連接於節點N12，閘極電極連接於節點N9。

電晶體M22之一端連接於節點N12，另一端連接於節點N14，閘極電極經由節點N15被供給信號SEN2。

電晶體M23之一端連接於節點N12，另一端被施加接地電壓Vss，閘極電極被供給信號LATN。

電晶體M24之一端連接於節點N13，另一端被施加接地電壓Vss，閘極電極被供給信號V1st。

電晶體M25之一端連接於節點N13，另一端被施加接地電壓Vss，閘極電極被供給信號Vofst1。

電晶體M26之一端連接於節點N14，另一端被施加接地電壓Vss，閘極電極被供給信號V2nd。

電晶體M27之一端連接於節點N14，另一端被施加接地電壓Vss，閘極電極被供給信號Vofst2。

節點N9之電位作為信號DO供給至比較部1222。

節點N10之電位作為DOB(DO之反轉信號)供給至比較部1222。

<1-1-9>MAT

接下來，使用圖8，對第1實施形態之半導體記憶裝置之MAT1111進行說明。圖8係表示第1實施形態之半導體記憶裝置之MAT1111之電路圖。

如圖8所示，MAT1111具備於半導體基板上矩陣狀地配置之複數個記憶胞MC。再者，記憶胞MC之個數為任意。配置於同一行之記憶胞MC共通連接於任一條局部位元線LBLk(k為0以上之整數)。又，配置於同一列之記憶胞MC共通連接於任一條局部源極線LSLm(m為0以上之整數)。記憶胞MC包含MTJ及選擇器。

<1-1-10>記憶胞MC

<1-1-10-1>概略

<1-1-10-1-1>第1例

接著，使用圖9，對第1實施形態之半導體記憶裝置之記憶胞MC之構成之第1例概略地進行說明。如圖9所示，第1實施形態之記憶胞MC之MTJ元件之一端連接於局部位元線LBL，另一端連接於選擇器S之一端。而且，選擇器S之另一端連接於局部源極線LSL。利用TMR(tunneling magnetoresistive，隧道磁阻)效應之MTJ元件具有包括2片強磁性層F、P及由2片強磁性層F、P夾持之非磁性層(隧道絕緣膜)B之積層結構，藉由利用自旋偏極隧道效應之磁阻之變化記憶數字資料。MTJ元件藉由2片強磁性層F、P之磁化排列可取得低電阻狀態與高電阻狀態。例如，若將低電阻狀態定義為資料“0”，將高電阻狀態定義為資料“1”，則MTJ元件可記憶1位元資料。當然，亦可將低電阻狀態定義為資料“1”，將高電阻狀態定義為資料“0”。

例如，MTJ元件將記憶層(自由層、記憶層)F、非磁性層B、參照層(接腳層、固定層)P依次積層而構成。參照層P及記憶層F由強磁性體構成，非磁性層B包括絕緣膜(例如，Al₂O₃、MgO)。參照層P為磁化方向固定之層，記憶層F為磁化方向可變，根據其磁化之方向來記憶資料。

若於寫入時向箭頭A1之方向流通電流，則相對於接腳層P之磁化之方向而自由層F之磁化之方向成為反平行狀態(AP狀態)，成為高電阻狀態(資料“1”)。若於寫入時向箭頭A2之方向流通電流，則接腳層P與自由層F之各自之磁化之方向成為平行狀態(P狀態)，成為低電阻狀態(資料“0”)。如此，MTJ元件能夠根據流通電流之方向寫入不同之資料。上述「磁化方向可變」表示相對於特定之寫入電流而磁化方向改變。又，「磁化方向固定」表示相對於特定之寫入電流而磁化方向不變。

又，本實施形態中之選擇器S例如為2端子型之開關元件。於施加至2端子間之電壓為閾值以下之情形時，其開關元件為“斷開”狀態，例如電高電阻狀態。於施加至2端子間之電壓為閾值以上之情形時，開關元件變為“接通”狀態，例如電低電阻狀態。開關元件亦可以不論電壓極性如何均具有該功能。例如，於該開關元件中，例如，作為一例，亦可包含選自由Te、Se及S所組成之群之至少1種以上之硫屬元素。或者，例如，亦可含有包含上述硫屬元素之化合物即硫屬化物。又，該開關元件例如亦可包含硫屬化物系以外之摻雜As之SiO₂等。

<1-1-10-1-2>第2例

接著，使用圖10，對第1實施形態之半導體記憶裝置之記憶胞MC之構成之第2例概略地進行說明。以下，僅對與第1例不同之方面進行說明。如圖10所示，於第2例中，MTJ元件將參照層(接腳層、固定層)P、非磁性層B、記憶層(自由層、記憶層)F依次積層而構成。

若於寫入時向箭頭B1之方向流通電流，則相對於接腳層P之磁化之方向而自由層F之磁化之方向成為反平行狀態(AP狀態)，成為高電阻狀態(資料“1”)。若於寫入時向箭頭B2之方向流通電流，則接腳層P與自由層F之各自之磁化之方向成為平行狀態(P狀態)，成為低電阻狀態(資料“0”)。

再者，以下，記憶胞MC之構成基於第1例對半導體記憶裝置進行說明。

<1-1-10-2>選擇器之特性

接下來，使用圖11，對第1實施形態之半導體記憶裝置之選擇器S之電流電壓(IV)特性進行說明。圖11係表示選擇器S之IV特性之曲線圖。橫軸為施加至選擇器S之電壓(局部位元線之電壓V(LBL)與局部源極線之電壓V(LSL)之差)，縱軸為於選擇器S中流通之電流(選擇器電流)。又，縱軸為Log比例尺。

首先，對將電壓施加於選擇器S時之選擇器S之特性進行說明。選擇器S具備被稱為驟回(snap back)之特性。如圖11所示，電流沿著箭頭C1逐漸增加，直至施加於選擇器S之電壓超過電壓Vsel為止。而且，當施加於選擇器S之電壓超過電壓Vsel之情形時，選擇器電流自電流Isell向電流Iselh(>>Isell)急遽地變大(箭頭C2)。而且，若施加於選擇器S之電壓降壓，變成未達電壓Vhold，則選擇器電流自電流Iholdh向電流Iholdl(<<Iholdh)急遽地變小(箭頭C3)。

此處，將選擇器S對字元線電位Vss流通自位元線電位Vss時之電位差0V之時之電流0至未達電流Iholdh為止之狀態定義為「斷開狀態」，將選擇器S流通電流Iholdh以上之狀態定義為「接通狀態」。即，藉由對選擇器S施加電壓Vsel以上即成為接通狀態，其後，若對選擇器S施加電壓Vhold以下則成為斷開狀態。

接著，對將電流施加至選擇器S時之選擇器S之特性進行說明。如圖11所示，選擇器電流自電流Iss(流入字元線電位Vss之電流)達到電流Isel為止，施加於選擇器S之電壓升壓(箭頭C1)，但若選擇器電流達到電流Isell，則直至電流成為電流Iholdh為止，施加於選擇器S之電壓降壓(箭頭C4)。而且，若電流超過電流Iholdh，則施加於選擇器S之電壓再次升壓(箭頭C5)。

<1-1-10-3>記憶胞之特性

接下來，使用圖12，對將第1實施形態之半導體記憶裝置之MTJ元件與選擇器S組合之情形時之電流電壓(IV)特性進行說明。

於圖12中，表示將MTJ元件與選擇器S組合之電流電壓特性。電流電壓特性根據MTJ元件之電阻狀態而若干不同。然而，將MTJ元件與選擇器S組合之情形之粗略之電流電壓特性與上述選擇器S之電流電壓特性相同。以下，對於將MTJ元件與選擇器S組合之情形之電流電壓特性記載為記憶胞之電流電壓特性。

於記憶胞MC為P狀態之情形時，成為低電阻狀態。又，於記憶胞MC為AP狀態之情形時，成為高電阻狀態。因此，例如接通狀態中之電流電壓特性因資料而異。例如，如圖12所示，於記憶胞MC為接通狀態且施加了電壓Vhold之情形時，於P狀態之記憶胞MC中流通電流Iholdp，於AP狀態之記憶胞MC中流通電流Iholdap(<Iholdp)。

對於記憶胞MC之讀出及寫入於接通狀態下進行。

<1-1-11>選擇記憶胞MC、非選擇記憶胞MC、及半選擇記憶胞MC之定義

此處，使用圖13，對選擇記憶胞MC、非選擇記憶胞MC、及半選擇記憶胞MC之定義進行說明。圖13係表示選擇記憶胞MC、非選擇記憶胞 MC、及半選擇記憶胞MC之電路圖。

如圖13所示，所謂選擇記憶胞MC，係指成為讀出對象之記憶胞MC。將連接於選擇記憶胞MC之局部位元線LBL記載為選擇局部位元線LBL。又，將連接於選擇記憶胞MC之局部源極線LSL記載為選擇局部源極線LSL。

如圖13所示，所謂非選擇記憶胞MC，係指未連接於選擇局部位元線LBL、及選擇局部源極線LSL之任一者之記憶胞MC。將連接於非選擇記憶胞MC之局部位元線LBL記載為非選擇局部位元線LBL。又，將連接於非選擇記憶胞MC之局部源極線LSL記載為非選擇局部源極線LSL。

如圖13所示，所謂半選擇記憶胞MC，係指並非讀出對象之記憶胞MC，但連接於選擇局部位元線LBL或選擇局部源極線LSL之任一者之記憶胞MC。此處，將連接於選擇局部位元線LBL及非選擇局部源極線LSL之記憶胞MC記載為第1半選擇記憶胞MC。又，將連接於非選擇局部位元線LBL及選擇局部源極線LSL之記憶胞MC記載為第2半選擇記憶胞MC。

<1-2>動作

如上所述，第1實施形態之半導體記憶裝置之MTJ元件使用電阻值之變化，記憶資料。半導體記憶裝置於將此種MTJ元件記憶之資訊讀出之情形時，對MTJ元件流通讀出電流(亦記載為單元電流)。而且，半導體記憶裝置藉由將MTJ元件之電阻值轉換為電流值或電壓值並與參照值進行比較，可判斷電阻狀態。

然而，若MTJ元件之電阻不均增加，則有“0”狀態、及“1”狀態之電阻值分佈之間隔變窄之可能性。因此，於電阻值分佈之間設定參照值，基於相對於參照值之大小判別MTJ元件之狀態之讀出方式中，讀出範圍會明顯減少。

因此，於第1實施形態中，對MTJ元件之“0”狀態、及“1”狀態中單方面之電阻狀態之信號資訊(電流值或電壓值)加上位移信號資訊設為參照信號。而且，對基於參照信號判別MTJ元件之初始狀態之自己參照讀出方式進行說明。

接下來，對第1實施形態之半導體記憶裝置之讀出動作進行說明。

<1-2-1>讀出動作之概要使用圖14、及圖15，對第1實施形態之半導體記憶裝置之讀出動作之概要進行說明。

[步驟S1001]

記憶體控制器2若自主機3接收讀出命令(主機指令)，則對半導體記憶裝置1發行主動指令及讀出指令。

半導體記憶裝置1若自記憶體控制器2接收主動指令及讀出指令，則進行用以使讀出對象之選擇記憶胞MC之選擇器為接通狀態之動作(接通動作)。具體而言，控制器15對選擇記憶胞MC施加第1電壓。藉此，如圖15所示，於記憶胞MC中流通之電流(單元電流)成為電流Iholdb(斷開狀態)。再者，以下，將「使選擇記憶胞MC之選擇器為接通狀態」方便地記載為「使選擇記憶胞MC為接通狀態」。

[步驟S1002]

如圖15所示，於步驟S1001之動作中，選擇記憶胞MC不成為接通狀態。因此，半導體記憶裝置1對選擇記憶胞MC施加大於第1電壓之第2電壓，作為用以使選擇記憶胞MC為接通狀態之動作(接通動作)。如圖15所示，藉由對選擇記憶胞MC施加第2電壓，而變得大於電壓Vsel。因此，於選擇記憶胞MC中流通之電流成為Ion(接通狀態)。

再者，第2電壓之施加以極短之時間(較其他步驟短之時間)進行。而且，然後，施加至選擇記憶胞MC之電壓維持為第1電壓。該第1電壓為維持選擇記憶胞MC之接通狀態之Vhold以上之電壓。

[步驟S1003]

半導體記憶裝置1保持向選擇記憶胞MC施加第1電壓之狀態。選擇記憶胞MC藉由於成為接通狀態之後維持第1電壓，亦維持接通狀態。

如此一來，半導體記憶裝置1對選擇記憶胞MC進行第1讀出動作(1st READ)。前置放大器121藉由該第1讀出動作，將讀出對象之記憶胞MC之電阻狀態作為電壓資訊(信號電壓)V1st記憶。

[步驟S1004]

半導體記憶裝置1對成為第1讀出動作之對象之記憶胞MC進行寫入第1資料之第1寫入(例如“0”寫入動作(WRITE“0”))。藉此，成為第1讀出動作之對象之記憶胞MC被覆寫為第1資料(例如“0”資料)。該動作為了產生下述V2nd，將記憶胞MC設為基準狀態(此處“0”)。

[步驟S1005]

半導體記憶裝置1對成為第1讀出動作之對象之記憶胞MC進行第2讀出動作(2nd READ)。前置放大器121藉由該第2讀出動作，產生電壓資訊(信號電壓)V2nd。

[步驟S1006]

感測放大器單元120基於由步驟S1005產生之V2nd，判定由步驟S1003產生之V1st之結果。具體而言，感測放大器單元120藉由將基於V1st之電流I1st及參照電流Ishift1相加所得之電流與基於V2nd之電流I2nd進行比較，來判定記憶於記憶胞MC之資料。

<1-2-2>讀出動作之具體例

沿著圖16之波形圖，對第1實施形態之半導體記憶裝置之讀出動作之具體例進行說明。圖16表示了圖14所示之步驟、選擇記憶胞之狀態、信號CLAMP、信號BUMP、局部位元線LBL、局部源極線LSL、信號REN、信號BEN、信號SEN、信號SEN2、信號LATN、信號LATPB、信號SW1B、信號SW1P、信號SW2B、信號SW2P、及信號Vshft1之電壓、以及於選擇記憶胞中流通之電流ireadwrite之電流值之時間關係。

[時刻T0]~[時刻T2]

於時刻T0中，控制器15於接通動作(步驟S1001)中，使信號CLAMP自電壓Vss升壓至電壓VCLAMP。又，控制器15使信號BUMP自電壓Vss升壓至電壓VBUMP。

於時刻T0中，控制器15將信號REN、信號BEN、信號SEN、信號SEN2、信號LATN、信號SW1P、信號SW2P、及信號Vshft1之電位設為“L”電平，將信號LATPB、信號SW1B、及信號SW2B之電位設為“H”電平。又，局部位元線LBL、局部源極線LSL之電位成為VUS，電流ireadwrite成為Iss。

於時刻T1中，控制器15於接通動作(步驟S1001)中，將信號REN設為“H(High，高)”電平。又，控制器15將非選擇局部源極線LSL維持為電壓VUS，將選擇局部源極線LSL降壓至電壓Vss(Vss<VUS)。

藉此，如圖17所示，電晶體M3、M4成為接通狀態。藉此，節點N1經由節點N2、節點N3、全局位元線、局部位元線、記憶胞MC、局部源極線、及全局源極線接地。其結果，節點N1之電位降低，電晶體M1及M2成為接通狀態。

若電晶體M1、M3、M4成為接通狀態，則電晶體M1、M3、M4對記憶胞MC供給電壓Von1。

藉此，對選擇記憶胞MC施加與電壓VCLAMP對應之電壓Von1。然而，由於不超過電壓Vsel，故而選擇記憶胞MC維持斷開狀態。

[時刻T2]~[時刻T4]

返回至圖16，對時刻T2~時刻T4進行說明。

於時刻T2中，控制器15於接通動作(步驟S1002)中，將信號BEN設為“H”電平。

藉此，如圖18所示，電晶體M5、M6均成為接通狀態。藉此，對記憶胞MC供給電壓Von2(Von1<Von2)。

藉此，對選擇記憶胞MC施加大於電壓Von1之電壓Von2，成為接通狀態。再者，由於對非選擇記憶胞MC及第2半選擇記憶胞MC施加電壓Vss故而維持斷開狀態。又，於第1半選擇記憶胞MC中，施加自選擇局部位元線LBL之電壓減去非選擇局部源極線LSL之電壓所得之電壓。即，對第1半選擇記憶胞MC施加電壓(Von2-VUS)。該電壓必須以不超過電壓Vsel之方式設定電壓VUS。其結果，第1半選擇記憶胞MC維持斷開狀態。

再者，此時，於選擇記憶胞中流通之電流ireadwrite於P狀態之情形時成為Itonp，於AP狀態之情形時成為Itonap(Itonap<Itonp)。

返回至圖16，繼續對動作波形進行說明。

於時刻T3中，控制器15於接通動作(步驟S1002)中，將信號BEN設為“L”電平。藉此，不對選擇記憶胞MC供給電壓Von2，但對選擇記憶胞MC施加超過電壓Vhold之電壓Von1，故而維持接通狀態。

再者，時刻T2~時刻T3之時間與其他時刻較藉由時刻規定之時間短。又，時刻T2~時刻T3之時間設為向記憶胞MC之讀出不干擾之程度之長度。

[時刻T4]~[時刻T6]

控制器15於第1讀出動作(步驟S1003)中，將信號SW1P設為“H”電平，將信號SW1B設為“L(Low，低)”(L<H)電平。

藉此，如圖19所示，電晶體M7、M8成為接通狀態。

又，電晶體M1為接通狀態，對記憶胞MC供給單元電流(Icell_1st)。

電晶體M2與電晶體M1相同地基於節點N1之電位驅動。因此，對節點N5供給單元電流(Icell_1st)之複製電流(Icopy_1st)。

如以上所述，電晶體M1及M2構成電流鏡。

而且，節點N6之電位成為基於複製電流(Icopy_1st)到達電壓資訊(信號電壓)V1st。

返回至圖16，繼續對動作波形進行說明。控制器15於時刻T5中，將信號REN、信號SW1P下降至“L”電平，將信號SW1B上升至“H”電平。藉此，電晶體M7、及M8成為斷開狀態。其結果，V1st記憶於節點N6。

[時刻T6]~[時刻T7]

返回至圖16，繼續對動作波形進行說明。控制器15於“0”寫入動作(步驟S1004)中，向與讀出同一方向施加“0”資料寫入電流(大於Iholdp之寫入電流Iresetwriteap)。

藉此，藉由寫入電路113，對選擇記憶胞MC寫入“0”資料。

[時刻T7]~[時刻T8]

控制器15於第2讀出動作(步驟S1005)中，將信號REN、信號SW2P設為“H”電平，將信號SW2B設為“L”電平。信號Vshft1上升至“H”電平。

藉此，如圖20所示，電晶體M1、M2、M3、M4、M10、M11成為接通狀態。電晶體M9基於V1st成為接通狀態。

電晶體M1、M3、M4對記憶了“0”資料之記憶胞MC供給單元電流(Icell_2nd)。

電晶體M2基於節點N1之電位驅動。因此，欲對節點N5供給單元電流(Icell_2nd)之複製電流(Icopy_2nd)。

又，電晶體M9作為基於V1st之電壓之定電流電晶體欲對節點N5供給單元電流(Icell_1st)。

而且，節點N5及N7之電位成為基於第一讀出複製電流(Icopy_1st)與第二讀出複製電流(Icopy_2nd)之放大之動作點電壓資訊(信號電壓)V2nd。

[時刻T8]~

返回至圖16，繼續對動作波形進行說明。控制器15於判定動作(步驟S1006)中，將信號REN、信號SW2P、信號SEN下降至“L”電平，將信號SW2B、信號SEN2上升至“H”電平。又，控制器15將信號LATPB設為“H”電平，將信號LATN設為“L”電平。

藉此，電晶體M10、及M11成為斷開狀態。藉此，節點N7記憶電壓資訊(信號電壓)V2nd。

如圖21所示，放大部1221之電晶體M13~M19、M21、M22、M24、M25、M26成為接通狀態。又，電晶體M27成為斷開狀態。

藉此，電晶體M24流通與信號V1st對應之電流I1st。電晶體M25流通與信號Vshft1對應之位移電流Ishift1。又，電晶體M26流通與信號V2nd對應之電流I2nd。

於時刻T9中，控制器15藉由將信號SEN設為“H”電平，電晶體M16與M17成為斷開狀態，來自電晶體M16與M17之電流供給斷開。藉此，節點N9之電位基於電流I1st及位移電流Ishift1決定。節點N10之電位基於電流I2nd決定。藉此，節點N9與節點N10帶有電壓差，藉由電晶體M13、M14、M18、及M21之正反饋而電壓差一下子擴展。

藉此，放大部1221確定信號DO及信號DOB。而且，利用比較部1222將信號DO及信號DOB進行比較。

<1-3>效果

根據上述實施形態，前置放大器121具備作為用以使選擇記憶胞MC之選擇器為接通狀態之功率放大器發揮功能之電晶體M5、及M6。使用上述電晶體M5及M6，於第1讀出動作於前將選擇記憶胞MC之選擇器設為接通狀態。

且說，若利用如賦予選擇器成為接通狀態之電壓Vsel般之電壓進行讀出動作，則存在讀出電流大幅度干擾之擔憂。

因此，為了減少讀出干擾，僅以極短之時間(圖16之時刻T2~T3)使電晶體M6為接通狀態。然後，進行第1讀出動作。

藉此，於記憶胞MC採用選擇器之半導體記憶裝置中，能夠適當地進行讀出動作。

<1-4>變化例

再者，於上述中，對於步驟S1001-S1006中對選擇記憶胞MC寫入0資料之方向之讀出進行了說明，但亦可以成為對選擇記憶胞MC寫入1資料之方向之讀出之方式，將第一及第二讀出方向與第一寫入方向設為1資料寫入方向。

因此，使用圖22，對比較例之動作進行說明。圖22表示了圖14所示之步驟、記憶胞之狀態、信號CLAMP、信號BUMP、局部位元線LBL、局部源極線LSL、信號REN、信號BEN、信號SEN、信號SEN2、信號LATN、信號LATPB、信號SW1B、信號SW1P、信號SW2B、信號SW2P、及信號Vshft2之電壓、以及於選擇記憶胞中流通之電流ireadwrite之電流值之時間關係。

再者，圖22所示之動作與圖16所示之動作基本上相同。因此，以下，對與圖16不同之部分進行說明。

首先，如圖22之時刻T6所示，控制器15亦可藉由將信號BEN自“L”電平上升至“H”電平，而前置放大器121對選擇記憶胞供給寫入電流Iresetwriteap。

具體而言，如圖22所示，於時刻T8以後，控制器15於判定動作(步驟S1006)中，將信號REN、信號SW2P、信號SEN下降至“L”電平，將信號SW2P、信號SEN2、信號Vshft2上升至“H”電平。又，控制器15將信號LATPB設為“H”電平，將信號LATN設為“L”電平。

如圖23所示，放大部1221之電晶體M13~M19、M21、M22、M24、M26、M27成為接通狀態。又，電晶體M25成為斷開狀態。

藉此，電晶體M24流通與信號V1st對應之電流I1st。又，電晶體M26流通與信號V2nd對應之電流I2nd。電晶體M27流通與信號Vshft2對應之位移電流Ishift2。

於時刻T9中，控制器15藉由將信號SEN設為“H”電平，電晶體M16與M17成為斷開狀態，來自電晶體M16與M17之電流供給斷開。藉此，節點N9之電位基於電流I1st決定。節點N10之電位基於電流I2nd及位移電流Ishift2決定。藉此，節點N9與節點N10帶有電壓差，藉由電晶體M13、M14、M18、及M21之正反饋而電壓差一下子擴展。

如此，於步驟S1004中對選擇記憶胞MC寫入1資料，亦可獲得與第1實施形態相同之效果。

<2>第2實施形態

對第2實施形態進行說明。於第2實施形態中，對為了使選擇記憶胞為接通狀態而階段性地施加電壓之情況進行說明。再者，第2實施形態之裝置之基本之構成及基本之動作與上述實施形態之裝置相同。因此，關於上述實施形態中所說明之事項及根據上述實施形態能夠容易地類推之事項之說明省略。

<2-1>動作

<2-1-1>讀出動作之概要

使用圖24、及圖25，對第2實施形態之半導體記憶裝置之讀出動作之概要進行說明。

[步驟S2001]

半導體記憶裝置1若自記憶體控制器2接收主動指令及讀出指令，則進行用以使讀出對象之選擇記憶胞MC為接通狀態之動作(接通動作)。具體而言，控制器15對選擇記憶胞MC施加第1電壓。藉此，如圖25所示，單元電流成為電流Iholdb(斷開狀態)。

[步驟S2002]

半導體記憶裝置1於進行了步驟S2001之狀態下進行第1讀出動作。前置放大器121藉由該第1讀出動作，將讀出對象之記憶胞MC之電阻狀態作為電壓資訊(信號電壓)V1st記憶。

[步驟S2003]

半導體記憶裝置1對選擇記憶胞MC施加高於第1電壓之第2電壓，作為用以使選擇記憶胞MC為接通狀態之動作(接通動作)。

再者，第2電壓之施加以極短之時間(較其他步驟短之時間)進行。

[步驟S2004]

半導體記憶裝置1對成為第1讀出動作之對象之記憶胞MC進行第2讀出動作。前置放大器121藉由該第2讀出動作，產生電壓資訊(信號電壓)V2nd。

[步驟S2005]

感測放大器單元120判定由步驟S2002產生之電壓V1st與由步驟 S2004產生之電壓V2nd之大小。具體而言，感測放大器單元120藉由將基於電壓V1st之電流I1st及參照電流Ishift1相加所得之電流與基於電壓V2nd之電流I2nd進行比較，可判定選擇記憶胞MC是否成為接通狀態。

半導體記憶裝置1藉由以電流I1st+參照電流Ishift1小於電流Iholdap之方式產生參照電流Ishift1，於電流I2nd超過電流I1st+參照電流Ishift1之情形時，可判定為選擇記憶胞MC為接通狀態。

半導體記憶裝置1於電流I2nd不超過電流I1st+參照電流Ishift1之情形時，判定為選擇記憶胞為斷開狀態，重複步驟S2002。

半導體記憶裝置1於電流I2nd超過電流I1st+參照電流Ishift1之情形時，判定為選擇記憶胞為接通狀態，過渡至步驟S2006。

[步驟S2006]~[步驟S2009]

步驟S2006~步驟S2009與圖14之步驟S1003~S1006相同。

<2-1-2>讀出動作之具體例

沿著圖26之波形圖，對第2實施形態之半導體記憶裝置之讀出動作之具體例進行說明。圖26表示了圖24所示之步驟、記憶胞之狀態、信號CLAMP、信號BUMP、局部位元線LBL、局部源極線LSL、信號REN、信號BEN、信號SEN、信號SEN2、信號LATN、信號LATPB、信號SW1B、信號SW1P、信號SW2B、信號SW2P、及信號Vshft1之電壓、以及於選擇記憶胞中流通之電流ireadwrite之電流值之時間關係。

[時刻T10]~[時刻T12]

於時刻T10中，控制器15於接通動作(步驟S2001)中，將信號CLAMP自電壓Vss升壓至電壓VCLAMP。又，控制器15將信號BUMP自電壓Vss升壓至電壓VBUMP1。

於時刻T10中，控制器15將信號REN、信號BEN、信號SEN、信號SEN2、信號LATN、信號SW1P、信號SW2P、及信號Vshft1之電位設為“L”電平，將信號LATPB、信號SW1B、及信號SW2B之電位設為“H”電平。又，局部位元線LBL、局部源極線LSL之電位成為VUS，電流ireadwrite成為Iss。

於時刻T11中，控制器15於接通動作(步驟S2001)中，將信號REN設為“H”電平。又，控制器15將非選擇局部源極線LSL維持為電壓VUS，將選擇局部源極線LSL降壓至電壓Vss。

藉此，對選擇記憶胞MC施加電壓Von1。然而，由於不超過電壓Vsel，故而選擇記憶胞MC維持斷開狀態。

[時刻T12]~[時刻T14]

於時刻T12中，控制器15於接通動作(步驟S2002)中，將信號BEN設為“H”電平。

藉此，對選擇記憶胞MC施加大於電壓Von1之電壓Von2。

於時刻T13中，控制器15於接通動作(步驟S2002)中，將信號BEN設為“L”電平。

再者，時刻T12~時刻T13之時間與其他時刻較藉由時刻規定之時間短。又，時刻T12~時刻T13之時間設為向記憶胞MC之讀出不干擾之程度之長度。

[時刻T14]~[時刻T16]

控制器15於判定動作(步驟S2005)中，將信號REN、信號SW2P、信號SEN下降至“L”電平，將信號SW2P、信號SEN2、信號Vshft1上升至“H”電平。又，控制器15將信號LATPB設為“H”電平，將信號LATN設為“L”電平。

於時刻T15中，控制器15藉由將信號SEN設為“H”電平，放大部1221確定信號DO及信號DOB。而且，利用比較部1222將信號DO及信號DOB進行比較。

半導體記憶裝置1藉由該比較，判定選擇記憶胞MC是否成為接通狀態。於本例中，由於選擇記憶胞MC不成為接通狀態，故而重複步驟S2002。

[時刻T16]~[時刻T22]

時刻T16~T22之動作除了由信號BUMP之信號控制產生之局部位元線LBL之電位以外與時刻T10~T16之動作相同。於圖26之例中，控制器15藉由將信號BUMP設為電壓VBUMP2(VBUMP1<VBUMP2)，於時刻T18中將信號BEN設為“H”電平，來將局部位元線LBL之電位設為Von3(Von2<Von3)。

但是，此處，於時刻T19中，由於選擇記憶胞MC成為接通狀態，故而半導體記憶裝置1於時刻T20~T22之期間判定為“接通狀態”。

[時刻T22]~

而且，於時刻T22以後，半導體記憶裝置1進行與圖16中所說明之時刻T4以後相同之動作。

<2-2>效果

根據上述實施形態，於使選擇記憶胞MC為接通狀態之動作中，階段性地使施加至選擇記憶胞MC之電壓升壓，使用感測放大器，判定選擇記憶胞MC是否成為接通狀態。

於第1實施形態中，於接通動作中，一定以成為超過選擇記憶胞MC之VSEL之電壓之方式對第2電壓進行控制，但於第2實施形態中，藉由階段性地使電壓升壓，來產生超過選擇記憶胞MC之VSEL之電壓。因此，無須將不必要地大之電壓施加至選擇記憶胞MC。藉此，與第1實施形態比較，更加能夠抑制讀出干擾。

<3>第3實施形態

對第3實施形態進行說明。於上述第1及第2實施形態中，對定電壓型之前置放大器進行了說明，但於第3實施形態中，對採用定電流型之前置放大器之情況進行說明。再者，第3實施形態之裝置之基本之構成及基本之動作與上述實施形態之裝置相同。因此，關於上述實施形態中所說明之事項及根據上述實施形態能夠容易地類推之事項之說明省略。

<3-1>構成

<3-1-1>讀出電路

使用圖27，對第3實施形態之半導體記憶裝置之讀出電路112進行說明。

如圖27所示，前置放大器121於下述之選擇記憶胞之接通動作時，經由全局位元線GBL對記憶胞MC供給電流或電壓，產生電壓V3rd及電壓V4th。

又，前置放大器121於選擇記憶胞MC成為接通狀態之後，經由全局位元線GBL對記憶胞MC供給電流或電壓，產生電壓V1st及電壓V2nd。

放大部1221將由前置放大器121產生之電壓V1st及電壓V2nd之電壓差放大。而且，放大部1221產生信號DO及信號DOB，作為放大結果。

比較部1222將由前置放大器121產生之電壓V3rd及電壓V4th之電壓差、或由放大部1221產生之信號DO及信號DOB之電壓差進行比較，將比較結果作為記憶於記憶胞MC之資料輸出至頁緩衝器114。

<3-1-2>前置放大器之構成

接著，使用圖27，對第3實施形態之半導體記憶裝置之前置放大器121之構成進行說明。再者，第3實施形態中說明之前置放大器121為稱作“定電流型”之類型之前置放大器，且為對記憶胞MC施加定電壓且提取與電壓對應之信號(電流)之電路。

如圖28所示，具備PMOS電晶體M28、M29、M30、M31、M32、M34、M36、M38、NMOS電晶體M33、M35、M37、M39。

電晶體M28之一端被施加電源電壓VDD，另一端連接於節點N16，閘極電極被供給信號LOAD。

電晶體M29之一端連接於節點N16，另一端連接於節點N17(全局位元線)，閘極電極被供給信號RENB。

電晶體M30之一端被施加電源電壓VDD，另一端連接於節點N18，閘極電極被供給信號BUMP。

電晶體M31之一端連接於節點N18，另一端連接於節點N17(全局位元線)，閘極電極被供給信號BENB。

上述電晶體M30及M31作為用以使選擇記憶胞MC為接通狀態之功率放大器發揮功能。關於詳細情況將於下文敍述。

電晶體M32之一端連接於節點N17，另一端連接於節點N19，閘極電極被供給信號SW1Ba。

電晶體M33之一端連接於節點N17，另一端連接於節點N19，閘極電極被供給信號SW1Pa。

電晶體M32及電晶體M33作為一個開關發揮功能。又，該開關如下所述，為僅於選擇記憶胞MC之選擇器、接通動作中使用之開關。又，於電晶體M32及電晶體M33成為接通狀態之情形時，對節點N19供給電壓V3rd。如此，節點N17之電位作為電壓V3rd供給至比較部1222。電晶體M32、M33、節點N17能夠作為V3rd產生部考慮。

電晶體M34之一端連接於節點N17，另一端連接於節點N20，閘極電極被供給信號SW1Bb。

電晶體M35之一端連接於節點N17，另一端連接於節點N20，閘極電極被供給信號SW1Pb。

電晶體M34及電晶體M35作為一個開關發揮功能。又，該開關如下所述，為僅於選擇記憶胞MC成為接通狀態於後之第1讀出動作中使用之開關。又，於電晶體M34及電晶體M35成為接通狀態之情形時，對節點N20供給電壓V1st。如此，節點N17之電位作為電壓V1st供給至放大部1221。電晶體M34、M35、節點N17能夠作為V1st產生部考慮。

電晶體M36之一端連接於節點N17，另一端連接於節點N21，閘極電極被供給信號SW2Ba。

電晶體M37之一端連接於節點N17，另一端連接於節點N21，閘極電極被供給信號SW2Pa。

電晶體M36及電晶體M37作為一個開關發揮功能。又，該開關如下所述，為僅於選擇記憶胞MC之選擇器、接通動作中使用之開關。又，於電晶體M36及電晶體M37成為接通狀態之情形時，對節點N21供給電壓V4th。如此，節點N17之電位作為電壓V4th供給至比較部1222。電晶體M36、M37、節點N17能夠作為V4th產生部考慮。

電晶體M38之一端連接於節點N17，另一端連接於節點N22，閘極電極被供給信號SW2Bb。

電晶體M39之一端連接於節點N17，另一端連接於節點N22，閘極電極被供給信號SW2Pb。

電晶體M38及電晶體M39作為一個開關發揮功能。又，該開關如下所述，為僅於選擇記憶胞MC成為接通狀態於後之第2讀出動作中使用之開關。又，於電晶體M38及電晶體M39成為接通狀態之情形時，對節點N22供給電壓V2nd。如此，節點N17之電位作為電壓V2nd供給至放大部1221。電晶體M38、M39、節點N17能夠作為V2nd產生部考慮。

<3-2>動作

<3-2-1>讀出動作之概要

使用圖29、及圖30，對第3實施形態之半導體記憶裝置之讀出動作之概要進行說明。

[步驟S3001]

半導體記憶裝置1若自記憶體控制器2接收主動指令及讀出指令，則進行用以使讀出對象之選擇記憶胞MC之選擇器為接通狀態之動作(接通動作)。具體而言，控制器15對選擇記憶胞MC供給第1電流。選擇記憶胞MC於斷開狀態中，不流通較多之電流，故而視為與電容器相同。因此，藉由對選擇記憶胞MC之一端流入第1電流來充電。

[步驟S3002]

半導體記憶裝置1於進行了步驟S3001之狀態下進行第3讀出動作。前置放大器121藉由該第3讀出動作，將施加至讀出對象之記憶胞MC之電壓作為電壓資訊(信號電壓)V3rd記憶。而且，將該電壓信號V3rd設為基準電壓，判定下述電壓信號V4th之變化。

[步驟S3003]

於步驟S3001之動作中，選擇記憶胞MC不成為接通狀態。因此，半導體記憶裝置1對選擇記憶胞MC供給第2電流，作為用以使選擇記憶胞MC為接通狀態之動作(接通動作)。即，會對選擇記憶胞MC供給第1電流與第2電流。選擇記憶胞MC之一端藉由第1電流及第2電流來充電。

再者，第2電流之供給以極短之時間(較其他步驟短之時間)進行。因此，於步驟S3003之較短之期間，選擇記憶胞MC之一端被急遽地充電。

[步驟S3004]

半導體記憶裝置1對成為第3讀出動作之對象之記憶胞MC進行第4讀出動作。前置放大器121藉由該第4讀出動作，產生電壓資訊(信號電壓)V4th。

[步驟S3005]

感測放大器單元120判定由步驟S3002產生之V3rd與由步驟S3004產生之V4th之大小。具體而言，比較部1222將電壓V3rd與電壓V4th進行比較。

如圖30所示，若對記憶胞MC供給電流，則直至到達至電壓Vsel為止施加至記憶胞MC之電壓升壓。而且，若超過電壓Vsel，則施加至記憶胞MC之電壓降壓。

於本實施形態中，半導體記憶裝置1利用該特性，根據電壓之變化判定選擇器是否為接通狀態。

半導體記憶裝置1將由初次之電流供給(步驟S3001)產生之電壓Von1設為基準電壓，藉由第2次以後之電流供給，來判定施加至記憶胞MC之電壓是否降壓。

即，半導體記憶裝置1於步驟S3003、S3004之結果處於圖30所示之SS1之範圍之情形時，判定為「記憶胞MC為斷開狀態」。又，半導體記憶裝置1於步驟S3003、S3004之結果處於圖30所示之SS2之範圍之情形時，判定為「記憶胞MC為接通狀態」。

半導體記憶裝置1於判定為記憶胞並非接通狀態之情形時，重複步驟S3003、S3004。

半導體記憶裝置1於判定為記憶胞為接通狀態之情形時，一面供給保持選擇記憶胞MC之接通狀態之定電流，一面進入至步驟S3006。

[步驟S3006]~[步驟S3009]

步驟S3006~步驟S3009與圖14之步驟S1003~S1006相同。

<3-2-1>讀出動作之具體例

沿著圖31之波形圖，對第3實施形態之半導體記憶裝置之讀出動作之具體例進行說明。圖31表示了圖29所示之步驟、記憶胞之狀態、信號LOAD、信號BUMP、局部位元線LBL、局部源極線LSL、信號RENB、信號BENB、信號SW1Ba、信號SW1Pa、信號SW1Bb、信號SW1Pb、信號SW2Ba、信號SW2Pa、信號SW2Bb、信號SW2Pb、施加至選擇記憶胞之電壓V3rd、及電壓V4th之電壓之時間關係。

[時刻T30]~[時刻T32]

於時刻T30中，控制器15於接通動作(步驟S3001)中，將信號LOAD自電壓Vss降壓至電壓VLOAD(Vss>VLOAD)。又，控制器15將信號BUMP自電壓Vss降壓至電壓VBUMP(VLOAD>VBUMP)。

於時刻T30中，控制器15將信號SW1Ba、信號SW1Bb、信號SW2Ba、及信號SW2Bb之電位設為“L”電平，將信號RENB、信號BENB、信號SW1Pa、信號SW1Pb、信號SW2Pa、及信號SW2Pb之電位設為“H”電平。又，局部位元線LBL、局部源極線LSL之電位成為VUS。

於時刻T31中，控制器15於接通動作(步驟S3001)中，將信號SW1Ba設為“H”電平，將信號SW1Pa、信號RENB設為“L”電平。又，控制器15將非選擇局部源極線LSL維持為電壓VUS，將選擇局部源極線LSL降壓至電壓Vss。

如圖32所示，電晶體M28及M29成為接通狀態，對選擇記憶胞MC供給第1電流Ion1。藉此，對選擇記憶胞MC施加電壓Von1(V3rd)。然而，由於不超過電壓Vsel，故而選擇記憶胞MC維持斷開狀態。又，將此時之節點N17之電位設為電壓V3rd。

又，由於電晶體M32及M33成為接通狀態，故而節點N17之電壓被傳送至節點N19。

[時刻T32]~[時刻T34]

於時刻T32中，控制器15於接通動作(步驟S2002)中，將信號SW1Pa設為“H”電平，將信號SW1Ba、信號BENB設為“L”電平。

如圖33所示，電晶體M30及M31成為接通狀態，對選擇記憶胞MC供給第2電流Ion2。

藉此，對選擇記憶胞MC施加大於電壓Von1之電壓Von2。又，將此時之節點N17之電位設為電壓V4th。

於時刻T33中，控制器15於接通動作(步驟S3002)中，將信號BENB、信號SW2Ba設為“H”電平，將信號SW2Pa設為”L”電平。

藉此，由於電晶體M36及M37成為接通狀態，故而節點N17之電壓被傳送至節點N21。

再者，時刻T32~時刻T33之時間與其他時刻較藉由時刻規定之時間短。

於時刻T33~34中，藉由比較部1222將電壓V3rd與電壓V4th之大小進行比較。

於本例中，由於電壓V4th大於電壓V3rd，故而半導體記憶裝置1判定為選擇記憶胞MC為斷開狀態。而且，半導體記憶裝置1直至選擇記憶胞MC成為接通狀態為止，重複步驟S3003~S3005。

[時刻T38]~[時刻T39]

利用時刻T35~T38之動作，半導體記憶裝置1判定為電壓V4th小於電壓V3rd，即選擇記憶胞MC為斷開狀態。

因此，於時刻T38中，控制器15於第1讀出動作(步驟S3006)中，將信號SW1Bb、信號SW2Pa設為“H”電平，將信號SW1Pb、信號SW2Ba設為“L”電平。

藉此，如圖34所示，電晶體M34及35成為接通狀態，能夠將電壓V1st自節點N17傳送至節點N20。

[時刻T39]~[時刻T40]

控制器15執行步驟S3007。

[時刻T40]~[時刻T41]

於時刻T40中，控制器15於第2讀出動作(步驟S3008)中，將信號SW2Bb設為“H”電平，將信號SW2Pb設為“L”電平。

藉此，如圖35所示，電晶體M38及39成為接通狀態，能夠將電壓V2nd自節點N17傳送至節點N22。

[時刻T41]~

而且，於時刻T41以後，半導體記憶裝置1進行與圖16中所說明之時刻T4以後相同之動作。

<3-3>效果

根據上述實施形態，利用比較部1222監視施加至選擇記憶胞MC之電壓。而且，於判定為對選擇記憶胞MC施加至第2次以後之電壓(V4th)低於施加至第1次時之基準電壓(V3rd)之情形時，判定為選擇記憶胞MC為接通狀態。

如此，根據第3實施形態，於採用定電流型作為前置放大器121之情形時，亦能夠獲得與第2實施形態相同之效果。

<3-4>變化例

再者，被稱為「定電流型」之類型之前置放大器亦可為流通寫入電流之構成。以下，使用圖36及圖37，對第3實施形態之變化例進行說明。

<3-4-2>前置放大器之構成

使用圖36，對第3實施形態之變化例之半導體記憶裝置之前置放大器121之構成進行說明。再者，第3實施形態之變化例中所說明之前置放大器121為被稱為「定電流型」之類型之前置放大器，進而具備對記憶胞供給寫入電流之定電流電路。

如圖36所示，具備PMOS電晶體M28、M29、M34、M38、M40、M41、NMOS電晶體M5、M6、M35、M39。

電晶體M28之一端被施加電源電壓VDDR(讀出用之電壓)，另一端連接於節點N16，閘極電極被供給信號LOAD。

電晶體M6之一端連接於節點N4，另一端連接於節點N17(全局位元線)，閘極電極被供給信號BEN。

上述電晶體M5及M6作為用以使選擇記憶胞MC為接通狀態之功率放大器發揮功能。

電晶體M34及電晶體M35作為一個開關發揮功能。又，該開關如下所述，為僅於選擇記憶胞MC成為接通狀態之後之第1讀出動作中使用之開關。又，於電晶體M34及電晶體M35成為接通狀態之情形時，對節點N20供給電壓V1st。如此，節點N17之電位作為電壓V1st供給至放大部1221。電晶體M34、M35、節點N17能夠作為V1st產生部考慮。

電晶體M38及電晶體M39作為一個開關發揮功能。又，該開關如下所述，為僅於選擇記憶胞MC成為接通狀態之後之第2讀出動作中使用之開關。又，於電晶體M38及電晶體M39成為接通狀態之情形時，對節點N22供給電壓V2nd。如此，節點N17之電位作為電壓V2nd供給至放大部1221。電晶體M38、M39、節點N17能夠作為V2nd產生部考慮。

電晶體M40之一端被施加電源電壓VDDW(寫入用之電壓)，另一端連接於節點N23，閘極電極被供給信號LOADW。

電晶體M41之一端連接於節點N23，另一端連接於節點N17(全局位元線)，閘極電極被供給信號WENB。

上述電晶體M40及M41作為用以對選擇記憶胞MC供給寫入定電流之寫入定電流電路發揮功能。

<3-4-3>讀出動作之具體例

於本變化例中，基本上成為無圖29之步驟S3003~S3005之動作。

沿著圖37之波形圖，對第3實施形態之變化例之半導體記憶裝置之讀出動作之具體例進行說明。圖37表示了圖29所示之步驟、記憶胞之狀態、信號LOAD、信號LOADW、信號BUMP、局部位元線LBL、局部源極線LSL、信號RENB、信號BEN、信號WENB、信號SEN、SEN2、信號SW1Bb、信號SW1Pb、信號SW2Bb、信號SW2Pb、信號Vshft1之電壓、以及電流值ireadwrite之電流值之時間關係。

[時刻T0]~[時刻T1]

於時刻T0中，控制器15於接通動作(步驟S3001)中，將信號LOAD自電壓Vss降壓至電壓VLOAD(Vss>VLOAD)。又，控制器15將信號LOADW自電壓Vss降壓至電壓VLOADW(VLOADW<VLOAD)。又，控制器15將信號BUMP自電壓Vss升壓至電壓VBUMP。

於時刻T0中，控制器15將信號BEN、信號SEN、信號SEN2、信號Vshft1、信號SW1Bb、及信號SW2Bb之電位設為“L”電平，將信號RENB、信號WENB、信號SW1Pb、及信號SW2Pb之電位設為“H”電平。又，局部位元線LBL、局部源極線LSL之電位成為VUS。

於時刻T1中，控制器15於接通動作(步驟S3001)中，將信號RENB設為“L”電平。又，控制器15將非選擇局部源極線LSL維持為電壓VUS，將選擇局部源極線LSL降壓至電壓Vss。

電晶體M28及M29成為接通狀態，對選擇記憶胞MC供給第1電流 Ion1。藉此，對選擇記憶胞MC施加電壓Von1。然而，由於不超過電壓Vsel，故而選擇記憶胞MC維持斷開狀態。

[時刻T2]~[時刻T4]

於時刻T2中，控制器15於接通動作(步驟S2002)中，將信號BEN設為“H”電平。

電晶體M5及M6成為接通狀態，對選擇記憶胞MC供給第2電流Ion2。

藉此，對選擇記憶胞MC施加大於電壓Von1之電壓Von2。此時，於選擇記憶胞MC中，利用定電壓升壓之電壓於中途接通，成為定電流控制之電壓。

於時刻T3中，控制器15於接通動作(步驟S3002)中，將信號BEN設為“L”電平。藉此，於選擇記憶胞MC中流通以定電流規定之電流。

再者，時刻T2~時刻T3之時間與其他時刻較藉由時刻規定之時間短。

[時刻T4]~[時刻T9]

於時刻T4中，控制器15於第1讀出動作(步驟S3006)中，將信號SW1Bb設為“H”電平，將信號SW1Pb設為“I”電平。

藉此，電晶體M34及35成為接通狀態，可將電壓V1st自節點N17傳送至節點N20。

於時刻T6中，控制器15藉由將信號WENB設為“L”電平，來將寫入電流供給至選擇記憶胞MC(進行步驟S3007)。此時，對選擇記憶胞MC供給基於電壓Vload及電壓Vloadw之合計電流。

於時刻T7中，控制器15於第2讀出動作(步驟S3008)中，將信號SW2Bb設為“H”電平，將信號SW2Pb設為“L”電平。

藉此，電晶體M38及39成為接通狀態，可將電壓V2nd自節點N17傳送至節點N22。

[時刻T41]~

<4>其他

再者，於上述各實施形態中，作為記憶胞MC之構成，對應用第1例之情況進行了說明。然而，於上述各實施形態中，作為記憶胞MC之構成，亦可應用第2例，可獲得與應用第1例之情形時相同之效果。

又，於上述各實施形態中，記憶體系統、或半導體記憶裝置亦可分別為封裝。

又，上述各實施形態中之成為連接之術語，亦包含於之間介置例如電晶體或電阻等其他某些元件而間接地連接之狀態。

此處，以使用磁阻效應元件(Magnetic Tunnel junction(MTJ)元件)作為阻變元件記憶資料之MRAM為例進行了說明，但並不限定於此。

例如，亦能夠應用於與MRAM相同之阻變型記憶體，例如如ReRAM、PCRAM等般具有利用阻變記憶資料之元件之半導體記憶裝置。

又，亦能夠應用於無論係揮發性記憶體、非揮發性記憶體，均具有能夠藉由伴隨電流或電壓之施加之阻變來記憶資料或者藉由將伴隨阻變之電阻差轉換為電流差或電壓差來進行所記憶之資料之讀出之元件之半導體記憶裝置。

以上，對本發明之實施形態進行了說明，但本發明並不限定於上述實施形態，於不脫離其主旨之範圍內能夠進行各種變化而實施。進而，於上述實施形態中包含各種階段之發明，藉由將所揭示之構成要件適當組合來抽出各種發明。例如，只要為即便自所揭示之構成要件將幾個構成要件刪除亦可獲得特定之效果之發明，則可作為發明抽出。

[相關申請案]

本申請案享有以日本專利申請案2019-060051號(申請日：2019年3月27日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。

121:前置放大器

BEN:信號

BUMP:信號

CLAMP:信號

CP1:電容

CP2:電容

GBL:全局位元線

GSL:全局源極線

LBL:局部位元線

LSL:局部源極線

M1:PMOS電晶體

M2:PMOS電晶體

M3:NMOS電晶體

M4:NMOS電晶體

M5:NMOS電晶體

M6:NMOS電晶體

M7:PMOS電晶體

M8:NMOS電晶體

M9:NMOS電晶體

M10:PMOS電晶體

M11:NMOS電晶體

MC:記憶胞

N1:節點

N2:節點

N3:節點

N4:節點

N5:節點

N6:節點

N7:節點

REN:信號

SW1B:信號

SW2B:信號

SW1P:信號

SW2P:信號

VDD:電源電壓

Claims

一種半導體記憶裝置，其包括：記憶胞，其具備開關元件及阻變元件；以及第1電路，其對上述記憶胞施加第1電壓，保持對上述記憶胞施加上述第1電壓之狀態施加第2電壓而將上述記憶胞設為接通狀態，對於成為接通狀態之後藉由僅維持上述第1電壓而保持於接通狀態之上述記憶胞進行第1讀出，產生第3電壓，對經進行上述第1讀出之上述記憶胞，寫入第1資料，對經寫入上述第1資料之上述記憶胞進行第2讀出，產生第4電壓，基於上述第3電壓及上述第4電壓，判定於上述第1讀出時記憶於上述記憶胞之資料。
如請求項1之半導體記憶裝置，其中上述第2電壓之施加時間短於上述第1電壓之施加時間。
如請求項1或2之半導體記憶裝置，其中上述第1電路產生基於上述第3電壓之第1電流，產生基於上述第4電壓之第2電流，藉由對上述第1電流或上述第2電流加上第3電流，判定於上述第1讀出時記憶於上述記憶胞之資料。
一種半導體記憶裝置，其包括：記憶胞，其具備開關元件及阻變元件；以及第1電路，其對上述記憶胞施加第1電壓而進行第1讀出，產生第2電壓，保持對上述記憶胞施加上述第1電壓之狀態施加第3電壓而進行第2讀出，產生第4電壓，基於上述第2電壓及上述第4電壓，判定上述記憶胞之接通狀態，於上述記憶胞為接通狀態之情形時，對接通狀態之上述記憶胞進行第3讀出，產生第5電壓，對經進行上述第3讀出之上述記憶胞，寫入第1資料，對經寫入上述第1資料之上述記憶胞進行第4讀出，產生第6電壓，基於上述第5電壓及上述第6電壓，判定上述第3讀出時記憶於上述記憶胞之資料。
如請求項4之半導體記憶裝置，其中上述第3電壓之施加時間短於上述第1電壓之施加時間。
如請求項4或5之半導體記憶裝置，其中上述第1電路產生基於上述第2電壓之第1電流，產生基於上述第4電壓之第2電流，藉由對上述第1電流或上述第2電流加上第3電流，判定上述記憶胞之接通狀態，產生基於上述第5電壓之第4電流，產生基於上述第6電壓之第5電流，藉由對上述第4電流或上述第5電流加上第6電流，判定上述第3讀出時記憶於上述記憶胞之資料。
如請求項4或5之半導體記憶裝置，其中上述第1電路於判定為上述記憶胞非接通狀態之情形時，重複上述第1讀出。
一種半導體記憶裝置，其包括：記憶胞，其具備開關元件及阻變元件；以及第1電路，其對上述記憶胞供給第1電流，產生第1電壓，保持對上述記憶胞供給上述第1電流之狀態供給第2電流而產生第2電壓，藉由將上述第1電壓及上述第2電壓之大小進行比較，判定上述記憶胞之接通狀態，於上述記憶胞為接通狀態之情形時，對接通狀態之上述記憶胞進行第1讀出，產生第3電壓，對經進行上述第1讀出之上述記憶胞，寫入第1資料，對經寫入上述第1資料之上述記憶胞進行第2讀出，產生第4電壓，基於上述第3電壓及上述第4電壓，判定上述第1讀出時記憶於上述記憶胞之資料。
如請求項8之半導體記憶裝置，其中上述第2電流之供給時間短於上述第1電流之供給時間。
如請求項8或9之半導體記憶裝置，其中上述第1電路產生基於上述第3電壓之第1電流，產生基於上述第4電壓之第2電流，藉由對上述第1電流或上述第2電流加上第3電流，判定上述第1讀出時記憶於上述記憶胞之資料。
如請求項8或9之半導體記憶裝置，其中上述第1電路於判定為上述記憶胞非接通狀態之情形時，重複上述第2電壓之產生。
一種半導體記憶裝置，其包括：記憶胞，其具備開關元件選擇器及阻變元件；第1電路，其對記憶胞供給定電流；以及第2電路，其對記憶胞施加定電壓；保持對上述記憶胞以上述第1電路供給第1電流之狀態，以上述第2電路施加第2電壓而將上述記憶胞設為接通狀態，對接通狀態之上述記憶胞以上述第1電流進行讀出。