JP2022138595A - メモリシステムおよび制御方法 - Google Patents

メモリシステムおよび制御方法 Download PDF

Info

Publication number
JP2022138595A
JP2022138595A JP2021038560A JP2021038560A JP2022138595A JP 2022138595 A JP2022138595 A JP 2022138595A JP 2021038560 A JP2021038560 A JP 2021038560A JP 2021038560 A JP2021038560 A JP 2021038560A JP 2022138595 A JP2022138595 A JP 2022138595A
Authority
JP
Japan
Prior art keywords
signal line
memory system
line
potential
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021038560A
Other languages
English (en)
Inventor
直樹 木村
Naoki Kimura
純也 岸川
Junya Kishikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021038560A priority Critical patent/JP2022138595A/ja
Priority to TW110128887A priority patent/TWI788943B/zh
Priority to CN202110930195.XA priority patent/CN115080467B/zh
Priority to US17/469,486 priority patent/US11762594B2/en
Publication of JP2022138595A publication Critical patent/JP2022138595A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0034—Sun microsystems bus [SBus]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Abstract

【課題】ホスト装置と接続可能なメモリシステムにおいて入出力ポートが開放状態となった場合でも信号線を保護可能なメモリシステムおよび制御方法を提供する。【解決手段】実施形態のメモリシステムは、データを記憶する不揮発性のメモリを備える。そのメモリシステムは、ホストに接続可能なコネクタ部と、ホストからコネクタ部を介して受信したメモリに対する命令を実行するメモリコントローラとを備える。メモリコントローラは、ホストからコネクタ部を介して送られる信号を伝送する信号線と、信号線とメモリシステムの基準電位となる配線との間に電気的に接続される抵抗器と、抵抗器と直列に接続され信号線および基準電位となる配線間の接続を開閉可能なスイッチと、信号線の電位の状態に変化があった場合にスイッチを開放し、信号線の電位の状態に変化がない場合にスイッチを閉じるスイッチ制御回路とを具備する。【選択図】図２

Description

本実施形態は、メモリシステムおよび制御方法に関する。
ホスト装置と接続可能なメモリシステムは、あるインタフェース規格に準拠した信号線を介して、ホスト装置と通信する。このような信号線は、高速な通信を行うための信号線の他に、オプションの信号線として低速な通信を行うための信号線を含むことがある。オプションの信号線は、例えば、クロック信号やデータ信号などを転送する信号線を含む。ホスト装置は、オプションの信号線を処理する回路を備えないことがある。このようなホスト装置に接続されたメモリシステムでは、オプションの信号線を処理する回路が未接続状態になるため、その回路の入出力ポートは開放状態となる。
入出力ポートが開放状態となった場合であっても、信号線の電位が不定となることは好ましくない。このため、インタフェース規格では、メモリシステムは、オプションの信号線を、電源線やグランド線などの基準電位に抵抗器等を介して接続することが規定されている。また、インタフェース規格では、ホスト装置に備えらえたオプションの信号線を処理する回路の入出力ポートは、プルアップ（正の電源線に抵抗器等を介して接続）やプルダウン（グランド線や負の電源線に抵抗器等を介して接続）されることが規定されている。すなわち、プルアップやプルダウンされた入出力ポートを含む回路を備えるホスト装置が接続された場合は、メモリシステムにおいて、その回路と接続される回路の電位の状態は保護される。そのような回路を備えないホスト装置と接続されるメモリシステムにおいても何らかの保護手段が求められている。
米国特許明細書第１０，５５１，８９７号 米国特許明細書第１０，７１９，４３５号
一つの実施形態は、ホスト装置と接続可能なメモリシステムにおいて入出力ポートが開放状態となった場合でも信号線を保護可能なメモリシステムおよび制御方法を提供することを目的とする。
実施形態のメモリシステムは、データを記憶する不揮発性のメモリを備える。そのメモリシステムは、ホストに接続可能なコネクタ部と、ホストからコネクタ部を介して受信したメモリに対する命令を実行するメモリコントローラとを備える。メモリコントローラは、ホストからコネクタ部を介して送られる信号を伝送する信号線と、信号線とメモリシステムの基準電位となる配線との間に電気的に接続される抵抗器と、抵抗器と直列に接続され信号線および基準電位となる配線間の接続を開閉可能なスイッチと、信号線の電位の状態に変化があった場合にスイッチを開放し、信号線の電位の状態に変化がない場合にスイッチを閉じるスイッチ制御回路とを具備する。
ホスト装置と接続された実施形態に係るメモリシステムの構成を示すブロック図である。 第１の実施形態に係るメモリシステムにおけるホストインタフェースの構成の一部を示すブロック図である。 第１の実施形態に係るメモリシステムにおけるホストインタフェースをホスト装置と接続した状態の構成を示すブロック図である。 第１の実施形態に係るメモリシステムにおけるホストインタフェースを他のホスト装置と接続した状態の構成を示すブロック図である。 第１の実施形態に係るメモリシステムにおけるホストインタフェースの動作を示すフローチャートである。 第２の実施形態に係るメモリシステムにおけるホストインタフェースの構成の一部を示すブロック図である。 第２の実施形態に係るメモリシステムにおけるホストインタフェースをホスト装置と接続した状態の構成を示すブロック図である。 実施形態に係るメモリシステムにおけるシリアルバスのデータ形式の一例を示す図である。 第２の実施形態に係るメモリシステムにおけるホストインタフェースの動作を示すフローチャートである。
（第１の実施形態の構成）
図１は、実施形態のメモリシステム１の構成の一例を示す図である。図１に示すように、メモリシステム１は、あるインタフェース規格に準拠したバス１００を介してホスト装置３０と接続可能である。ホスト装置３０は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の情報処理装置である。メモリシステム１は、ホスト装置３０の外部記憶装置として機能する。ホスト装置３０は、メモリシステム１に対して要求を発行することができる。要求は、リード要求およびライト要求を含む。
メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１０と、コントローラ（メモリコントローラの一例）２０と、ＲＡＭ（Random Access Memory）２２０を備えている。ＮＡＮＤ型フラッシュメモリ１０は１以上のメモリチップ１１を含む。メモリチップ１１は、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。メモリチップ１１は、ＮＡＮＤバス４０によってコントローラ２０と接続されている。
コントローラ２０は、ホストインタフェース（HOST I/F）２１０、ＣＰＵ（Central Processing Unit）２３０、バッファメモリ（Buffer）２４０、ＮＡＮＤインタフェース（NAND I/F）２５０、およびＲＡＭインタフェース（RAM I/F）２６０を備えている。これらの各部は、内部バスにより互いに通信可能に接続される。
コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０に対してプログラム処理、リード処理、イレース処理などを行う。コントローラ２０は、例えばＳｏＣ（System-On-a-Chip）として構成される半導体回路である。コントローラ２０は、ＦＰＧＡ（Field-Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）として構成されてもよい。コントローラ２０は、複数のチップによって構成されてもよい。コントローラ２０の各機能は、ソフトウェア（ファームウェア）を実行するＣＰＵ２３０、専用ハードウェア、またはこれらの組み合わせによって実現され得る。
ホストインタフェース２１０は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）（登録商標）規格、ＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ（登録商標）（PCIe）規格、またはＳＭＢｕｓ（System Management Bus）（登録商標）規格などのインタフェース規格に準拠したバス１００を介してホスト装置３０と接続され、コントローラ２０とホスト装置３０との間の通信を実行する。
メモリシステム１は、ホスト装置３０との接続に用いられる入出力ポート３５を有している。入出力ポート３５は、ホスト装置３０とホストインタフェース２１０とを中継する機能をもち、例えばコネクタなどである。入出力ポート３５は、高速通信（ＰＣＩｅ、ＳＡＴＡなど）と低速通信（ＳＭＢｕｓなど）の二つ以上のインタフェース規格に準拠してもよい。入出力ポート３５は、バス１００が対応するインタフェース規格のうち１以上の規格に対応している。
ＮＡＮＤインタフェース２５０は、ＮＡＮＤバス４０を介してＮＡＮＤ型フラッシュメモリ１０のメモリチップ１１と接続され、コントローラ２０とメモリチップ１１との通信を実行する。ＲＡＭインタフェース２６０は、ＲＡＭ２２０と接続され、コントローラ２０とＲＡＭ２２０との通信を実行する。
ＣＰＵ２３０は、コントローラ２０の動作を制御する。
ＲＡＭ２２０は、ＲＡＭインタフェース２６０を介してＣＰＵ２３０に作業領域を提供する。バッファメモリ２４０は、ＮＡＮＤ型フラッシュメモリ１０のメモリチップ１１に送信されるデータ、およびメモリチップ１１から受信したデータを一時的に保持する。ＲＡＭ２２０およびバッファメモリ２４０は、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって実現され得る。なお、ＲＡＭ２２０およびバッファメモリ２４０を構成するメモリの種類は、これらに限定されない。バッファメモリ２４０は、コントローラ２０の外部に実装されてもよい。
（ホストインタフェースが準拠するインタフェース規格）
ホスト装置３０とメモリシステム１とを接続するインタフェース規格では、ハードウェアやソフトウェアの観点から諸々の仕様が制定されている。ホスト装置３０のような主たる装置とメモリシステム１のような従たる装置とを接続するインタフェース規格では、高速通信のＰＣＩｅなどの他に低速通信のためにデータを伝送するデータ信号線やクロック信号を伝送するクロック信号線などが規定されている。
ホスト装置３０やメモリシステム１におけるデータ信号線やクロック信号線は、装置の動作を安定させ外部からの過大な入力などから装置を保護するため、それらの信号線に接続される端子（入出力ポート）を無接続時（開放時）において、プルアップまたはプルダウンさせることが必要である。プルアップとは、対象となるデータ信号線やクロック信号線をある抵抗値の抵抗器等を介して正極の基準電位線に接続することをいう。プルダウンとは、対象となるデータ信号線やクロック信号線をある抵抗値の抵抗器等を介して負極の基準電位線に接続することをいう。以下の説明では、抵抗器を介して正極の電源線に接続することをプルアップと呼び、抵抗を介してグランド線に接続することをプルダウンと呼ぶ。グランド線は、負極の電源線と共通であっても異なっていてもよい。
主たる装置と従たる装置を接続するインタフェース規格では、通常、主たる装置側においてデータ信号線やクロック信号線をプルアップまたはプルダウンさせるよう規定されている。しかしこれだけでは、従たる装置のデータ信号線やクロック信号線を保護することができない。
また、近年では一つの入出力ポートに複数のインタフェース規格を準拠させることも行われている。この場合、すべてのホスト装置が当該入出力ポートが対応するすべてのインタフェース規格に対応しているとは限らないため、従たる装置のデータ信号線やクロック信号線の一部が保護されないという事態が生じ得る。
実施形態のメモリシステム１では、ホストインタフェース２１０が特徴的な構成を具備することで、メモリシステム１の保護を図っている。以下、図２を参照して、第１の実施形態のメモリシステム１におけるホストインタフェース２１０の構成の一部を詳細に説明する。
実施形態のホストインタフェース２１０は、高速通信のインタフェース規格の一例としてＰＣＩｅ規格、および低速通信のインタフェース規格の一例としてＳＭＢｕｓ規格に準拠している。ＳＭＢｕｓ規格は、Ｉ２Ｃ（登録商標）規格から派生したシリアルバス規格である。ＳＭＢｕｓ規格では、伝送線としてクロック信号を伝送するＳＣＬ線と、データ信号を伝送するＳＤＡ線とを用いている。この実施形態のホストインタフェース２１０は、低速通信のＳＭＢｕｓ規格に準拠するホストインタフェース２１０ａと、高速通信のＰＣＩｅ規格に準拠するホストインタフェース２１０ｂとを有している。
図２に示すように、メモリシステム１において、ＳＭＢｕｓ規格に準拠したＳＣＬ線およびＳＤＡ線を介して、入出力ポート３５とホストインタフェース２１０ａとが接続される。また、ＰＣＩｅ規格に準拠した複数の信号線を介して、入出力ポート３５とホストインタフェース２１０ｂとが接続される。図２に示す例では、入出力ポート３５は、高速通信のＰＣＩｅ規格、および低速通信のＳＭＢｕｓ規格に対応しているが、これには限定されない。例えば、入出力ポート３５はさらにＵＳＢ規格などに対応してもよい。
ホストインタフェース２１０ａは、ＳＣＬ線からクロック信号を受信する入力バッファ２１１と、ＳＤＡ線からデータ信号を受信する入力バッファ２１３とを有している。入力バッファ２１１は、受信したクロック信号をコントローラ２０の他の機能要素に送る。入力バッファ２１３は、受信したデータ信号をコントローラ２０の他の機能要素に送る。
また、ホストインタフェース２１０ａは、コントローラ２０の他の機能要素から受けたクロック信号についてＳＣＬ線を介してホスト装置３０に送る出力バッファ２１２を有している。同様に、ホストインタフェース２１０ａは、コントローラ２０の他の機能要素から受けたデータ信号についてＳＤＡ線を介してホスト装置３０に送る出力バッファ２１４を有している。
ホストインタフェース２１０ａは、更に、抵抗器ＲＣ、抵抗器ＲＤ、スイッチＳＷＣ、およびスイッチＳＷＤを有している。抵抗器ＲＣは、グランド線に接続された一端とスイッチＳＷＣに接続された他端とを有している。スイッチＳＷＣは、入出力ポート３５に接続されるＳＣＬ線と抵抗器ＲＣとの間に配される。抵抗器ＲＤは、グランド線に接続された一端とスイッチＳＷＤに接続された他端とを有している。スイッチＳＷＤは、入出力ポート３５に接続されるＳＤＡ線と抵抗器ＲＤとの間に配される。グランド線は、基準電位線であり、負極の電源線であってもよい。スイッチＳＷＣおよびスイッチＳＷＤは、例えば電子スイッチやトランジスタにより構成され、スイッチ制御回路２１５によりその開閉が制御される。
入出力ポート３５に接続されるＳＣＬ線は、入力バッファ２１１の入力、出力バッファ２１２の出力、およびスイッチＳＷＣの一端と接続されている。スイッチＳＷＣの他端は、抵抗器ＲＣを介してグランド線と接続されている。入力バッファ２１１の出力および出力バッファ２１２の入力は、コントローラ２０の他の機能要素と接続されている。
入出力ポート３５に接続されるＳＤＡ線は、入力バッファ２１３の入力、出力バッファ２１４の出力、およびスイッチＳＷＤの一端と接続されている。スイッチＳＷＤの他端は、抵抗器ＲＤを介してグランド線と接続されている。入力バッファ２１３の出力および出力バッファ２１４の入力は、コントローラ２０の他の機能要素と接続されている。
スイッチ制御回路２１５は、開閉条件に基づいてスイッチＳＷＣおよびスイッチＳＷＤの開閉を制御する。開閉条件は、ホスト装置３０がメモリシステム１に接続されているか否かを基準とする。より具体的には、スイッチ制御回路２１５は、スイッチＳＷＣおよびスイッチＳＷＤを閉じた状態で、ＳＣＬ線またはＳＤＡ線がホスト装置３０（またはメモリシステム１）の電源線と同等の電位であればスイッチＳＷＣおよびスイッチＳＷＤを開放し、そうでなければスイッチＳＷＣおよびスイッチＳＷＤを閉じた状態を維持する。ＳＣＬ線やＳＤＡ線の電位の検出は、入力バッファ２１１や入力バッファ２１３の出力をスイッチ制御回路２１５が監視することにより実現できる。
すなわち、まず、スイッチ制御回路２１５は、スイッチＳＷＣおよびスイッチＳＷＤを閉じてＳＣＬ線およびＳＤＡ線を抵抗器ＲＣおよび抵抗器ＲＤを介してグランド線にプルダウンする。この状態で、スイッチ制御回路２１５は、ホスト装置３０がメモリシステム１の入出力ポート３５に接続されずにＳＣＬ線およびＳＤＡ線が浮遊状態であることを検出する。この場合、スイッチ制御回路２１５は、スイッチＳＷＣおよびスイッチＳＷＤを閉じたままとしてＳＣＬ線およびＳＤＡ線を抵抗器ＲＣおよび抵抗器ＲＤを介してグランド線にプルダウンした状態を維持する。ここで、信号線が「浮遊状態」にあるとは、入出力ポート３５の外部（すなわちホスト装置３０側）が、正極の電源線、負極の電源線、グラウンド線等の基準電位を持つ基準電位線と電気的に接続されず、ホストインタフェース２１０ａ内で信号線をプルダウンした状態としなければ、その信号線の電位が定まらない状態（不定の状態）にあることをいう。
一方、スイッチ制御回路２１５は、ホスト装置３０がメモリシステム１の入出力ポート３５に接続されＳＣＬ線またはＳＤＡ線が正極の電源線と同等の電位になった場合、スイッチＳＷＣおよびスイッチＳＷＤを開放してＳＣＬ線およびＳＤＡ線のホストインタフェース２１０ａ内におけるプルダウン状態を解除する。
ＳＭＢｕｓ規格に準拠したＳＣＬ線およびＳＤＡ線は、バス１００を介して複数のデバイスとワイヤードＯＲ接続され得る。そのため、ホストインタフェース２１０ａにおけるプルダウンは、相対的に大きな値の抵抗器を介して行われる。
図３は、この実施形態においてホスト装置３０がメモリシステム１に入出力ポート３５を介して接続された状態を示している。図３に示すように、ホスト装置３０は、そのインタフェース部ＩＦにおいて、ＳＣＬ線およびＳＤＡ線をそれぞれ抵抗器ＲＨＣおよび抵抗器ＲＨＤを介して電源線ＶＤＤにプルアップしている。これは、クロック信号線たるＳＣＬ線やデータ信号線たるＳＤＡ線を電源線やグランド線と接続せず浮遊状態とすると、正常な信号伝送を行うことができないばかりかホスト装置３０の素子を破壊するおそれがあるためである。
通常、ホスト装置３０が準拠するインタフェース規格では、データ信号線およびクロック信号線は電源線へのプルアップがなされており、プルアップのための抵抗器の抵抗値もあらかじめ決められている。すなわち、抵抗器ＲＨＣおよび抵抗器ＲＨＤの抵抗値は規定値である。
コントローラ２０のスイッチ制御回路２１５は、ＳＣＬ線またはＳＤＡ線に電源電圧ＶＤＤと同等の電位を検出すると、スイッチＳＷＣおよびスイッチＳＷＤを開放する。これにより、ＳＣＬ線およびＳＤＡ線は抵抗器ＲＣおよび抵抗器ＲＤから切断され、ＳＣＬ線およびＳＤＡ線はホスト装置３０の電源線ＶＤＤにのみプルアップされる。
図３に示すように、ホスト装置３０のＳＣＬ線およびＳＤＡ線は、電源線ＶＤＤにプルアップされ安定状態にある。ホスト装置３０がメモリシステム１に接続されていると、無信号時のＳＣＬ線およびＳＤＡ線は電源線ＶＤＤの電位に固定される。実施形態のメモリシステムでは、ＳＣＬ線またはＳＤＡ線に現れる電源電位（例えば１．８Ｖ）を検出することで、ホスト装置３０がメモリシステム１に接続されたことを検出する。これにより、インタフェース規格に特段の付加機能を設けることなく、ホスト装置３０の接続の有無を検出することが可能になる。
（スイッチの意義）
ここで、ホストインタフェース２１０ａにおけるスイッチＳＷＣおよびスイッチＳＷＤの意義について考察する。仮に、スイッチＳＷＣおよびスイッチＳＷＤを常時接続状態とした場合を考えると、ホスト装置３０が接続されていない状態においては抵抗器ＲＣおよび抵抗器ＲＤによりＳＣＬ線およびＳＤＡ線がプルダウンされて保護される。
一方、図３に示すようにホスト装置３０が入出力ポート３５に接続されている場合、ＳＣＬ線およびＳＤＡ線の電位は、それぞれ、抵抗器ＲＨＣおよび抵抗器ＲＣにより分圧され電圧降下された電位、および抵抗器ＲＨＤおよび抵抗器ＲＤにより分圧され電圧降下された電位となる。この場合、ＳＣＬ線およびＳＤＡ線の電位レベルは安定するが、インタフェース部ＩＦに備えられる抵抗器ＲＨＤおよび抵抗器ＲＨＣやホストインタフェース２１０ａ内に備えられる抵抗器ＲＣおよび抵抗器ＲＤは一般に抵抗値の精度がよくないことから、所望の電位レベルとすることが困難となる。また、高速データ伝送時においてホストインタフェース２１０ａ内の抵抗器ＲＣおよび抵抗器ＲＤはデータの波形を変形させてしまう（波形の立ち上がりの遅れや急峻な立ち上がりによる歪が発生する）弊害も挙げられる。そのため、データ伝送時においてはＳＣＬ線およびＳＤＡ線にはホスト装置３０のインタフェース部ＩＦにおいてプルアップしている抵抗器ＲＨＤおよび抵抗器ＲＨＣ以外は、スイッチＳＷＣおよびスイッチＳＷＤによりホストインタフェース２１０ａ内の抵抗器ＲＣおよび抵抗器ＲＤを切り離すことが望ましい。
なお、入出力ポート３５を介してホスト装置３０がメモリシステム１に接続されている場合、ＳＣＬ線およびＳＤＡ線の電位レベルは、厳密にはそれぞれ抵抗器ＲＨＣおよび抵抗器ＲＣにより分圧された電位、および抵抗器ＲＨＤおよび抵抗器ＲＤにより分圧された電位である。ここで、ホストインタフェース２１０ａが備えるプルダウン用の抵抗器ＲＣおよび抵抗器ＲＤの抵抗値をホスト装置３０が備えるプルアップ用の抵抗器ＲＨＣおよび抵抗器ＲＨＤの抵抗値よりも十分に大きな値としておく。これにより、ホストインタフェース２１０ａはＳＣＬ線およびＳＤＡ線の電位レベルが電源電圧ＶＤＤと同等であるか否かの判定を容易に行うことができる。
ここで、図４を参照して、ＳＣＬ線およびＳＤＡ線が浮遊状態となる例を説明する。図４に示すように、メモリシステム１がホスト装置３１と接続される場合を考える。ホスト装置３１は、低速通信のＳＭＢｕｓ規格に準拠しておらず、バス１００ａにおいてＳＭＢｕｓ規格の信号線が含まれていない。すなわち、ホスト装置３１は、ＵＳＢ規格とＰＣＩ Ｅｘｐｒｅｓｓ規格には対応するがＳＭＢｕｓ規格には対応していない。この場合、ホスト装置３１が入出力ポート３５を介してメモリシステム１に接続されているのにも関わらず、ホストインタフェース２１０ａのＳＣＬ線およびＳＤＡ線は浮遊状態となってしまうことになる。
実施形態のメモリシステム１は、スイッチＳＷＣおよびＳＷＤとスイッチ制御回路２１５を備える。このため、入出力ポート３５のホスト装置３１側において、ＳＭＢｕｓ規格に準拠した端子への結線がなされていない場合であっても、信号線が浮遊状態となることを防ぐことができる。
（第１の実施形態の動作）
続いて、図５を参照して、この実施形態のメモリシステム１の動作を説明する。ホスト装置３０が入出力ポート３５に接続されていない初期状態において、スイッチ制御回路２１５は、スイッチＳＷＣおよびスイッチＳＷＤを閉状態に維持する（Ｓ５００）。これは、図２に示す状態であり、ホストインタフェース２１０ａのＳＣＬ線およびＳＤＡ線は、ホストインタフェース２１０ａ内部の抵抗器ＲＣおよび抵抗器ＲＤを介してグランド線にプルダウンされる（Ｓ５１０）。これにより、入力バッファ２１１および２１３の入力と出力バッファ２１２および２１４の出力はともにグランド線の電位に固定され、ホストインタフェース２１０ａの動作が安定し回路が保護される。
スイッチ制御回路２１５は、入力バッファ２１１および２１３を介して、ＳＣＬ線およびＳＤＡ線の入力信号の電位を監視している（Ｓ５２０）。ＳＣＬ線およびＳＤＡ線のレベルに変化がなければ（グランド線の電位が検出されれば）監視が継続される（Ｓ５３０でＮｏ）。
ＳＣＬ線またはＳＤＡ線に電源線ＶＤＤと同等の電位を検出すると（Ｓ５３０でＹｅｓ）、スイッチ制御回路２１５は、スイッチＳＷＣおよびスイッチＳＷＤを開放する（Ｓ５４０）。その結果、ＳＣＬ線およびＳＤＡ線は、抵抗器ＲＣおよび抵抗器ＲＤによるプルダウン状態から解除される。ＳＣＬ線またはＳＤＡ線に電源線ＶＤＤの電位が検出されたということは、ホスト装置３０内の抵抗器ＲＨＣまたは抵抗器ＲＨＤによりＳＣＬ線またはＳＤＡ線が電源線ＶＤＤにプルアップされたことを意味するから、ホスト装置３０が入出力ポート３５に接続されたことがわかる（Ｓ５５０）。
こうした一連の動作により、ホスト装置３０とメモリシステム１とを結ぶインタフェース線のデータ信号線（ＳＤＡ線）およびクロック信号線（ＳＣＬ線）は、常に電源線ＶＤＤにプルアップまたはグランド線にプルダウンされ、回路が安定動作するとともに回路を保護することができる。
実施形態のメモリシステム１によれば、ホスト装置３０が接続された場合にデータ信号線およびクロック信号線のメモリシステム１内におけるプルダウンが解除される。すなわち、ホスト装置３０に備えられた抵抗器ＲＨＣおよび抵抗器ＲＨＤにより電源線ＶＤＤにプルアップされる。一方、ホスト装置３０がメモリシステム１から切断されると、データ信号線およびクロック信号線がメモリシステム１内においてプルダウンされる。この動作により、ホストインタフェース２１０ａの入出力素子を安定化し破壊から保護することができる。
（第２の実施形態の構成）
続いて、図６および図７を参照して、第２の実施形態のメモリシステムを説明する。図２および図３に示す第１の実施形態に係るメモリシステム１では、ＳＣＬ線およびＳＤＡ線をプルダウンさせるスイッチおよび抵抗器を備えているが、図６および図７に示す第２の実施形態に係るメモリシステム２では、ＳＣＬ線およびＳＤＡ線をプルアップさせるスイッチおよび抵抗器を備えている。以下の説明において第１の実施形態と共通する機能要素については共通の符号を付して示し、重複する説明を省略する。
図６および図７に示すように、第２の実施形態に係るメモリシステム２は、コントローラ２０ａを備えており、コントローラ２０ａは、ホストインタフェース２１０ｃを備えている。ホストインタフェース２１０ｃは、低速通信のＳＭＢｕｓ規格に準拠するホストインタフェース２１０ｄと、高速通信のＰＣＩｅ規格に準拠するホストインタフェース２１０ｂとを有している。
ホストインタフェース２１０ｄは、ＳＣＬ線からクロック信号を受信する入力バッファ２１１と、ＳＤＡ線からデータ信号を受信する入力バッファ２１３とを有している。入力バッファ２１１は、受信したクロック信号をコントローラ２０ａの他の機能要素に送る。入力バッファ２１３は、受信したデータ信号をコントローラ２０ａの他の機能要素に送る。また、ホストインタフェース２１０ｄは、コントローラ２０ａの他の機能要素から受けたクロック信号についてＳＣＬ線を介してホスト装置３０に送る出力バッファ２１２を有している。同様に、ホストインタフェース２１０ｄは、コントローラ２０ａの他の機能要素から受けたデータ信号についてＳＤＡ線を介してホスト装置３０に送る出力バッファ２１４を有している。
ホストインタフェース２１０ｄは、更に、抵抗器ＲＣａ、抵抗器ＲＤａ、スイッチＳＷＣａ、およびスイッチＳＷＤａを有している。スイッチＳＷＣａは、電源線ＶＤＤに接続された一端と抵抗器ＲＣａに接続された他端とを有している。抵抗器ＲＣａは、入出力ポート３５に接続されるＳＣＬ線とスイッチＳＷＣａとの間に配される。スイッチＳＷＤａは、電源線ＶＤＤに接続された一端と抵抗器ＲＤａに接続された他端とを有している。抵抗器ＲＤａは、入出力ポート３５に接続されるＳＤＡ線とスイッチＳＷＤａとの間に配される。スイッチＳＷＣａおよびスイッチＳＷＤａは、例えば電子スイッチやトランジスタにより構成され、スイッチ制御回路２１５ａによりその開閉が制御される。
入出力ポート３５に接続されるＳＣＬ線は、入力バッファ２１１の入力、出力バッファ２１２の出力、および抵抗器ＲＣａの一端と接続されている。抵抗器ＲＣａの他端は、スイッチＳＷＣａを介して電源線ＶＤＤと接続されている。入力バッファ２１１の出力および出力バッファ２１２の入力は、コントローラ２０ａの他の機能要素と接続されている。
入出力ポート３５に接続されるＳＤＡ線は、入力バッファ２１３の入力、出力バッファ２１４の出力、および抵抗器ＲＤａの一端と接続されている。抵抗器ＲＤａの他端は、スイッチＳＷＤａを介して電源線ＶＤＤと接続されている。入力バッファ２１３の出力および出力バッファ２１４の入力は、コントローラ２０ａの他の機能要素と接続されている。
スイッチ制御回路２１５ａは、開閉条件に基づいてスイッチＳＷＣａおよびスイッチＳＷＤａを開閉する。開閉条件は、ホスト装置３０とメモリシステム２との間の通信が開始されたか否かを基準とする。より具体的には、スイッチ制御回路２１５ａは、スイッチＳＷＣａおよびスイッチＳＷＤａを閉じた状態で、ＳＣＬ線またはＳＤＡ線からクロック信号またはデータ信号の伝送開始を検出すれば、スイッチＳＷＣａおよびスイッチＳＷＤａを開放し、そうでなければスイッチＳＷＣａおよびスイッチＳＷＤａを閉じた状態を維持する。
すなわち、まず、スイッチ制御回路２１５ａは、スイッチＳＷＣａおよびスイッチＳＷＤａを閉じてＳＣＬ線およびＳＤＡ線を抵抗器ＲＣａおよび抵抗器ＲＤａを介して電源線ＶＤＤにプルアップする。この状態で、スイッチ制御回路２１５ａは、ホスト装置３０がメモリシステム２の入出力ポート３５に接続されずにＳＣＬ線およびＳＤＡ線が浮遊状態であることを検出する。この場合、スイッチ制御回路２１５ａは、スイッチＳＷＣａおよびスイッチＳＷＤａを閉じたままとしてＳＣＬ線およびＳＤＡ線を抵抗器ＲＣａおよび抵抗器ＲＤａを介してメモリシステム２内において電源線ＶＤＤにプルアップした状態を維持する。また、スイッチ制御回路２１５ａは、ホスト装置３０がメモリシステム２の入出力ポート３５に接続されＳＣＬ線またはＳＤＡ線からクロック信号またはデータ信号の伝送開始を検出した場合、スイッチＳＷＣａおよびスイッチＳＷＤａを開放してＳＣＬ線およびＳＤＡ線のメモリシステム２内におけるプルアップ状態を解除する。
図７は、第２の実施形態においてホスト装置３０がメモリシステム２に入出力ポート３５を介して接続された状態を示している。図７に示すように、ホスト装置３０は、インタフェース部ＩＦにおいて、ＳＣＬ線およびＳＤＡ線をそれぞれ抵抗器ＲＨＣおよび抵抗器ＲＨＤにより電源線ＶＤＤにプルアップしている。
スイッチ制御回路２１５ａは、ＳＣＬ線またはＳＤＡ線にクロック信号またはデータ信号の伝送開始を検出すると、スイッチＳＷＣａおよびスイッチＳＷＤａを開放する。これにより、ＳＣＬ線およびＳＤＡ線のメモリシステム２内の抵抗器ＲＣａおよび抵抗器ＲＤａは電源線ＶＤＤから切断され、ＳＣＬ線およびＳＤＡ線はホスト装置３０の電源線ＶＤＤにのみプルアップされる。
（信号伝送開始の検出）
図７に示すように、ホスト装置３０のＳＣＬ線およびＳＤＡ線は、電源線ＶＤＤにプルアップされ安定状態にある。ホスト装置３０がメモリシステム２に接続されると、無信号時のＳＣＬ線およびＳＤＡ線は電源線ＶＤＤの電位に固定される。無信号時のＳＣＬ線およびＳＤＡ線とは、ホスト装置３０からＳＣＬ線またはＳＤＡ線にクロック信号またはデータ信号の伝送が開始されていない状態である。一方、ホスト装置３０からＳＣＬ線またはＳＤＡ線にクロック信号またはデータ信号の伝送が開始されると、ＳＣＬ線やＳＤＡ線の電位が「Ｌ」となる。
図８は、実施形態におけるＳＭＢｕｓ規格に準拠したデータ波形を示している。図８に示すように、この規格に従って伝送されるデータ（ＳＣＬ線に流れるクロック信号に基づくＳＤＡ線に流れるデータ信号）の波形は、７ビットのSlaveアドレス・１ビットのコマンド・１ビットのＡＣＫからなるデータ列と、８ビットのレジスタアドレス・１ビットのＡＣＫからなるデータ列と、８ビットのデータ列・１ビットのＡＣＫからなるデータ列がこの順に連なっている。これらのデータ列は、スタートＳにおけるＳＣＬ線およびＳＤＡ線の「Ｈ」電位から「Ｌ」電位への遷移からスタートし、ストップＰにおけるＳＣＬ線およびＳＤＡ線の「Ｌ」電位から「Ｈ」電位への遷移により終了する。第２の実施形態に係るスイッチ制御回路２１５ａは、かかるスタートＳにおけるＳＣＬ線またはＳＤＡ線の「Ｈ」レベルから「Ｌ」レベルへの遷移を検出する。
ここで、「Ｈ」レベル（または電位）とは、論理値「Ｈ」を示し一般に電源線ＶＤＤの電位、「Ｌ」レベル（または電位）とは、論理値「Ｌ」を示し一般にグランド電位を意味するが、これには限定されない。例えば、「Ｈ」レベルは電源線ＶＤＤの電位に準じた高さの電位でもよい。「Ｌ」レベルはグランド線の電位に準じた高さの電位であってもよい。また、グランド線の電位は、負の電源線の電位であってもよい。具体的には、電源線ＶＤＤの電位の７０～１００％を「Ｈ」レベル、電源線ＶＤＤの電位の３０％から０％（グラウンド電位または電源線の負極電位）を「Ｌ」レベルとしてもよい。
すなわち、第２の実施形態に係るメモリシステム２は、ＳＣＬ線やＳＤＡ線に流れるクロック信号やデータ信号によるデータ列の伝送直前に現れる「Ｈ」レベルから「Ｌ」レベルへの電位の変化を検出し、スイッチＳＷＣａおよびスイッチＳＷＤａを開放する。従って、クロック信号やデータ信号の伝送時においては、ＳＣＬ線やＳＤＡ線はホスト装置３０内でのみのプルアップ状態となり、安定した信号伝送を行うことが可能になる。
なお、図８に示すように、データ伝送の開始に際しては、ＳＣＬ線上の「Ｈ」レベルから「Ｌ」レベルへの電位の遷移よりも、ＳＤＡ線上の「Ｈ」レベルから「Ｌ」レベルへの電位の遷移の方が、時間的に先に現れる。従って、スイッチ制御部２１５ａは、ＳＤＡ線に現れる「Ｈ」レベルから「Ｌ」レベルへの電位の遷移を検出する方が好ましい。
実施形態の変形例に係るメモリシステム２では、ＳＣＬ線またはＳＤＡ線に現れる「Ｈ」レベルから「Ｌ」レベルへの電位の遷移を検出することで、ホスト装置３０がオプションの低速通信（例えばＳＭＢｕｓ）における伝送開始を検出する。これにより、インタフェース規格に特段の付加機能を設けることなく、ホスト装置３０の接続の有無を検出することが可能になる。
（第２の実施形態の動作）
続いて、図９を参照して、この実施形態のメモリシステム２の動作を説明する。第２の実施形態に係るメモリシステム２は、第１の実施形態に係るメモリシステム１を変形したものであるから、共通する動作は共通の符号を付して示し、重複する説明を省略する。
ホスト装置３０が入出力ポート３５に接続されていない初期状態において、スイッチ制御回路２１５ａは、スイッチＳＷＣａおよびスイッチＳＷＤａを閉状態に維持する（Ｓ５００）。これは、図６に示す状態であり、ホストインタフェース２１０ｄのＳＣＬ線およびＳＤＡ線は、ホストインタフェース２１０ｄ内部の抵抗器ＲＣａおよび抵抗器ＲＤａを介して電源線ＶＤＤにプルアップされる（Ｓ５１５）。これにより、入力バッファ２１１および２１３の入力と出力バッファ２１２および２１４の出力はともに電源線ＶＤＤに接続され、ホストインタフェース２１０ｄの素子は保護される。
ホストインタフェース２１０ｄのスイッチ制御回路２１５ａは、入力バッファ２１１および２１３を介して、ＳＣＬ線およびＳＤＡ線における入力信号の電位を監視する（Ｓ５２０）。ＳＣＬ線およびＳＤＡ線のレベルに変化がなければ監視が継続される（Ｓ５３５でＮｏ）。この時点では、ホスト装置３０は入出力ポート３５を介してメモリシステム２に接続されているが、ＳＣＬ線やＳＤＡ線を介した通信はまだ開始されていない。
ＳＣＬ線またはＳＤＡ線においてクロック信号またはデータ信号の「Ｈ」から「Ｌ」への電位変化が検出されると（Ｓ５３５でＹｅｓ）、スイッチ制御回路２１５ａは、スイッチＳＷＣａおよびスイッチＳＷＤａを開放する（Ｓ５４０）。その結果、ＳＣＬ線およびＳＤＡ線は、抵抗器ＲＣａおよび抵抗器ＲＤａによるプルアップ状態から解除される。一方、ＳＣＬ線またはＳＤＡ線に「Ｈ」から「Ｌ」への電位変化が検出されたということは、ホスト装置３０内の抵抗器ＲＨＣまたは抵抗器ＲＨＤによりＳＣＬ線またはＳＤＡ線が電源線ＶＤＤにプルアップされたこと（およびその結果データ等の伝送が開始されたこと）を意味するから、ホスト装置３０がオプションの低速通信（例えばＳＭＢｕｓ）における伝送を開始したことがわかる（Ｓ５５０）。
ホストインタフェース２１０ｄのスイッチ制御回路２１５ａは、入力バッファ２１１および２１３を介して、ＳＣＬ線およびＳＤＡ線における入力信号の電位を監視する（Ｓ５６０）。具体的には、スイッチ制御回路２１５ａは、低速通信における伝送が完了したことを示すストップＰに関する入力信号の電位を監視する。入力信号の電位に変化がなければ監視が継続される（Ｓ５７０でＮｏ）。低速通信における伝送が完了した後、ストップＰにおけるＳＣＬ線およびＳＤＡ線の「Ｌ」電位から「Ｈ」電位への遷移を検出すると（Ｓ５７０でＹｅｓ）、スイッチ制御回路２１５ａは、スイッチＳＷＣａおよびスイッチＳＷＤａを閉じる（Ｓ５８０）。この動作により、ホストインタフェース２１０ｄのＳＣＬ線およびＳＤＡ線は、ホストインタフェース２１０ｄ内部の抵抗器ＲＣａおよび抵抗器ＲＤａを介して電源線ＶＤＤにプルアップされる（Ｓ５９０）。これにより、入力バッファ２１１および２１３の入力と出力バッファ２１２および２１４の出力はともに電源線ＶＤＤに再び接続され、ホストインタフェース２１０ｄの素子は保護される。
こうした一連の動作により、ホスト装置３０とメモリシステム２とを結ぶインタフェース線のデータ信号線（ＳＤＡ線およびクロック信号線（ＳＣＬ線）は、常に電源線ＶＤＤにプルアップされ、回路が安定動作するとともに回路を保護することができる。
なお、第２の実施形態に係るメモリシステム２では、ホスト装置３０が入出力ポート３５に接続されＳＣＬ線およびＳＤＡ線にデータ伝送がない場合においても、メモリシステム２内でのＳＣＬ線およびＳＤＡ線のプルアップがなされている。すなわち、ホスト装置３０内とメモリシステム２内の両方においてプルアップがなされているが、ＳＣＬ線およびＳＤＡ線の電位が安定している点でホストインタフェース２１０ｄに含まれる素子の保護には支障がない。また、データ伝送の開始以降には、メモリシステム２内のプルアップが解除されるから、データ伝送における不具合も生じない。スイッチの意義については、第１の実施形態に係るメモリシステム１と同様である。
実施形態の変形例に係るメモリシステム２によれば、ホスト装置３０がオプションの低速通信（例えばＳＭＢｕｓ）におけるデータ伝送が開始された場合に、データ信号線およびクロック信号線のメモリシステム２内におけるプルアップが解除される。すなわち、ホスト装置３０に備えられた抵抗器ＲＨＣおよび抵抗器ＲＨＤだけにより電源線ＶＤＤにプルアップされる。一方、ホスト装置３０からメモリシステム２へのデータ伝送が終了すると、データ信号線およびクロック信号線がホスト装置３０内およびメモリシステム２内においてプルアップされる。この一連の動作により、ホストインタフェース２１０ｄに含まれる素子を保護することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２…メモリシステム、
１０…ＮＡＮＤ型フラッシュメモリ、
１１…メモリチップ、
２０，２０ａ…コントローラ、
２１０，２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ…ホストインタフェース、
２２０…ＲＡＭ、
２３０…ＣＰＵ、
２４０…バッファ、
２５０…ＮＡＮＤインタフェース、
２６０…ＲＡＭインタフェース
３０，３１…ホスト装置、
３５…入出力ポート、
４０…ＮＡＮＤバス、
１００，１００ａ…バス。

Claims (8)

  1. データを記憶する不揮発性のメモリを備えるメモリシステムであって、
    ホストに接続可能なコネクタ部と、
    前記ホストから前記コネクタ部を介して受信した前記メモリに対する命令を実行するメモリコントローラと、
    を備え、
    前記メモリコントローラは、
    前記ホストから前記コネクタ部を介して送られる信号を伝送する信号線と、
    前記信号線と前記メモリシステムの基準電位となる配線との間に電気的に接続される抵抗器と、
    前記抵抗器と直列に接続され、前記信号線および前記基準電位となる配線間の前記接続を開閉可能なスイッチと、
    前記信号線の電位の状態に変化があった場合に前記スイッチを開放し、前記信号線の前記電位の状態に変化がない場合に前記スイッチを閉じるスイッチ制御回路と
    を具備するメモリシステム。
  2. 前記抵抗器は、前記信号線を前記基準電位である前記メモリシステムのグランド線に電気的に接続し、
    前記スイッチ制御回路は、前記信号線上に正の電源電圧に対応する電位が発生した場合に前記スイッチを開放する請求項１記載のメモリシステム
  3. 前記抵抗器は、前記信号線を前記基準電位である前記メモリシステムの正の電源電圧線に電気的に接続し、
    前記スイッチ制御回路は、前記信号線上に論理値「Ｈ」レベルに対応する電位から論理値「Ｌ」レベルに対応する電位への変化があった場合に前記スイッチを開放する請求項１記載のメモリシステム。
  4. 前記信号線は、クロック信号を伝送するクロック信号線と、データ信号を伝送するデータ信号線とを含み、
    前記スイッチ制御回路は、前記クロック信号線上または前記データ信号線上に論理値「Ｈ」レベルに対応する電位から論理値「Ｌ」レベルに対応する電位への変化があった場合に前記スイッチを開放する請求項１記載のメモリシステム。
  5. 前記ホストは、前記信号線と前記ホストの基準電位となる配線との間に電気的に接続される抵抗器を備えることを特徴とする請求項１ないし４のいずれか１項に記載のメモリシステム。
  6. 前記コントローラは、互いに異なるインタフェース規格に準拠した複数の信号線を備えることを特徴とする請求項１ないし５のいずれか１項に記載のメモリシステム。
  7. 前記複数の信号線は、前記メモリに対する命令に関する信号を伝送する第１信号線と、前記ホストから送られる前記信号を伝送する前記信号線である第２信号線と、を含むことを特徴とする請求項６に記載のメモリシステム。
  8. データを記憶する不揮発性のメモリを備えるメモリシステムの制御方法であって、前記メモリシステムは、ホストに接続可能なコネクタ部と、前記ホストから送られる信号を伝送する信号線と前記メモリシステムの基準電位となる配線との間に電気的に接続される抵抗器と、を備え、
    前記信号線上の電位の状態を監視し、
    前記信号線の前記電位の状態に変化があった場合に前記信号線と前記基準電位となる配線との間の接続を電気的に開放することと、
    前記信号線の電位の状態に変化がない場合に前記信号線と前記基準電位となる配線との間の接続を電気的に閉じることと、
    を特徴とする制御方法。
JP2021038560A 2021-03-10 2021-03-10 メモリシステムおよび制御方法 Pending JP2022138595A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021038560A JP2022138595A (ja) 2021-03-10 2021-03-10 メモリシステムおよび制御方法
TW110128887A TWI788943B (zh) 2021-03-10 2021-08-05 記憶體系統及其控制方法
CN202110930195.XA CN115080467B (zh) 2021-03-10 2021-08-13 存储器系统及其控制方法
US17/469,486 US11762594B2 (en) 2021-03-10 2021-09-08 Memory system and method of controlling thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021038560A JP2022138595A (ja) 2021-03-10 2021-03-10 メモリシステムおよび制御方法

Publications (1)

Publication Number Publication Date
JP2022138595A true JP2022138595A (ja) 2022-09-26

Family

ID=83193811

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021038560A Pending JP2022138595A (ja) 2021-03-10 2021-03-10 メモリシステムおよび制御方法

Country Status (4)

Country Link
US (1) US11762594B2 (ja)
JP (1) JP2022138595A (ja)
CN (1) CN115080467B (ja)
TW (1) TWI788943B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022138595A (ja) * 2021-03-10 2022-09-26 キオクシア株式会社 メモリシステムおよび制御方法
JP7375796B2 (ja) * 2021-09-09 2023-11-08 カシオ計算機株式会社 電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186530A (ja) * 1997-09-05 1999-03-30 Fujitsu Ltd メモリ回路
DE112011106185B3 (de) * 2010-03-02 2023-05-04 Semiconductor Energy Laboratory Co., Ltd. Impulssignal-Ausgangsschaltung und Schieberegister
CN106030451B (zh) * 2014-02-28 2021-03-12 株式会社半导体能源研究所 电子设备
US9639291B2 (en) * 2014-09-10 2017-05-02 Kabushiki Kaisha Toshiba Memory system
TWI688211B (zh) * 2015-01-29 2020-03-11 日商半導體能源研究所股份有限公司 半導體裝置、電子組件及電子裝置
JP6644529B2 (ja) * 2015-11-27 2020-02-12 旭化成エレクトロニクス株式会社 デバイス、駆動装置、およびシステム
KR20180095765A (ko) 2017-02-17 2018-08-28 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US10551897B2 (en) 2017-06-07 2020-02-04 Intel Corporation Combining presence detect pin with device management bus reset and power disable
JP2019053616A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 メモリシステム
JP2020161201A (ja) 2019-03-27 2020-10-01 キオクシア株式会社 半導体記憶装置
JP6856691B2 (ja) * 2019-03-28 2021-04-07 キオクシア株式会社 不揮発性半導体記憶装置及びメモリシステム
JP2021039804A (ja) * 2019-09-02 2021-03-11 キオクシア株式会社 メモリシステム
JP2021149239A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 メモリシステム
JP2022138595A (ja) * 2021-03-10 2022-09-26 キオクシア株式会社 メモリシステムおよび制御方法

Also Published As

Publication number Publication date
CN115080467B (zh) 2024-01-19
TW202236108A (zh) 2022-09-16
CN115080467A (zh) 2022-09-20
US20220291868A1 (en) 2022-09-15
US11762594B2 (en) 2023-09-19
TWI788943B (zh) 2023-01-01

Similar Documents

Publication Publication Date Title
US11016837B2 (en) Memory module register access
US11380667B2 (en) Memory device with a multiplexed command/address bus
US8200852B2 (en) Multi-mode dongle for peripheral devices and associated methods
JP2022138595A (ja) メモリシステムおよび制御方法
WO2018113128A1 (zh) 即插即用设备的识别方法和电子设备
KR20150079492A (ko) 멀티모드 핀아웃을 갖는 플래시 메모리 컨트롤러
TWI760615B (zh) 用於進行記憶裝置之寫保護指令之偵測控制的方法、控制晶片以及電子裝置
JP2001307025A (ja) Ｉ／ｏ装置および電子機器
US7930532B2 (en) Systems and methods for basic input output system (BIOS) management
US10191533B2 (en) Method of enabling sleep mode, memory control circuit unit and storage apparatus
US10658046B2 (en) Memory device and method for operating the same
CN106919343B (zh) 周边接口电路与周边存储器系统
US20070005847A1 (en) Data transfer control device and electronic instrument
US20070005851A1 (en) Data transfer control device and electronic instrument
US20180040355A1 (en) Semiconductor devices and semiconductor systems
TWI752838B (zh) 電子裝置、記憶體系統及傳送方法
US11163348B2 (en) Connectors that connect a storage device and power supply control device, and related power supply control devices and host interface devices
US6115773A (en) Circuit for detecting improper bus termination on a SCSI bus
TWI587145B (zh) 通道切換裝置、記憶體儲存裝置及通道切換方法
US11587599B2 (en) Memory system, memory chip, and controller for two different voltage ranges
CN112309444B (zh) 存储器接口电路、存储器存储装置及设定状态检测方法
US11956951B2 (en) Semiconductor integrated circuit
KR100883840B1 (ko) 이이피롬 보호 장치 및 방법
JP2023118461A (ja) メモリシステム、制御方法
US8995209B2 (en) Semiconductor integrated circuit and method for monitoring reference voltage thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230911