JP2023118461A - メモリシステム、制御方法 - Google Patents

メモリシステム、制御方法 Download PDF

Info

Publication number
JP2023118461A
JP2023118461A JP2022021423A JP2022021423A JP2023118461A JP 2023118461 A JP2023118461 A JP 2023118461A JP 2022021423 A JP2022021423 A JP 2022021423A JP 2022021423 A JP2022021423 A JP 2022021423A JP 2023118461 A JP2023118461 A JP 2023118461A
Authority
JP
Japan
Prior art keywords
terminal
mode
spi
command
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022021423A
Other languages
English (en)
Inventor
清貴 林
Seiki Hayashi
杏子 庄司
Kyoko Shoji
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022021423A priority Critical patent/JP2023118461A/ja
Priority to US17/897,064 priority patent/US20230259277A1/en
Publication of JP2023118461A publication Critical patent/JP2023118461A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G06F3/0605—Improving or facilitating administration, e.g. storage management by facilitating the interaction with a user or administrator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Information Transfer Systems (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】簡単な構成によりインタフェースの機能を無効化することのできるメモリシステムを提供することを目的とする。【解決手段】実施形態のメモリシステムは、データを記憶する不揮発性のメモリと、メモリに対するコマンドおよびデータを受信可能な第１の端子およびメモリの動作を制御する制御指示を受信可能な第１のモードまたはデータを受信可能な第２のモードで動作する場合にデータ入出力端子として機能する第２の端子を有しコマンドを実行可能なＳＰＩコントローラと、を備える。ＳＰＩコントローラは、第１の端子を介してコマンドを受信し、受信したコマンドが第２のモードに対応するコマンドか否かを判定し、判定の結果、コマンドが第２のモードに対応する場合に第２の端子の第１のモードの動作を無効化することを特徴とする。【選択図】図１

Description

本実施形態は、メモリシステムおよび制御方法に関する。
近年、システムの高機能化に伴い、内蔵メモリ容量は拡大の一途を辿っている。システムの内蔵メモリの大容量化に伴い、半導体メモリを搭載するシステムが増大している。このような状況において、システム内部では汎用性の高いシリアル・ペリフェラル・インタフェース（Serial Peripheral Interface; SPI）が使用されており、ＳＰＩ ＮＯＲやＳＰＩ ＮＡＮＤの需要が増加してきている。ＳＰＩ ＮＯＲは、ＳＰＩと互換性のあるインタフェースをもつＮＯＲ型メモリ、ＳＰＩ ＮＡＮＤは、ＳＰＩと互換性のあるインタフェースをもつＮＡＮＤ型メモリである。ＳＰＩ ＮＯＲやＳＰＩ ＮＡＮＤにおけるＳＰＩは、６端子で制御が可能である。そのため、少ない端子数の小型パッケージにて、Ｇｂｉｔ（ギガビット）クラスの大容量メモリを実現することができ、実装基板の面積削減に有効である。
ＳＰＩを有する半導体記憶装置（すなわちSPI NOR, SPI NAND）は、電源（Ｖｃｃ）、グランド（Ｖｓｓ）、アクティブ・ロー・チップ・セレクト（／ＣＳ）、シリアルクロック（ＳＣＫ）、シリアルデータ入力（ＳＩ）、シリアルデータ出力（ＳＯ）、アクティブ・ロー・ホールド入力（／ＨＯＬＤ）、およびライトプロテクト（／ＷＰ）に対応する外部接続端子を備えている。このうち、／ＨＯＬＤ端子は、進行中のデータ転送を一時停止する機能を提供する。すなわち、ホストデバイスから／ＨＯＬＤ端子へ与える入力を、「Ｈ」レベル入力（ＶＩＨ）から「Ｌ」レベル入力（ＶＩＬ）とすると、コマンドやデータの入力や出力の動作を中断させることができる。ここで「Ｈ」レベルとは、電源Ｖｃｃの電圧レベルと同一か略同一の電圧値、「Ｌ」レベルとは、グランドＶｓｓの電圧レベルと同一か略同一の電圧値である。
ＳＰＩは、複数の動作モードをサポートする。動作モードのうち、基本的なシングルＳＰＩモードは、ＳＩをシリアルデータ入力、ＳＯをシリアルデータ出力として用いる。これに対して、ＳＩおよびＳＯを双方向データ端子として用いることで、シングルＳＰＩモードの２倍のデータレート動作を可能にするデュアルＳＰＩモードや、ＳＩ，ＳＯに加えて／ＷＰや／ＨＯＬＤを双方向データ端子として使用するクワッドＳＰＩモードが知られている。近年ではインタフェースの高速化の要求から、クワッドＳＰＩモードを使用する例が増加している。
標準的なＳＰＩは一般に６端子で制御するから、クワッドＳＰＩモードでは一つの端子（ピン）で複数の機能を担う必要がある。例えば、ＳＩ端子についてシリアルデータ入力（ＳＩ）とシリアルデータ入出力（ＳＯＩ０）、ＳＯ端子についてシリアルデータ出力（ＳＯ）とシリアルデータ入出力（ＳＯＩ１）、／ＷＰ端子についてライトプロテクト（／ＷＰ）とシリアルデータ入出力（ＳＯＩ２）、／ＨＯＬＤ端子についてアクティブ・ロー・ホールド（／ＨＯＬＤ）とシリアルデータ入出力（ＳＯＩ３）のように、それぞれの端子とアサインされる機能とを共有させることで、６端子で４ビットのデータ入出力を実現することができる。
特開２０１４－１０６６０４ 米国特許明細書第７，５５８，９００号 米国特許明細書第９，３２４，４５０号
実施形態のメモリシステムは、より簡潔にインタフェースの機能を無効化することのできるメモリシステムを提供することを目的とする。
実施形態のメモリシステムは、データを記憶する不揮発性のメモリと、メモリに対するコマンドおよびデータを受信可能な第１の端子およびメモリの動作を制御する制御指示を受信可能な第１のモードまたはデータを受信可能な第２のモードで動作する場合にデータ入出力端子として機能する第２の端子を有しコマンドを実行可能なＳＰＩコントローラと、を備える。ＳＰＩコントローラは、第１の端子を介してコマンドを受信し、受信したコマンドが第２のモードに対応するコマンドか否かを判定し、判定の結果、コマンドが第２のモードに対応する場合に第２の端子の第１のモードの動作を無効化することを特徴とする。
第１の実施形態に係るメモリシステムの構成を示すブロック図である。 第１の実施形態に係るメモリシステムの動作を示すフローチャートである。 第１の実施形態に係るメモリシステムのデータシーケンスを示す図である。 第２の実施形態に係るメモリシステムの構成を示すブロック図である。 第２の実施形態に係るメモリシステムの動作を示すフローチャートである。 第２の実施形態に係るメモリシステムの動作を示すフローチャートである。
（第１の実施形態の構成）
図１は、実施形態のメモリシステム１０の構成の一例を示す図である。図１に示すように、メモリシステム１０は、バスを介してホスト２０と接続可能である。ホスト２０は、例えば、ＳｏＣ（System-On-a-Chip）として構成される半導体回路である。メモリシステム１０は、例えばホスト２０の外部記憶装置として機能する。ホスト２０は、メモリシステム１０に対して要求を発行することができる。要求は、リード要求およびライト要求を含む。
メモリシステム１０は、例えば、シリアル・ペリフェラル・インタフェース（Serial Peripheral Interface; SPI）を有するＮＡＮＤ型フラッシュメモリである。ホスト２０は、メモリシステム１０からデータを読み出しまたは書き出す機能を有する。メモリシステム１０は、ＳＰＩコントローラ１００と、メモリセル１１０を有している。メモリセル１１０は、例えばシリアルフラッシュメモリチップ（図示せず）を含んでいる。シリアルフラッシュメモリチップは、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。ＳＰＩコントローラ１００は、ＳＰＩと互換性を持つ方法によりメモリセル１１０へのアクセスを実現する。
ＳＰＩコントローラ１００は、ＳＰＩデコーダ１２０、データバッファ１３０、コマンドレジスタ１４０、アドレスレジスタ１５０、ステータスレジスタ１６０を含んでいる。ＳＰＩデコーダ１２０は、ＳＰＩと互換性を持つ方法により入力される要求（コマンド）、アドレス、データをデコードし、コマンドを実行する演算ブロックである。ＳＰＩデコーダ１２０は、入力されたコマンドおよびアドレスに応じてメモリセル１１０からデータを読み出すことができる。
データバッファ１３０は、メモリセル１１０に書き込むためのデータや、メモリセル１１０から読み出したデータを一時的に記憶する。コマンドレジスタ１４０は、ＳＰＩデコーダ１２０がデコードしたコマンドを一時的に記憶する。アドレスレジスタ１５０は、ＳＰＩデコーダ１２０がデコードしたアドレスを一時的に記憶する。ステータスレジスタ１６０は、ＳＰＩデコーダ１２０が実行したコマンドによりメモリセル１１０から読み出した状態（ステータス）を一時的に記憶する。
ホスト２０は、外部インタフェース（Ext I/F）２１０、ＣＰＵ（Central Processing Unit）２３０、バッファメモリ（Buffer）２４０、ＮＡＮＤインタフェース（NAND I/F）２５０、およびＲＡＭインタフェース（RAM I/F）２６０を備えている。これらの各部は、内部バスにより互いに通信可能に接続される。
ホスト２０は、メモリシステム１０に対してプログラム処理、リード処理、イレース処理などを行う。ホスト２０は、例えばＳｏＣ（System-On-a-Chip）として構成される半導体回路である。ホスト２０は、ＦＰＧＡ（Field-Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）として構成されてもよい。ホスト２０は、複数のチップによって構成されてもよい。ホスト２０の各機能は、ソフトウェア（ファームウェア）を実行するＣＰＵ２３０、専用ハードウェア、またはこれらの組み合わせによって実現され得る。ＣＰＵ２３０は、ホスト２０の動作を制御する。
外部インタフェース２１０は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）（登録商標）規格、ＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ（登録商標）（PCIe）規格、またはＳＭＢｕｓ（System Management Bus）（登録商標）規格などのインタフェース規格に準拠したバスを介して他の外部機器（図示せず）と接続され、ホスト２０と外部機器との間の通信を実現する。
ＮＡＮＤインタフェース２５０は、メモリシステム１０と接続され、ホスト２０とＳＰＩコントローラ１００との通信を実行する。ＲＡＭインタフェース２６０は、ＲＡＭ２２０と接続され、ホスト２０とＲＡＭ２２０との通信を実行する。
ＲＡＭ２２０は、ＲＡＭインタフェース２６０を介してＣＰＵ２３０に作業領域を提供する。バッファメモリ２４０は、メモリシステム１０に送信されるデータ、およびメモリシステム１０から受信したデータを一時的に保持する。ＲＡＭ２２０およびバッファメモリ２４０は、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって実現され得る。なお、ＲＡＭ２２０およびバッファメモリ２４０を構成するメモリの種類は、これらに限定されない。バッファメモリ２４０は、ホスト２０の外部に実装されてもよい。
メモリシステム１０は、少なくとも６つの入出力端子を有しており、それぞれがホスト２０と接続されるように構成される。図１に示す例では、ＳＣＫ端子、ＣＳ端子、ＳＩ／ＳＩＯ０端子、ＳＯ／ＳＩＯ１端子、ＷＰ／ＳＩＯ２端子、およびＨＯＬＤ／ＳＩＯ３端子が示されている。
（ＳＰＩにおける複数の機能と端子の共有）
ＳＣＫ端子は、シリアルクロックを受ける入力端子であり、ホスト２０から所定のクロック信号を受ける。ＣＳ端子は、チップセレクト機能を担う端子であり、メモリシステム１０が複数設けられている場合にコマンド対象のメモリシステム１０を特定する機能をもつ。
ＳＩ／ＳＩＯ０端子は、標準シリアル入力データを受ける入力端子であるとともに、デュアルＳＰＩモードやクアッドＳＰＩモードで動作する場合にデータ入出力端子としても機能する。ＳＯ／ＳＩＯ１端子は、標準シリアル出力データを出力する出力端子であるとともに、デュアルＳＰＩモードやクアッドＳＰＩモードで動作する場合にデータ入出力端子としても機能する。ＷＰ／ＳＩＯ２端子は、標準ＳＰＩモードにおいてハードウェア書込み保護機能の制御を受ける入力端子であるとともに、クアッドＳＰＩモードで動作する場合にデータ入出力端子としても機能する。ＨＯＬＤ／ＳＩＯ３端子は、標準ＳＰＩモードおよびデュアルＳＰＩモードにおいてデータ入力停止の制御を受ける入力端子であるとともに、クアッドＳＰＩモードで動作する場合にデータ入出力端子としても機能する。すなわち、ＳＩ／ＳＩＯ０端子、ＳＯ／ＳＩＯ１端子、ＷＰ／ＳＩＯ２端子、およびＨＯＬＤ／ＳＩＯ３端子は、複数の機能を一つの端子で共有している。
複数の機能について一つの端子を共用する場合、不要な機能を止める必要がある。例えば、クアッドＳＰＩモードを使用する場合、ＳＯＩ３の機能を有効にするにはアクティブ・ロー・ホールド（／ＨＯＬＤ）機能を無効（Ｄｉｓａｂｌｅ）にする必要がある。アクティブ・ロー・ホールド（／ＨＯＬＤ）機能を無効にするには、例えば設定コマンドを与えてＳｅｔ Ｆｅａｔｕｒｅ機能やＧｅｔ Ｆｅａｔｕｒｅ機能をあらかじめ実行する必要がある。ただし、設定コマンドによる設定は、システムの電源をオフにすると元に戻ってしまう。従って、電源をオンにする度に設定する必要がある。
実施形態のメモリシステムは、かかる設定コマンドを用いずにクアッドＳＰＩ動作のデータ受信を可能にする。具体的には、ＳＰＩデコーダ１２０が、クアッドＳＰＩモードのコマンドである「Program Load x4(32h)」を受信したかどうかを判定し、判定結果に基づいてＨＯＬＤ機能を無効化させる。コマンド「Program Load x4(32h)」は、４ビット単位でプログラムをロードするコマンドである。このコマンドを実行する場合、（１）「Write Enable」（書込み可能化）、（２）「Program Load」（プログラムロード）、（３）「Program Execute」（プログラム実行）、および（４）「Get Feature」（システムステータス取得）の一連のコマンドシーケンスが動作する。実施形態のメモリシステムは、このうち（２）「Program Load」を判定に用いている。
以下、図１ないし図３を参照して、実施形態のメモリシステムの動作を説明する。図３に示すように、メモリシステム１０において、ＳＣＫ端子にはシリアルクロックが入力される。ＣＳ端子は、通常「Ｈ」レベルに維持されており、ＳＰＩデコーダ１２０がＣＳ端子における「Ｈ」レベルから「Ｌ」レベルへの遷移を検出すると（Ｓ５００のＹｅｓ）、ＳＰＩデコーダ１２０はＳＩ／ＳＩＯ０端子を通じてコマンドを受信する。ＳＰＩデコーダ１２０がコマンドを受信すると、ＳＰＩデコーダ１２０は、受信したコマンドをコマンドレジスタ１４０に記憶させる。ＳＰＩデコーダ１２０は、コマンドレジスタ１４０に記録されたコマンドをデコードする（Ｓ５１０）。図３に示す例では、ＳＰＩデコーダ１２０は「１１００１０」（３２ｈ）のビット列を受信しており、ＳＰＩデコーダ１２０は、このビット列の内容をデコードする。
ＳＰＩデコーダ１２０は、デコードしたコマンドが「Program Load x4 (32h)」であるか否かを判定する（Ｓ５２０）。コマンド「Program Load x4 (32h)」は、ＳＩ／ＳＩＯ０端子、ＳＯ／ＳＩＯ１端子、ＷＰ／ＳＩＯ２端子、およびＨＯＬＤ／ＳＩＯ３端子の４つの端子を用いてプログラムをロードする。従って、コマンド「Program Load x4 (32h)」を受信したということは、続くデータについてはＨＯＬＤ／ＳＩＯ３端子がデータ入出力端子として用いられることを意味している。
受信したビット列がコマンド「Program Load x4 (32h)」である場合（Ｓ５２０でＹｅｓ）、ＳＰＩデコーダ１２０は、続くカラムアドレスの受信を開始する。並行して、ＳＰＩデコーダ１２０は、／ＨＯＬＤ機能を無効化する（Ｓ５３０）。このとき、／ＨＯＬＤ機能の無効化は、カラムアドレスの受信期間中（図３における「機能設定期間」）に行う。さらに続くデータバイトの受信に備えるためである。図３に示す例では、受信したビット列は３２ｈであり、「Program Load x4 (32h)」に対応する。ＳＰＩデコーダ１２０は、続く４ビットのダミービットと、１２ビットのカラムアドレスを受信する。ＳＰＩデコーダ１２０は、受信したカラムアドレスをアドレスレジスタ１５０に記憶させる。
ＳＰＩデコーダ１２０は、ＳＩ／ＳＩＯ０端子、ＳＯ／ＳＩＯ１端子、ＷＰ／ＳＩＯ２端子、およびＨＯＬＤ／ＳＩＯ３端子の４つの端子を用いてプログラムデータを受信する（Ｓ５４０）。図３に示すように、このとき受信するプログラムデータは、４ビットずつ受信され、８ビット単位のバイトデータとなる。受信したプログラムデータは、データバッファ１３０に記憶される。
ＳＰＩデコーダ１２０は、ＣＳ端子のレベルを監視している（Ｓ５５０）。ＣＳ端子のレベルが「Ｌ」の間は（Ｓ５５０でＮｏ）、データの受信を継続する。ＳＰＩデコーダ１２０がＣＳ端子に入力されるレベルの「Ｌ」から「Ｈ」への遷移を検出すると（Ｓ５５０でＹｅｓ）、ＳＰＩデコーダ１２０は、データの受信を終了する。
ＳＰＩデコーダ１２０がデコードしたコマンドが「Program Load x4 (32h)」であるか否かを判定した結果、受信したビット列がコマンド「Program Load x4 (32h)」ではない場合（Ｓ５２０でＮｏ）、処理を終了する。
このように、実施形態のメモリシステムによれば、クアッドＳＰＩモードにて用いられるコマンドを受信することにより、機能を共有する端子について不要な機能を無効化することができる。また、コマンドを受信した際にその都度モードの判定を行うので、システムの電源がオフとなった場合でも機能を再設定するコマンドを省略することができる。なお、上記説明した例では、ＳＰＩを有するＮＡＮＤ型フラッシュメモリを用いているが、これには限定されない。ＳＰＩを有するＮＯＲ型フラッシュメモリでも同様の効果を奏することができる。
（第２の実施形態）
続いて、図４ないし図６を参照して、第２の実施形態に係るメモリシステムについて説明する。図４に示すように、第２の実施形態に係るメモリシステム２は、第１の実施形態に係るメモリシステム１の構成のうちＳＰＩコントローラの構成を変更したものである。以下の説明において、第１の実施形態と共通する要素については共通の符号を付して示し、重複する説明は省略する。
図４に示すように、メモリシステム１２は、ＳＰＩコントローラ１０２と、メモリセル１１０を有している。ＳＰＩコントローラ１０２は、ＳＰＩによりメモリセル１１０へのアクセスを実現する。
ＳＰＩコントローラ１０２は、ＳＰＩデコーダ１２２、データバッファ１３０、コマンドレジスタ１４０、アドレスレジスタ１５０、ステータスレジスタ１６０を含んでいる。ＳＰＩデコーダ１２２は、ＳＰＩに準拠して入力される要求（コマンド）、アドレス、データをデコードし、コマンドを実行する演算ブロックである。ＳＰＩデコーダ１２２は、入力されたコマンドおよびアドレスに応じてメモリセル１１０からデータを読み出すことができる。ＳＰＩデコーダ１２２は、第１の実施形態におけるＳＰＩデコーダ１２０と比較して、クアッドＳＰＩモードによるデータ伝送を判定するためのコマンドの種類が異なっている。すなわち、第２の実施形態では、ＳＰＩデコーダ１２２は、ホスト２０から送られるコマンドが、「Program Load Random Data x4 (34h or C4h)」であるか否かを判定している。
コマンド「Program Load Random Data x4 (34h or C4h)」は、４ビット単位でプログラムをロードするコマンドである。このコマンドを実行する場合、（１）「Write Enable」（書込み可能化）、（２）「Program Load Random Data」（プログラムロード）、（３）「Program Execute」（プログラム実行）、および（４）「Get Feature」（システムステータス取得）の一連のコマンドシーケンスが動作する。実施形態のメモリシステムは、このうち（２）「Program Load Random Data」を判定に用いている。
以下、図４ないし図６を参照して、第２の実施形態のメモリシステム２の動作を説明する。図６に示すように、メモリシステム１２において、ＳＣＫ端子にはシリアルクロックが入力される。ＣＳ端子は、通常「Ｈ」レベルに維持されており、ＳＰＩデコーダ１２２がＣＳ端子における「Ｈ」レベルから「Ｌ」レベルへの遷移を検出すると（Ｓ６００のＹｅｓ）、ＳＰＩデコーダ１２２はＳＩ／ＳＩＯ０端子を通じてコマンドを受信する。ＳＰＩデコーダ１２２がコマンドを受信すると、ＳＰＩデコーダ１２２は、受信したコマンドをコマンドレジスタ１４０に記憶させる。ＳＰＩデコーダ１２２は、コマンドレジスタ１４０に記録されたコマンドをデコードする（Ｓ６１０）。図６に示す例では、ＳＰＩデコーダ１２２は「１１０１００」（３４ｈ）のビット列を受信しており、ＳＰＩデコーダ１２２は、このビット列の内容をデコードする。ＳＰＩデコーダ１２２が「１１０００１００」（Ｃ４ｈ）のビット列を受信した場合も同様である。
ＳＰＩデコーダ１２２は、デコードしたコマンドが「Program Load Random Data x4 (34hまたはC4h)」であるか否かを判定する（Ｓ６２０）。コマンド「Program Load Random Data x4 (34hまたはC4h)」は、ＳＩ／ＳＩＯ０端子、ＳＯ／ＳＩＯ１端子、ＷＰ／ＳＩＯ２端子、およびＨＯＬＤ／ＳＩＯ３端子の４つの端子を用いてプログラムをロードする。従って、コマンド「Program Load Random Data x4 (34hまたはC4h)」を受信したということは、続くデータについてはＨＯＬＤ／ＳＩＯ３端子がデータ入出力端子として用いられることを意味している。
受信したビット列がコマンド「Program Load Random Data x4 (34hまたはC4h)」である場合（Ｓ６２０でＹｅｓ）、ＳＰＩデコーダ１２２は、続くカラムアドレスの受信を開始する。並行して、ＳＰＩデコーダ１２２は、／ＨＯＬＤ機能を無効化する（Ｓ６３０）。このとき、／ＨＯＬＤ機能の無効化は、カラムアドレスの受信期間中（図６における「機能設定期間」）に行う。さらに続くデータバイトの受信に備えるためである。図６に示す例では、受信したビット列は３４ｈであり、「Program Load Random Data x4 (34h)」に対応する。ＳＰＩデコーダ１２２は、続く４ビットのダミービットと、１２ビットのカラムアドレスを受信する。ＳＰＩデコーダ１２２は、受信したカラムアドレスをアドレスレジスタ１５０に記憶させる。
ＳＰＩデコーダ１２２は、ＳＩ／ＳＩＯ０端子、ＳＯ／ＳＩＯ１端子、ＷＰ／ＳＩＯ２端子、およびＨＯＬＤ／ＳＩＯ３端子の４つの端子を用いてプログラムデータを受信する（Ｓ６４０）。図６に示すように、このとき受信するプログラムデータは、４ビットずつ受信され、８ビット単位のバイトデータとなる。受信したプログラムデータは、データバッファ１３０に記憶される。
ＳＰＩデコーダ１２２は、ＣＳ端子のレベルを監視している（Ｓ６５０）。ＣＳ端子のレベルが「Ｌ」の間は（Ｓ６５０でＮｏ）、データの受信を継続する。ＳＰＩデコーダ１２２がＣＳ端子に入力されるレベルの「Ｌ」から「Ｈ」への遷移を検出すると（Ｓ６５０でＹｅｓ）、ＳＰＩデコーダ１２２は、データの受信を終了する。
ＳＰＩデコーダ１２２がデコードしたコマンドが「Program Load Random Data x4 (34hまたはC4h)」であるか否かを判定した結果、受信したビット列がコマンド「Program Load Random Data x4 (34hまたはC4h)」ではない場合（Ｓ６２０でＮｏ）、処理を終了する。
このように、実施形態のメモリシステムによれば、クアッドＳＰＩモードにて用いられるコマンドを受信することにより、機能を共有する端子について不要な機能を無効化することができる。また、コマンドを受信した際にその都度モードの判定を行うので、システムの電源がオフとなった場合でも機能を制御するコマンドを省略することができる。なお、上記説明した例では、ＳＰＩを有するＮＡＮＤ型フラッシュメモリを用いているが、これには限定されない。ＳＰＩを有するＮＯＲ型フラッシュメモリでも同様の効果を奏することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…メモリシステム、１００…ＳＰＩコントローラ、１１０…メモリセル、１２０…ＳＰＩデコーダ、１３０…データバッファ、１４０…コマンドレジスタ、１５０…アドレスレジスタ、１６０…ステータスレジスタ、２０…ホスト、２１０…外部インタフェース、２２０…ＲＡＭ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインタフェース、２６０…ＲＡＭインタフェース。

Claims (5)

  1. データを記憶する不揮発性のメモリと、
    前記メモリに対するコマンドおよび前記データを受信可能な第１の端子と、前記メモリの動作を制御する制御指示を受信可能な第１のモードまたは前記データを受信可能な第２のモードで動作する場合にデータ入出力端子として機能する第２の端子とを有し前記コマンドを実行可能なＳＰＩコントローラと、を備え、
    前記ＳＰＩコントローラは、
    前記第１の端子を介して前記コマンドを受信し、
    受信した前記コマンドが前記第２のモードに対応するコマンドか否かを判定し、
    前記判定の結果、前記コマンドが前記第２のモードに対応する場合に前記第２の端子の前記第１のモードの動作を無効化すること
    を特徴とするメモリシステム。
  2. 前記制御指示は、前記メモリに対するコマンドの少なくとも一部を停止する機能であることを特徴とする請求項１記載のメモリシステム。
  3. 前記第２のモードに対応するコマンドは、前記第１の端子および前記第２の端子を用いてプログラムをロードする命令であることを特徴とする請求項１記載のメモリシステム。
  4. 前記第１のモードは、シリアル・ペリフェラル・インタフェース規格における標準モードであり、前記第２のモードは、前記シリアル・ペリフェラル・インタフェース規格におけるクアッドＳＰＩモードであることを特徴とする請求項１記載のメモリシステム。
  5. データを記憶する不揮発性のメモリと、前記メモリに対するコマンドおよび前記データを受信可能な第１の端子、および前記メモリの動作を制御する制御指示を受信可能な第１のモードまたは前記データを受信可能な第２のモードで動作する場合にデータ入出力端子として機能する第２の端子を有し前記コマンドを実行可能なＳＰＩコントローラと、を備えたメモリシステムの制御方法であって、前記ＳＰＩコントローラが、
    前記第１の端子を介して前記コマンドを受信し、
    受信した前記コマンドが前記第２のモードに対応するコマンドか否かを判定し、
    前記判定の結果、前記コマンドが前記第２のモードに対応する場合に前記第２の端子の前記第１のモードの動作を無効化すること
    を特徴とする制御方法
JP2022021423A 2022-02-15 2022-02-15 メモリシステム、制御方法 Pending JP2023118461A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022021423A JP2023118461A (ja) 2022-02-15 2022-02-15 メモリシステム、制御方法
US17/897,064 US20230259277A1 (en) 2022-02-15 2022-08-26 Memory system and control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022021423A JP2023118461A (ja) 2022-02-15 2022-02-15 メモリシステム、制御方法

Publications (1)

Publication Number Publication Date
JP2023118461A true JP2023118461A (ja) 2023-08-25

Family

ID=87558490

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022021423A Pending JP2023118461A (ja) 2022-02-15 2022-02-15 メモリシステム、制御方法

Country Status (2)

Country Link
US (1) US20230259277A1 (ja)
JP (1) JP2023118461A (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10042808B1 (en) * 2015-09-16 2018-08-07 Xilinx, Inc. Modeling SPI flash memory commands in hardware
JP2021149239A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 メモリシステム
JP2021149998A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 メモリシステムおよび情報機器
CN112052213B (zh) * 2020-10-10 2022-12-02 乐鑫信息科技（上海）股份有限公司 增强型spi控制器以及操作spi控制器的方法

Also Published As

Publication number Publication date
US20230259277A1 (en) 2023-08-17

Similar Documents

Publication Publication Date Title
KR102184260B1 (ko) 반도체 기억장치 및 이를 위한 연속 판독 방법
TWI434286B (zh) 具擴充模式之固態儲存元件控制器及其運作方法
US10089257B2 (en) Semiconductor storage device and control method thereof
KR20150124751A (ko) 불휘발성 메모리 시스템
US8489843B2 (en) Configurable memory device
JP4869713B2 (ja) マルチチップパッケージデバイス
US10445017B2 (en) Memory system and operating method thereof
US20080010419A1 (en) System and Method for Issuing Commands
US11461226B2 (en) Storage device including memory controller
US11442664B2 (en) Memory system and method of operating the same
CN112445731B (zh) 存储系统
US9508400B1 (en) Storage device and operating method thereof
US20190220220A1 (en) Data storage device, operating method thereof and nonvolatile memory device
TWI408692B (zh) 記憶體控制器及外部記憶體裝置之間的位址轉換
US20080007569A1 (en) Control protocol and signaling in a new memory architecture
TW202115568A (zh) 記憶體系統
KR102464305B1 (ko) 반도체 장치
KR102526256B1 (ko) 데이터 출력 버퍼
JP2023118461A (ja) メモリシステム、制御方法
CN107301872B (zh) 半导体存储器装置的操作方法
US11170827B2 (en) Data buffer and memory device having the same
US20190027198A1 (en) Electronic devices
US20240302994A1 (en) Memory system
US20220391130A1 (en) Memory system
US20220300436A1 (en) Semiconductor storage device, memory controller, and memory system