JP4869713B2 - マルチチップパッケージデバイス - Google Patents

Description

本発明は半導体デバイスに係り、特に、統合（Ｕｎｉｆｉｅｄ）メモリ技術を適用するマルチチップパッケージ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）デバイスに関するものである。

最近、二つまたはそれ以上の個別メモリチップを単一パッケージデバイスに構成するマルチチップパッケージング（ｍｕｌｔｉ ｃｈｉｐ ｐａｃｋａｇｉｎｇ）法が開発された。マルチチップパッケージング法によれば、プロセスとメモリチップ、ロジックチップとメモリチップ、またはメモリチップが単一パッケージに実装される。このように、単一パッケージに二つ以上の個別メモリチップを実装するマルチチップパッケージデバイスは、全体的に製造費用が減少し、小型化が可能である。

二つのメモリチップが単一パッケージ内に実装されるマルチチップパッケージデバイスは、特許文献１に“ＰＬＵＲＡＬＩＴＹ ＯＦ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＣＨＩＰ”という名称として開示されているが、その内容を本発明で参考として引用する。前記特許文献１によれば、単一パッケージに含まれた第１および第２メモリチップが外部ピン（外部アドレス、外部制御信号およびデータ用）を共有するように構成される。そして、単一パッケージに含まれた第１および第２メモリチップは、オプションパッドに印加されるオプション電圧によって区別される。

そして、第１メモリチップおよび第２メモリチップのそれぞれは、製造原価の減少と制御容易性のために、コード（ｃｏｄｅ）とデータを一つのメモリに記憶する統合メモリ（Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）に具現される。すなわち、メモリチップはメインメモリとバッファメモリを含み、コードとデータがメインメモリに記憶される。そして、必要なコードおよびデータはバッファメモリに一時的に記憶され、必要時にバッファメモリがアクセスされる。

一方、マルチチップパッケージデバイスからも優先処理命令が発生することができる。このような優先処理命令が発生する場合には、通常のデータまたはコードに先立って、優先処理命令を実行するためのブートコード（ｂｏｏｔｃｏｄｅ）がアクセスされることが要求される。したがって、マルチチップパッケージデバイスにおいても、前記優先処理命令を実行することができるブートコードの効率的な記憶が必要であり、また、前記ブートコードを効率よくアクセスすることができる技術が要求される。
米国特許第６、３６６、４８７号明細書

したがって、本発明の目的は、統合メモリ技術が適用される２以上のメモリチップを含み、優先処理命令を実行し得るブートコードを効率よく記憶し、これを効果的にアクセスすることができるマルチチップパッケージデバイスおよびこれを駆動する方法を提供することにある。

上記のような技術的課題を達成するために、本発明の一面によれば、制御信号およびアドレスを共有するように構成される第１および第２メモリチップを含むマルチチップパッケージデバイスが提供される。本発明のマルチチップパッケージデバイスにおいて、前記第１および第２メモリチップのそれぞれは、所定のデータを記憶するメインメモリと、前記メインメモリへ書き込まれるか、または前記メインメモリから読み出されるデータを一時的に記憶することができるバッファメモリと、それぞれのオプション電圧が提供されるオプション端子と、前記アドレスおよび前記制御信号に応答して、前記メインメモリのアクセスを駆動するメインアクセス信号および前記バッファメモリのアクセスを駆動するバッファアクセス信号を発生するとともに、前記オプション電圧のレベルによって前記メインアクセス信号および前記バッファアクセス信号の論理状態を決定し、所定のブート組合せの前記アドレスに応答してバッファアクセス信号の一方向遷移を発生させるアクセス信号発生ブロックと、前記メインアクセス信号および前記バッファアクセス信号に応答して、前記メインメモリおよび前記バッファメモリを選択するように駆動される制御器とを備える。前記第１メモリチップのオプション電圧と前記第２メモリチップのオプション電圧は相異なる電圧レベルである。前記第１メモリチップのメインメモリは、所定の優先処理命令による動作を行うためのプログラムを含むブートコードを記憶する。前記第１メモリチップのバッファメモリは、前記ブートコードを一時的に記憶するとともに前記ブート組合せのアドレスに応答して特定されるブートラムを含む。前記第１メモリチップの前記バッファアクセス信号の一方向遷移は活性化される遷移であり、前記第２メモリチップの前記バッファアクセス信号の一方向遷移は非活性化される遷移である。

前記のような技術的課題を達成するために、本発明のほかの一面によれば、アドレスおよび制御信号を共有するように構成される第１および第２メモリチップを含むマルチチップパッケージデバイスの駆動方法が提供される。本発明のマルチチップパッケージデバイスの駆動方法は、所定の第１バッファアクセス信号の活性化に応答して、アクセスされる前記ブートコードを記憶する前記第１メモリチップのバッファメモリに、所定の優先処理命令による動作を行うためのプログラムを含むブートコードを記憶する段階と、前記第２メモリチップのバッファメモリに対するアクセスを行うように制御する第２バッファアクセス信号が活性化状態の場合に、前記優先処理命令を受信する段階と、前記優先処理命令に応答して、前記第２バッファアクセス信号を非活性化させ、前記第１バッファアクセス信号を活性化させる段階と、前記第１バッファアクセス信号の活性化に応答して、前記ブートコードを実行する段階とを備える。

前記のような本発明のマルチチップパッケージデバイスには、統合メモリ技術が適用される２以上のメモリチップが含まれる。そして、優先処理命令を実行し得るブートコードが一方向遷移器によってアクセスされるか、または各メモリチップに記憶される。したがって、本発明のマルチチップパッケージデバイスおよびその駆動方法によれば、ブートコードが効率よく記憶されることができ、また、効果的にアクセスされることができる。

本発明と本発明の動作上の利点および本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施例を添付図面および添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一部材はできるだけ同一参照符号で示そうとすることを留意しなければならない。そして、本発明の要旨を不要にあいまいにし得ると判断される公知の機能および構成についての説明は省略する。

以下、添付図面に基づいて本発明の好適な実施例を説明することにより、本発明を詳しく説明する。

図１は本発明の一実施例によるマルチチップパッケージデバイス１００を示すブロック図である。図１を参照すれば、本発明のマルチチップパッケージデバイス１００は第１メモリチップ１２０および第２メモリチップ１４０を含む。第１メモリチップ１２０および第２メモリチップ１４０には、コードとデータが一つのメモリに記憶される統合メモリ技術が適用される。前記マルチチップパッケージデバイス１００は、ホスト２０から提供されるデータを記憶するか、またはホスト２０によって要請されたデータを出力する。マルチチップパッケージデバイス１００の第１メモリチップ１２０および第２メモリチップ１４０は相似の構成を有するように設計される。

マルチチップパッケージデバイス１００は、データ伝送線２１を通じて、ホスト２０とデータを送受信する。マルチチップパッケージデバイス１００は、アドレス線２３と制御線２５を通じて、ホスト２０から外部アドレス（ＡＤＤＲｅ）と外部制御信号（ＸＣＯＮｅ）を受信する。また、マルチチップパッケージデバイス１００は、第１メモリチップ１２０および第２メモリチップ１４０に共有されるデータピン１０１、アドレスピン１０３および制御ピン１０５を含む。すなわち、ホスト２０からマルチチップパッケージデバイス１００に提供されるデータ、外部アドレス（ＡＤＤＲｅ）および外部制御信号（ＸＣＯＮｅ）は第１マルチチップ１２０および第２メモリチップ１４０に同時に供給される。前記外部制御信号（ＸＣＯＮｅ）は、マルチチップパッケージデバイスのイネーブルを示すチップイネーブル信号（／ＣＥ）、外部アドレス（ＡＤＤＲｓ）を有効に入力することが可能なことを示す有効アドレス信号（／ＡＶＤ）、書き込みアクセス動作を示す書き込みイネーブル信号（／ＷＥ）、データの出力動作を示す出力イネーブル信号（／ＯＥ）、および現在マルチチップパッケージデバイスがアクセス中であることを示す動作中表示信号（ＢＵＳＹ）などを含む。

この際、単一パッケージに含まれる第１メモリチップ１２０および第２メモリチップ１４０は、オプション端子１２７、１４７に提供されるオプション電圧によって、下位のアドレスを有するメモリチップと上位のアドレスを有するメモリチップに区別できる。例えば、第１メモリチップ１２０のオプション電圧は接地電圧（ＶＳＳ）、すなわち論理“Ｌ”のデータ値であり、第２メモリチップ１４０のオプション電圧は電源電圧（ＶＣＣ）、すなわち論理“Ｈ”のデータ値である。この際、入力される外部アドレスおよび／または外部制御信号、例えば外部アドレス（ＡＤＤＲｓ）のなかで最上位アドレス（ＭＳＢ）が第１メモリチップ１２０のオプション電圧のデータ値と同一であれば、最上位アドレスを除いた残りアドレスで構成される内部アドレス（ＡＤＤＲｉ）を用いて、第１メモリチップ１２０をアクセスすることが可能である。そして、最上位アドレスが第２メモリチップ１４０のオプション電圧のデータ値と同一であれば、内部アドレス（ＡＤＤＲｉ）を用いて、第２メモリチップ１４０をアクセスすることが可能である。

第１メモリチップ１２０および第２メモリチップ１４０は、ホストインターフェース１２１、１４１、メインメモリ１２３、１４３、バッファメモリ１２５、１４５、オプション端子１２７、１４７、アクセス信号発生ブロック１２９、１４９、および制御器１３１、１５１を備える。ホストインターフェース１２１、１４１はホスト２０とのインターフェースの役目をし、多様なインターフェース方式で具現できる。例えば、ホストインターフェース１２１、１４１はＳＲＡＭインターフェース方式で具現されることができる。また、ホストインターフェース１２１、１４１は、ＳＲＡＭ方式と類似したＮＯＲフラッシュメモリのインターフェース方式で具現されることもできる。

本明細書においては、ホスト２０からホストインターフェース１２１、１４１に提供されるアドレスおよび制御信号は‘外部アドレス（ＡＤＤＲｅ）'および‘外部制御信号（ＸＣＯＮｅ）'といい、前記ホストインターフェース１２１、１４１を通じて内部に伝送されるアドレスおよび制御信号は‘内部アドレス（ＡＤＤＲｉ）'および‘内部制御信号（ＸＣＯＮｉ）'という。しかし、‘内部アドレス（ＡＤＤＲｉ）'および‘内部制御信号（ＸＣＯＮｉ）'は、究極的に前記‘外部アドレス（ＡＤＤＲｅ）'および‘外部制御信号（ＸＣＯＮｅ）'によって制御される。したがって、本明細書では、説明の便宜上、前記‘内部アドレス（ＡＤＤＲｉ）'と前記‘外部アドレス（ＡＤＤＲｅ）'を区別する必要がない場合には、これらは単に‘アドレス（ＡＤＤＲ）'ということができる。そして、‘内部制御信号（ＸＣＯＮｉ）'と‘外部制御信号（ＸＣＯＮｅ）'を区別する必要がない場合には、これらは、単に‘制御信号（ＸＣＯＮ）'ということができる。

前記メインメモリ１２３、１４３はコードとデータを同時に記憶するメモリで、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）で具現されることが望ましい。前記メインメモリ１２３、１４３にデータを記憶するために、ホスト２０は記憶されるデータをマルチチップパッケージデバイス１００に伝送する。そして、マルチチップパッケージデバイス１００の選択されたメモリチップは、ホスト２０から伝送されたデータをバッファメモリ１２５、１４５に一時的に記憶する。その後、選択されたメモリチップの場合、バッファメモリ１２５、１４５に記憶されたデータは制御器１３１の制御によって内部的に読み出され、読み出されたデータは制御器１３１、１５１の制御によってメインメモリ１２３、１４３に記憶される。

メインメモリ１２３、１４３に記憶されたデータがホスト２０に伝送される場合を説明すると次の通りである。まず、制御器１３１、１５１の制御によって、メインメモリ１２３、１４３に記憶されたデータが読み出され、読み出されたデータはバッファメモリ１２５、１４５に一時的に記憶される。その後、ホスト２０の要請が発生すれば、バッファメモリ１２５、１４５に記憶されたデータは制御器１３１、１５１の制御によって内部的に読み出され、読み出されたデータはホスト２０に伝送される。このように、バッファメモリ１２５、１４５を用いる場合、マルチチップパッケージデバイス１００の全体的なデータ書き込み／読み出し動作の性能が向上する。

一方、第１メモリチップ１２０のメインメモリ１２３には、優先処理命令による動作を行うためのプログラムを含むブートコード（Ｂｏｏｔｃｏｄｅ）１２３ａを記憶する。前記優先処理命令が発生する場合、前記アドレス（ＡＤＤＲ）は所定のブート組合せを有することになる。前記第１メモリチップ１２０のバッファメモリ１２５は、前記ブートコード１２３ａを一時的に記憶するブートラム（１２５ａ）を含む。前記ブートラム１２５ａは、ブート組合せのアドレス（ＡＤＤＲ）に応答して特定される。

優先処理命令の例は次の通りである。本発明のマルチチップパッケージデバイスが携帯電話などに適用される場合を説明する。この際、携帯電話でゲームなどを行う途中に、電話通話などの例外的な動作モードを発生することができる。この場合には、実行中のゲームに関するアクセス命令に先立ち、電話通話によるプログラムが起動する。このように、通常の動作に優先して処理することが要求される命令を、本明細書では、‘優先処理命令'という。

本実施例において、前記バッファメモリ１２５、１４５はＳＲＡＭで具現されることが望ましい。また、前記バッファメモリ１２５、１４５は他のランダムアクセスメモリを利用して具現することができることは当業者には自明な事実である。この場合、バッファメモリ１２５、１４５として採択されたラムのインターフェース方式によってホストインターフェース１２１、１４１のインターフェース方式が決定される。

アクセス信号発生ブロック１２９、１４９は、メインアクセス信号（ＸＭＡ１、ＸＭＡ２）およびバッファアクセス信号（ＸＢＡ１、ＸＢＡ２）を発生する。メインアクセス信号（ＸＭＡ１、ＸＭＡ２）は、メインメモリ１２３、１４３のアクセスを駆動する。そして、バッファアクセス信号（ＸＢＡ１、ＸＢＡ２）はバッファメモリ１２５、１４５のアクセスを駆動する。前記メインアクセス信号（ＸＭＡ１、ＸＭＡ２）および前記バッファアクセス信号（ＸＢＡ１、ＸＢＡ２）は、前記ホストインターフェース１２１、１４１を通じて、ホスト２０から提供されるアドレス（例えば、最上位アドレス（ＭＳＢ））および制御信号（ＸＣＯＮ）に応答する。

前記メインアクセス信号（ＸＭＡ１、ＸＭＡ２）および前記バッファアクセス信号（ＸＢＡ１、ＸＢＡ２）は、それが含まれるメモリチップ１２０、１４０のオプション電圧のレベルによって論理状態が決定される。この際、前記バッファアクセス信号（ＸＢＡ１、ＸＢＡ２）はブート組合せのアドレス（ＡＤＤＲ）に応答して、一方向遷移が発生する。本実施例において、前記メインアクセス信号（ＸＭＡ１、ＸＭＡ２）および前記バッファアクセス信号（ＸＢＡ１、ＸＢＡ２）は、論理“Ｈ”状態である時、活性化されることにする。

望ましくは、前記アクセス信号発生ブロック１２９、１４９は、レジスタ１２９ａ、１４９ａ、比較器１２９ｂ、１４９ｂ、および一方向遷移器１２９ｃ、１４９ｃを備える。前記レジスタ１２９ａ、１４９ａは、アドレス（ＡＤＤＲ）および制御信号（ＸＣＯＮ）によって論理状態が制御される第１フラグ信号（ＦＬＡＧ１１、ＦＬＡＧ２１）および第２フラグ信号（ＦＬＡＧ２１、ＦＬＡＧ２２）を発生する。前記第１フラグ信号（ＦＬＡＧ１１、ＦＬＡＧ２１）は対応するメインメモリ１２３、１４３の選択を示し、前記第２フラグ信号（ＦＬＡＧ２１、ＦＬＡＧ２２）はバッファメモリ（１２５、１４５）の選択を示す。

そして、本発明のマルチチップパッケージデバイスの動作時、アクセスされるメモリチップを選択するためのタイミング区間で、第１メモリチップ１２０の第１フラグ信号（ＦＬＡＧ１１）と第２メモリチップ１４０の第１フラグ信号（ＦＬＡＧ２１）は同一論理状態に制御され、第１メモリチップ１２０の第２フラグ信号（ＦＬＡＧ１２）と第２メモリチップ１４０の第２フラグ信号（ＦＬＡＧ２２）も同一論理状態に制御される。

比較器１２９ｂ、１４９ｂは、第１フラグ信号（ＦＬＡＧ１１、ＦＬＡＧ２１）および第２フラグ信号（ＦＬＡＧ２１、ＦＬＡＧ２２）をオプション端子１２７、１４７に提供されるオプション電圧とそれぞれ比較して、メインアクセス信号（ＸＭＡ１、ＸＭＡ２）および予備アクセス信号（ＸＰＡ１、ＸＰＡ２）を発生する。そして、前記第１メモリチップ１２０のオプション電圧と前記第２メモリチップ１４０のオプション電圧は互いに異なり、より具体的には、相反する論理状態の電圧レベルを有する。

したがって、前記第１メモリチップ１２０の前記メインアクセス信号（ＸＭＡ１）の活性化と前記第２メモリチップ１４０の前記メインアクセス信号（ＸＭＡ２）の活性化は重複しない。また、前記第１メモリチップ１２０の前記バッファアクセス信号（ＸＢＡ１）の活性化と前記第２メモリチップ１４０の前記バッファアクセス信号（ＸＢＡ２）の活性化も重複しない。

つぎに、前記比較器１２９ｂ、１４９ｂの作用を詳細に説明する。図２ａおよび図２ｂはそれぞれ第１メモリチップ１２０および第２メモリチップ１４０の比較器１２９ｂ、１４９ｂを詳細に示す図である。前記比較器１２９ｂ、１４９ｂは、それぞれ二つの比較回路３０１／４０１、３０３／４０３を含む。本実施例において、前記比較回路３０１／４０１、３０３／４０３は、それぞれ受信される二つの入力信号が同一論理状態である時、論理“Ｈ”に活性化される出力信号を発生することにする。

第１メモリチップ１２０のオプション端子１２７には接地電圧（ＶＳＳ）が印加される。よって、第１メモリチップ１２０の場合、前記第１フラグ信号（ＦＬＡＧ１１）が論理“Ｌ”である時、メインアクセス信号（ＸＭＡ１）が“Ｈ”に活性化され、前記第２フラグ信号（ＦＬＡＧ１２）が論理“Ｌ”である時、予備アクセス信号（ＸＰＡ１）が“Ｈ”に活性化される。

そして、第２メモリチップ１４０のオプション端子１４７には電源電圧（ＶＣＣ）が印加される。よって、第２メモリチップ１４０の場合、前記第１フラグ信号（ＦＬＡＧ２１）が論理“Ｈ”である時、メインアクセス信号（ＸＭＡ２）が“Ｈ”に活性化され、前記第２フラグ信号（ＦＬＡＧ２２）が論理“Ｈ”である時、予備アクセス信号（ＸＰＡ２）が“Ｈ”に活性化される。

結局、本発明のマルチチップパッケージデバイスにおいては、前記ホスト２０から同一の外部制御信号（ＸＣＯＮｅ）が提供されても、印加されるオプション電圧によって選択されるメモリチップが決定される。

また、図１を参照すれば、前記一方向遷移器１２９ｃ、１４９ｃは前記ブート組合せのアドレスに応答して、前記予備アクセス信号（ＸＰＡ１、ＸＰＡ２）を一方向に遷移して前記バッファアクセス信号（ＸＢＡ１、ＸＢＡ２）を発生する。前記アドレス（ＡＤＤＲ）のブート組合せが特定のアドレスのみによっても判別可能な場合には、前記一方向遷移器１２９ｃ、１４９ｃは前記特定のアドレスのみに応答する回路で具現できることは当業者には自明である。

図３ａは図１の第１メモリチップ１２０の一方向遷移器１２９ｃをより詳細に示す図である。まず、図３ａを参照すれば、前記一方向遷移器１２９ｃは、具体的に、アドレス感知手段５０１、ＰＭＯＳトランジスタ５０３、ＮＭＯＳトランジスタ５０５、反転ラッチ５０７および論理和手段５０９を含む。

アドレス感知手段５０１は前記ブート組合せのアドレス（ＡＤＤＲ）をモニタリングする。そして、前記ブート組合せのアドレス（ＡＤＤＲ）が発生する場合、前記アドレス感知手段５０１の出力信号Ｎ５０２は“Ｈ”に活性化される。

前記ＰＭＯＳトランジスタ５０３は、パワーアップ初期に“Ｌ”パルスとして発生するパワーアップ信号（／ＶＣＣＨ）によってゲートされ、前記ＮＭＯＳトランジスタ５０５は前記アドレス感知手段５０１の出力信号Ｎ５０２によってゲートされる。

前記反転ラッチ５０７は前記ＰＭＯＳトランジスタ５０３と前記ＮＭＯＳトランジスタ５０５のドレイン端子が共通に連結される共通接続端子Ｎ５０６の信号を反転ラッチして出力する。

前記論理和手段５０９は、前記反転ラッチ５０７の出力信号Ｎ５０８と前記予備アクセス信号ＸＰＡ１との論理和を求めて前記バッファアクセス信号（ＸＢＡ１）に出力する。

図３ｂは図３ａの一方向遷移器１２９ｃの主要端子のタイミング図で、第２メモリチップ１４０のアクセス中にブート組合せのアドレス（ＡＤＤＲ）が発生する場合のタイミング図である。

まず、パワーアップ時点（時刻ｔ１）でパワーアップ信号（／ＶＣＣＨ）が“Ｌ”パルスとして発生すれば、前記ＰＭＯＳトランジスタ５０３とＮＭＯＳトランジスタ５０５の共通接続端子Ｎ５０６は論理“Ｈ”に、反転ラッチ５０７の出力信号Ｎ５０８は論理“Ｌ”にセットされる。

以後、時刻ｔ２で、最上位アドレス（ＭＳＢ）および制御信号（ＸＣＯＮ）によって第２メモリチップ１４０がイネーブルされる。この際、第１メモリチップ１２０の予備アクセス信号（ＸＰＡ１）は論理“Ｌ”にセットされ、よって、第１メモリチップ１２０のバッファアクセス信号（ＸＢＡ１）も論理“Ｌ”にセットされる。

そして、時刻ｔ３で、優先処理命令が発生すれば、すなわち、ブート組合せのアドレス（ＡＤＤＲ）が入力されれば、前記アドレス感知手段５０１の出力信号Ｎ５０２は論理“Ｈ”に活性化される。この際、共通接続端子Ｎ５０６は論理“Ｌ”に、反転ラッチ５０７の出力信号Ｎ５０８は論理“Ｈ”に遷移される。

そして、前記第１メモリチップ１２０のバッファアクセス信号（ＸＢＡ１）は、反転ラッチ５０７の出力信号Ｎ５０８の論理“Ｈ”への遷移に応答して、論理“Ｈ”に活性化される。

図４ａは図１の第２メモリチップ１４０の一方向遷移器１４９ｃをより詳細に示す図である。まず、図４ａを参照すれば、前記一方向遷移器１４９ｃは、具体的に、アドレス感知手段６０１、ＰＭＯＳトランジスタ６０３、ＮＭＯＳトランジスタ６０５、ラッチ６０７、および論理積手段６０９を含む。

図４ａのアドレス感知手段６０１、ＰＭＯＳトランジスタ６０３、ＮＭＯＳトランジスタ６０５は、図３ａのアドレス感知手段５０１、ＰＭＯＳトランジスタ５０３、ＮＭＯＳトランジスタ５０５と同一の構成および作用を有するので、本明細書ではそれについての具体的な説明を省略する。

前記ラッチ６０７は、ＰＭＯＳトランジスタ６０３とＮＭＯＳトランジスタ６０５のドレイン端子が共通に連結される共通接続端子Ｎ６０６の信号をラッチして出力する。

前記論理積手段６０９は、前記ラッチ６０７の出力信号Ｎ６０８と前記予備アクセス信号（ＸＰＡ２）との論理積を求めて前記バッファアクセス信号（ＸＢＡ２）として出力する。

図４ｂは図４ａの一方向遷移器１４９ｃの主要端子のタイミング図で、第２メモリチップ１４０のアクセス中にブート組合せのアドレス（ＡＤＤＲ）が発生する場合のタイミング図である。

まず、パワーアップ時点（時刻ｔ１）でパワーアップ信号（／ＶＣＣＨ）が“Ｌ”パルスとして発生すれば、前記ＰＭＯＳトランジスタ６０３とＮＭＯＳトランジスタ６０５の共通接続端子Ｎ６０６は論理“Ｈ”に、ラッチ６０７の出力信号Ｎ６０８は論理“Ｌ”にセットされる。

以後、時刻ｔ２で、最上位アドレス（ＭＳＢ）および制御信号（ＸＣＯＮ）によって第２メモリチップ１４０がイネーブルされる。この際、第２メモリチップ１４０の予備アクセス信号（ＸＰＡ２）は論理“Ｈ”にセットされ、よって、第２メモリチップ１４０のバッファアクセス信号（ＸＢＡ２）も論理“Ｈ”にセットされる。

そして、時刻ｔ３で、優先処理命令が発生すれば、すなわち、ブート組合せのアドレス（ＡＤＤＲ）が入力されれば、前記アドレス感知手段６０１の出力信号Ｎ６０２は論理“Ｈ”に活性化される。この際、共通接続端子Ｎ６０６は論理“Ｌ”に、ラッチ６０７の出力信号Ｎ６０８は論理“Ｌ”に遷移される。

そして、前記第２メモリチップ１４０のバッファアクセス信号（ＸＢＡ２）は、ラッチ６０７の出力信号Ｎ６０８の論理“Ｌ”への遷移に応答して、論理“Ｌ”に非活性化される。

また、図１を参照すれば、制御器１３１、１５１はメインアクセス信号（ＸＭＡ１、ＸＭＡ２）に応答して、メインメモリ１２３、１４３を選択するように駆動される。そして、前記制御器１３１、１５１は、前記レジスタ１２９ａ、１４９ａから提供される内部制御信号（ＸＣＯＮｉ）およびメインアクセス信号（ＸＭＡ１、ＸＭＡ２）によって前記メインメモリ１２３、１４３をアクセスするように駆動される。また、制御器１３１、１５１は、バッファアクセス信号（ＸＢＡ１、ＸＢＡ２）に応答して、バッファメモリ１２５、１４５を選択するように駆動される。そして、前記制御器１３１、１５１は、前記レジスタ１２９ａ、１４９ａから提供される内部制御信号（ＸＣＯＮｉ）および前記バッファアクセス信号（ＸＢＡ１、ＸＢＡ２）によって前記バッファメモリ１２５、１４５をアクセスするように駆動される。

つぎに、本発明のマルチチップパッケージデバイスにおいて、ブートコードが含まれない第２メモリチップ１４０のアクセス中に優先処理命令が発生する場合を説明する。

図５は本発明の一実施例によるマルチチップパッケージデバイスの駆動方法を示す順序図で、優先処理命令が発生する場合の順序図である。

まず、本発明のマルチチップパッケージデバイスを使用者が使用する前、ブートコードを第１メモリチップ１２０のメインメモリ１２３に記憶し、そして第１メモリチップ１２０のバッファメモリ１２５に一時記憶する（Ｓ７０１）。この際、前記第１メモリチップ１２０のバッファメモリ１２５は第１メモリチップ１２０のバッファアクセス信号（ＸＢＡ１、本明細書では、‘第１バッファアクセス信号'ともいう）の活性化に応答してアクセスされることは前述した通りである。

そして、本発明のマルチチップパッケージデバイスをアクセスする間に、優先処理命令が発生すれば、すなわち、ブート組合せの外部アドレスが入力されれば（Ｓ７０３）、アクセス中のメモリチップがどれかを判断する（Ｓ７０５）。

Ｓ７０５段階の判断の結果、第２メモリチップ１４０がアクセス中の場合には、具体的には、第２メモリチップ１４０のバッファメモリ１４５に対するアクセスを行うように制御するバッファアクセス信号（ＸＢＡ２、本明細書では、‘第２バッファアクセス信号'ともいう）が活性化状態の場合には、前記優先処理命令が受信される場合を説明する。

この場合、前記優先処理命令（すなわち、ブート組合せのアドレス（ＡＤＤＲ））に応答して、前記第２メモリチップ１４０のバッファアクセス信号（ＸＢＡ２）が非活性化され、前記第１メモリチップ１２０のバッファアクセス信号（ＸＢＡ１）は活性化される（Ｓ７０７）。

そして、前記第１メモリチップ１２０のブートコードが実行され（Ｓ７０９）、前記優先処理命令が実行される（Ｓ７１１）。

Ｓ７０５段階の判断の結果、第１メモリチップ１２０がアクセス中の場合には、前記Ｓ７０７段階が省略され、前記Ｓ７０９段階が実行可能であることは当業者には自明な事実である。

前述したように、図１のマルチチップパッケージデバイスおよびその駆動方法によれば、たとえブートコードを含まない第２メモリチップ１４０のアクセス中に優先処理命令が発生する場合であっても、第１メモリチップ１２０のブートコードが効果的にアクセスされて実行できる。よって、このような場合、第２メモリチップ１４０のメインメモリ１４３はデータを記憶するための領域を拡張して利用することができる利点を有する。

図６は本発明の他の一実施例によるマルチチップパッケージデバイス８００を示す図で、図１の変形例である。図６のマルチチップパッケージデバイス８００も図１のマルチチップパッケージデバイス１００と同様に、統合メモリ技術が適用される第１および第２メモリチップ８２０、８４０を含む。図６の第１および第２メモリチップ８２０、８４０の構成および作用効果は、図１の第１メモリチップ１２０および第２メモリチップ１４０と非常に類似する。したがって、本明細書では、図１の実施例との相違点を中心として、図６の第１および第２メモリチップ８２０、８４０を説明する。

図６の実施例では、ブートコードが第１メモリチップ１２０のメインメモリ１２３にだけ記憶される図１の実施例とは異なり、ブートコード８２３ａ、８４３ａが第１メモリチップ８２０のメインメモリ８２３および第２メモリチップ８４０のメインメモリ８４３にそれぞれ記憶される。そして、第１メモリチップ８２０のバッファメモリ８２５および第２メモリチップ８４０のバッファメモリ８４５がそれぞれブートラム８２５ａ、８４５ａを含む。

図６の実施例では、第１メモリチップ８２０のアクセス中に優先処理命令が発生すれば、第１メモリチップ８２０のブートラム８２５ａがアクセスされる。そして、第２メモリチップ８４０のアクセス中に優先処理命令が発生すれば、第２メモリチップ８４０のブートラム８４５ａがアクセスされる。

図６の実施例は、図１の実施例とは異なり、一方向遷移器１２９ｃ、１４９ｃが要求されないので、回路具現が容易であるという利点を有する。

本発明は添付図面に示す一実施例に基づいて説明したが、これは例示的なものに過ぎなく、本発明の技術分野の通常の知識を持った者であれば、これから多様な変形および均等な他の実施例が可能であることが理解できる。したがって、本発明の真正な技術的保護範囲は特許請求範囲の技術的思想によって決まらなければならない。

本発明は、優先処理命令を実行し得るブートコードが一方向遷移器によってアクセスされるか、各メモリチップに記憶されることにより、ブートコードが効率よく記憶されることができ、また効果的にアクセスされることができ、マルチチップパッケージデバイスに適用可能である。

本発明の一実施例によるマルチチップパッケージデバイスを示すブロック図である。 図１の第１メモリチップの比較器を詳細に示す図である。 図１の第２メモリチップの比較器を詳細に示す図である。 図１の第１メモリチップの一方向遷移器をより詳細に示す図である。 図３ａの一方向遷移器の主要端子のタイミング図で、第２メモリチップのアクセス中にブート組合せのアドレスが発生する場合のタイミング図である。 図１の第２メモリチップの一方向遷移器をより詳細に示す図である。 図４ａの一方向遷移器の主要端子のタイミング図で、第２メモリチップのアクセス中にブート組合せのアドレスが発生する場合のタイミング図である。 本発明の一実施例によるマルチチップパッケージデバイスの駆動方法を示す順序図で、優先処理命令が発生する場合の順序図である。 本発明の他の一実施例によるマルチチップパッケージデバイスを示す図である。

符号の説明

２０ ホスト
２３ アドレス線
２５ 制御線
１００ マルチチップパッケージデバイス
１０１ データピン
１０３ アドレスピン
１０５ 制御ピン
１２０ 第１メモリチップ
１２１、１４１ ホストインターフェース
１２３、１４３ メインメモリ
１２５、１４５ バッファメモリ
１２５ａ ブートラム
１２９、１４９ アクセス信号発生ブロック
１２９ａ、１４９ａ レジスタ
１２９ｂ、１４９ｂ 比較器
１２９ｃ、１４９ｃ 遷移器
１２７、１４７ オプション端子
１３１、１５１ 制御器
１４０ 第２メモリチップ
５０１ アドレス感知手段
５０３ ＰＭＯＳトランジスタ
５０５ ＮＭＯＳトランジスタ
５０７ 反転ラッチ
５０９ 論理和手段
６０１ アドレス感知手段
６０３ ＰＭＯＳトランジスタ
６０５ ＮＭＯＳトランジスタ
６０７ ラッチ
６０９ 論理和手段
８２０ 第１メモリチップ
８２３ メインメモリ
８２３ａ、８４３ａ ブートコード
８２５ａ、８４５ａ ブートラム
８４０ 第２メモリチップ
８４３ メインメモリ

Claims (9)

1. 制御信号およびアドレスを共有するように構成される第１および第２メモリチップを含むマルチチップパッケージデバイスにおいて、
   前記第１および第２メモリチップのそれぞれは、
   所定のデータを記憶するメインメモリと、
   前記メインメモリへ書き込まれるか、または前記メインメモリから読み出されるデータを一時的に記憶することができるバッファメモリと、
   それぞれのオプション電圧が提供されるオプション端子と、
   前記アドレスおよび前記制御信号に応答して、前記メインメモリのアクセスを駆動するメインアクセス信号および前記バッファメモリのアクセスを駆動するバッファアクセス信号を発生するとともに、前記オプション電圧のレベルによって前記メインアクセス信号および前記バッファアクセス信号の論理状態を決定し、所定のブート組合せの前記アドレスに応答してバッファアクセス信号の一方向遷移を発生させるアクセス信号発生ブロックと、
   前記メインアクセス信号および前記バッファアクセス信号に応答して、前記メインメモリおよび前記バッファメモリを選択するように駆動される制御器と、
   を備え、
   前記第１メモリチップのオプション電圧と前記第２メモリチップのオプション電圧は相異なる電圧レベルであり、
   前記第１メモリチップのメインメモリは、所定の優先処理命令による動作を行うためのプログラムを含むブートコードを記憶し、
   前記第１メモリチップのバッファメモリは、前記ブートコードを一時的に記憶するとともに前記ブート組合せのアドレスに応答して特定されるブートラムを含み、
   前記第１メモリチップの前記バッファアクセス信号の一方向遷移は活性化される遷移であり、前記第２メモリチップの前記バッファアクセス信号の一方向遷移は非活性化される遷移であることを特徴とする、マルチチップパッケージデバイス。
2. 前記アクセス信号発生ブロックは、
   前記制御信号に応じて論理状態が制御されて、対応するメインメモリの選択を示す第１フラグ信号および前記バッファメモリ選択を示す第２フラグ信号を発生するレジスタと、
   前記第１フラグ信号および前記第２フラグ信号を前記オプション電圧とそれぞれ比較して、前記メインアクセス信号および予備アクセス信号を発生する比較器と、
   前記ブート組合せのアドレスに応答して前記予備アクセス信号を一方向遷移し、前記バッファアクセス信号を発生する一方向遷移器と、
   を備えることを特徴とする、請求項１に記載のマルチチップパッケージデバイス。
3. 前記第１メモリチップのオプション電圧は接地電圧であり、前記第２メモリチップのオプション電圧は電源電圧であることを特徴とする、請求項１に記載のマルチチップパッケージデバイス。
4. 前記メインメモリはＮＡＮＤフラッシュメモリであり、前記バッファメモリはＳＲＡＭであることを特徴とする、請求項１に記載のマルチチップパッケージデバイス。
5. 前記第１メモリチップの前記メインアクセス信号の活性化と前記第２メモリチップの前記メインアクセス信号の活性化は重複しないことを特徴とする、請求項１に記載のマルチチップパッケージデバイス。
6. 前記第１メモリチップの前記バッファアクセス信号の活性化と前記第２メモリチップの前記バッファアクセス信号の活性化は重複しないことを特徴とする、請求項１に記載のマルチチップパッケージデバイス。
7. 制御信号およびアドレスを共有するように構成される第１および第２メモリチップを含むマルチチップパッケージデバイスにおいて、
   前記第１および第２メモリチップのそれぞれは、
   所定のデータを記憶し、所定の優先処理命令による動作を行うためのプログラムを含むブートコードを記憶するメインメモリと、
   前記メインメモリへ書き込まれるか、または前記メインメモリから読み出されるデータを一時的に記憶することができ、前記ブートコードを一時的に記憶し、前記ブート組合せの外部アドレスに応答して特定される前記ブートラムを含むバッファメモリと、
   それぞれのオプション電圧が提供されるオプション端子と、
   前記アドレスおよび制御信号に応答して、前記メインメモリのアクセスを駆動するメインアクセス信号および前記バッファメモリのアクセスを駆動するバッファアクセス信号を発生するとともに、前記オプション電圧のレベルによって前記メインアクセス信号および前記バッファアクセス信号の論理状態を決定するアクセス信号発生ブロックと、
   前記メインアクセス信号および前記バッファアクセス信号に応答して、前記メインメモリおよび前記バッファメモリを選択するように駆動される制御器と、
   を備え、
   前記第１メモリチップのオプション電圧と前記第２メモリチップのオプション電圧は相違なる電圧レベルであることを特徴とする、マルチチップパッケージデバイス。
8. 前記アクセス信号発生ブロックは、
   前記制御信号に応答して、対応するメモリチップの選択を示す第１フラグ信号および前記バッファメモリの選択を示す２フラグ信号を発生するレジスタと、
   前記第１フラグ信号および前記第２フラグ信号を前記オプション電圧とそれぞれ比較して、前記メインアクセス信号および前記バッファアクセス信号を発生する比較器と、
   を備えることを特徴とする、請求項７に記載のマルチチップパッケージデバイス。
9. アドレスおよび制御信号を共有するように構成される第１および第２メモリチップを含むマルチチップパッケージデバイスの駆動方法において、
   所定の第１バッファアクセス信号の活性化に応答してアクセスされる前記ブートコードを記憶する前記第１メモリチップのバッファメモリに、所定の優先処理命令による動作を行うためのプログラムを含むブートコードを記憶する段階と、
   前記第２メモリチップのバッファメモリに対するアクセスを行うように制御する第２バッファアクセス信号が活性化状態の場合に、前記優先処理命令を受信する段階と、
   前記優先処理命令に応答して、前記第２バッファアクセス信号を非活性化させ、前記第１バッファアクセス信号を活性化させる段階と、
   前記第１バッファアクセス信号の活性化に応答して、前記ブートコードを実行する段階と、
   を備えることを特徴とする、マルチチップパッケージデバイスの駆動方法。
   

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