JP2006331310A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 低コストで、かつ簡単な回路構成により、半導体メモリへのデータ転送速度を大幅に向上させる。
【解決手段】 メモリカードに設けられたブリッジチップ４には、リードイネーブル信号／ＲＥ、およびリードデータを転送するパスゲート１７，１７ａ，１８，１８ａが設けられている。メモリカードにおけるリード動作時には、パスゲート１７，１７ａのいずれかを介してリードデータを半導体メモリに転送することにより、データの転送速度を大幅に向上させることができる。
【選択図】 図２

Description

本発明は、半導体集積回路装置におけるアクセス速度の向上化技術に関し、特に、メモリと主処理装置とのデータ転送速度の高速化に有効な技術に関する。

パーソナルコンピュータや多機能端末機などの外部記憶メディアの１つとして、たとえば、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード（登録商標）などのメモリカードが広く知られている。

このＳＤカードには、複数の半導体メモリの選択制御を行うブリッジチップが搭載されているものがある。このブリッジチップは、コントローラから出力されたコマンドをデコードし、複数の半導体メモリのうち、どの半導体メモリに対する命令かを判断して、該当する半導体メモリに接続切り替えを行う。

ところが、上記のようなブリッジチップでは、次のような問題点があることが本発明者により見い出された。

すなわち、コントローラと半導体メモリとは、ブリッジチップを介してデータやコマンドなどのやり取りが行われることになるが、これらデータやコマンドなどは、ブリッジチップに設けられたバッファを介することになる。

しかし、バッファでは、データの転送速度が該バッファの駆動時間などによって律則されてしまい、ＳＤカードの性能劣化が避けられなくなってしまうとともに、バッファの駆動電力などによる低消費電力化を妨げてしまうという問題がある。

本発明の目的は、低コストで、かつ簡単な回路構成により、半導体メモリへのデータ転送速度を大幅に向上させることのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、主処理装置から入力されたコマンドを演算し、その演算結果に基づいて制御信号を出力するコマンドデコード部と、該コマンドデコード部から出力された制御信号に基づいて、主演算装置と１以上の半導体メモリとを接続制御するパスゲートとを備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記半導体集積回路装置が、メモリカードに設けられたブリッジチップよりなり、パスゲートを介してメモリカードに設けられた半導体メモリに、制御信号、およびリードデータを伝達するものである。

また、本発明は、前記半導体集積回路装置は、プロセッサと、前記プロセッサの処理に用いられるデータを一時的に格納するメモリとを備え、前記パスゲートは、前記プロセッサと前記メモリとの接続、または前記主処理装置と前記メモリとの接続のいずれかを行うものである。

さらに、本発明は、前記半導体集積回路装置が、画像処理用のプロセッサよりなるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）パスゲートを用いてデータ転送を行うことにより、低コストに、かつ少ない消費電力で、データ転送速度を大幅に向上させることができる。

（２）また、上記（１）により、本発明の半導体集積回路装置を用いて電子システムを構成することによって、該電子システムの性能を向上させることができる。

（３）さらに、パスゲートを制御回路や処理プロセッサと混載することにより、パスゲートを外付けした場合に比較して、パッドエリア面積の大幅な削減が可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態によるメモリカードのブロック図、図２は、図１のメモリカードに設けられたブリッジチップのブロック図である。

本実施の形態において、メモリカード１は、たとえば、デジタルビデオカメラ、携帯電話、携帯音楽プレーヤやパーソナルコンピュータなどにおけるホストの外部記憶メディアとして用いられるＳＤカードである。

メモリカード１は、図１に示すように、フラッシュメモリに例示される複数の半導体メモリ（不揮発性半導体メモリ）２、コントローラ（主処理装置）３、およびブリッジチップ（半導体集積回路装置）４から構成される。

半導体メモリ２は、電気的にデータの書き換え／消去が可能な不揮発性半導体メモリからなる。これら複数の半導体メモリ２には、ブリッジチップ４がそれぞれ接続されている。

コントローラ３は、ホストから、入出力される書き込み／読み出し／消去といった動作を指示するコマンドを受け、これらの動作に必要なデータの入出力を行うとともに、メモリカード１のすべての制御を司る。

コントローラ３には、ブリッジチップ４が接続されている。また、ブリッジチップ４には、データバスＢｄ１，Ｂｄ２、および制御バス（共通制御バス、第１、第２制御バス）を介して複数の半導体メモリ２が相互に接続されている。

ブリッジチップ４は、コントローラ３を介して出力されるコマンドをデコードし、複数の半導体メモリのうち、どの半導体メモリに対する命令かを判断して、該当する半導体メモリに接続切り替えを行う。

図２は、ブリッジチップ４の構成を示すブロック図である。

ブリッジチップ４は、図示するように、アドレスラッチ５、特定コマンド中止命令部６、アドレス組み替え部７、コマンドデコード部８、データバスセレクタ９，９ａ、バッファ１０〜１６、ならびにパスゲート１７，１７ａ，１８，１８ａから構成されている。

バッファ１０，１１は、パッドＰ１，Ｐ２にそれぞれ接続されている。パッドＰ１には、コントローラ３から出力されるコマンドを含むデータが入力され、パッドＰ２には、コントローラ３から出力される制御信号（たとえば、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、チップイネーブル信号／ＣＥなど）が入力される。

アドレスラッチ５、特定コマンド中止命令部６、アドレス組み替え部７、コマンドデコード部８、およびデータバスセレクタ９，９ａには、バッファ１０を介してコントローラ３から出力されるコマンドを含むデータが入力されるように接続されている。

コマンドデコード部８には、バッファ１１を介してコントローラ３から出力される制御信号が入力されるように接続されている。

また、コントローラ３から出力される一部の制御信号（リセット信号など）は、バッファ１１を介してバッファ１４に入力されるように接続されている。このバッファ１４の出力部には、複数の半導体メモリ２に共通の制御信号が出力される共通制御バスが接続されるパッドＰ５が接続されている。

コマンドデコード部８には、データバスセレクタ９，９ａ、バッファ１５，１６の入力部、パスゲート１７，１７ａ，１８，１８ａの制御端子がそれぞれ接続されている。バッファ１５の出力部には、データバスＢｄ１に接続されている半導体メモリ２（以下、１系の半導体メモリ２という）に接続される第１制御バスが接続されているパッドＰ６が接続されている。

バッファ１６の出力部には、データバスＢｄ２に接続されている半導体メモリ２（以下、０系の半導体メモリ２という）に接続される第２制御バスが接続されているパッドＰ７が接続されている。

パスゲート１７，１７ａの一方の接続部には、パッドＰ１がそれぞれ接続されている。パスゲート１７の他方の接続部には、パッドＰ３が接続されており、パスゲート１７ａの他方の接続部には、パッドＰ４が接続されている。

パスゲート１８，１８ａの一方の接続部には、パッドＰ２がそれぞれ接続されている。パスゲート１８の他方の接続部には、データバスＢｄ１に接続されている半導体メモリ２に接続される第１制御バスが接続されているパッドＰ８が接続されている。パスゲート１８ａの他方の接続部には、データバスＢｄ２に接続されている半導体メモリ２に接続される第２制御バスが接続されているパッドＰ９が接続されている。

パスゲート１７（，１７ａ，１８，１８ａ）は、ＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとＰチャネルＭＯＳトランジスタとが並列接続された構成のスイッチからなり、高速に信号の伝達を行うことができる。

アドレスラッチ５は、コントローラ３から出力されるライトイネーブル信号／ＷＥに基づいて、アドレス信号をラッチする。特定コマンド中止命令部６は、バッファ１０を介して入力されたコマンドのアドレス情報に基づいて特定コマンド中止化命令を生成し、データバスセレクタ９，９ａに出力する。

アドレス組み替え部７は、バッファ１０を介して入力されたコマンドのアドレス情報の組み替えを行い、データバスセレクタ９，９ａにそれぞれ出力する。データバスセレクタ９，９ａは、コマンドデコード部８から出力された制御信号に基づいてデータバスＢｄ１，Ｂｄ２のいずれかをセレクトする。

コマンドデコード部８は、コントローラ３から出力される制御信号をデコードし、そのデコード結果を制御信号としてデータバスセレクタ９，９ａ、ならびにパスゲート１７，１７ａ，１８，１９ａにそれぞれ出力する。

コマンドデコード部８は、メモリカード１がリード動作の際にパスゲート１７，１８、またはパスゲート１７ａ，１８ａのいずれかをＯＮするように制御を行う。よって、リード時において、パスゲート１７，１７ａのいずれかを介してリードデータが転送され、パスゲート１８，１８ａのいずれかを介して制御信号であるリードイネーブル信号／ＲＥが転送されることになる。

次に、本実施の形態のメモリカード１におけるリード動作について説明する。

まず、メモリカード１の制御を行うホストからコマンドを含むデータが出力されると、該ホストに接続されているコントローラ３は、入力されたコマンドをそのままブリッジチップ４に出力する。

コマンドデコード部８は、アドレスラッチ５によってラッチされたアドレス情報（ページアドレス）から、１系の半導体メモリ２か０系の半導体メモリ２かの判定を行い、その判定結果を出力する。

また、特定コマンド中止命令部６は、バッファ１０を介して入力されたコマンドのアドレス情報に基づいて特定コマンド中止化命令を生成し、データバスセレクタ９，９ａに出力する。

続いて、アドレス組み替え部７がアドレスラッチ５によってラッチされたページアドレス（ＲＡ１，ＲＡ２）の組み替えを行い、データバスセレクタ９，９ａに出力する。

データバスセレクタ９，９ａは、コマンドデコード部８から出力された判定結果に基づいて、コマンドを含むデータをセレクトして出力する。たとえば、１系の半導体メモリ２が選択されている場合、０系の半導体メモリ２には、ページアドレスに続くリード２ｎｄコマンドが特定コマンド中止命令部６によって’ＦＦ’に書き換えられたデータを出力するようにする。

その後、コマンドデコード部８は、前述したアドレス情報（ページアドレス）から、１系の半導体メモリ２か０系の半導体メモリ２かを判定した判定結果に基づいて、パスゲート１７，１７ａのいずれか、およびパスゲート１８，１８ａのいずれかをそれぞれＯＮするように制御信号を出力し、任意のパスゲートを接続する。

これにより、パスゲート１８，１８ａのいずれかを介してリードイネーブル信号／ＲＥが出力され、パスゲート１７，１７ａのいずれかを介してリードデータがそれぞれ出力される。

それにより、本実施の形態によれば、メモリカード１におけるリード動作の際に、パスゲート１７，１７ａ，１８，１８ａを用いて制御信号、およびデータを半導体メモリ２に伝達することにより、該メモリカード１の高速化を実現することができる。

また、パスゲート１７，１７ａ，１８，１８ａの駆動電力が小さいので、メモリカード１の省電力化を可能にすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態では、メモリカードにパスゲートを用いた場合について記載したが、該メモリカードだけでなく、ローカルメモリとの高速アクセス化が必要なシステムなどに本発明を適用することができる。

図３は、画像処理装置１９の一例を示すブロック図である。

画像処理装置１９は、ホストＣＰＵ（主処理装置）２０、主記憶メモリ２１、コプロセッサ（半導体集積回路装置）２２、ならびに半導体メモリ２３，２４などから構成されている。

ホストＣＰＵ２０は、画像処理装置１９のすべての制御を司る。主記憶メモリ２１は、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなり、ホストＣＰＵ２０のメモリとして用いられる。

ホストＣＰＵ２０、主記憶メモリ２１、およびコプロセッサ２２は、ホストバスＢｈによって相互に接続されている。

コプロセッサ２２は、たとえば、画像処理用プロセッサであり、画像プロセッサ（プロセッサ）２２ａ、ローカルメモリ２２ｂ、およびパスゲート２２ｃ，２２ｄなどから構成されている。半導体メモリ２３，２４は、外付けされたＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）などからり、画像プロセッサ２２ａのローカル処理用として用いられる。

画像プロセッサ２２ａ、ローカルメモリ２２ｂ、ならびにパスゲート２２ｃは、内部バスＢｎによって相互に接続されている。また、半導体メモリ２３，２４とパスゲート２２ｃとは、外部バスＢｇを介して相互に接続されている。

パスゲート２２ｄは、ホストバスＢｈと外部バスＢｇとを接続するように設けられている。これらパスゲート２２ｃ，２２ｄは、コプロセッサ２２から出力される制御信号によって接続制御が行われている。

画像処理中においては、パスゲート２２ｃがＯＮ、パスゲート２２ｄがＯＦＦになっており、ローカル処理用の半導体メモリ２３，２４がホストバスＢｈから切り離されて高速処理が行われる。

そして、画像処理が終了すると、パスゲート２２ｃをＯＦＦ、パスゲート２２ｄをＯＮすることにより、ホストＣＰＵ２０の一部として、画像プロセッサ２２ａの演算結果などを高速に転送し、ホストＣＰＵ２０の入力データとして使用する。

それにより、半導体メモリ２３，２４のアクセス時間やデータの転送時間などのオーバヘッドを大幅に低減させることが可能となるとともに、装置の低コストか、ならびに高速化を実現することができる。

また、図４は、通信システムの１つである携帯電話２５の一例を示すブロック図である。

携帯電話２５は、ベースバンドＬＳＩ２６、アプリケーションＣＰＵ（主処理装置）２７、メモリ２８、およびメモリモジュール２９などから構成されている。

ベースバンドＬＳＩ２６は、受信信号を周波数変換して音声処理を行う。アプリケーションＣＰＵ２７は、携帯電話におけるアプリケーションの制御を司る。メモリ２８は、たとえば、ＳＤＲＡＭなどからなり、アプリケーションＣＰＵ２７のローカルメモリとして用いられる。

メモリモジュール２９は、コードメモリインタフェース（半導体集積回路装置）３０、および半導体メモリ３１から構成されている。コードメモリインタフェース３０は、インタフェース回路３０ａ、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）３０ｂ、およびパスゲート３０ｃ，３０ｄなどからなる。半導体メモリ３１は、フラッシュメモリに例示される不揮発性半導体メモリからなり、アプリケーションプログラムなどが格納されている。

ベースバンドＬＳＩ２６、アプリケーションＣＰＵ２７、およびメモリ２８は、データバスＢｄを介して相互に接続されている。このデータバスＢｄには、パスゲート３０ｃ，３０ｄの一方の接続部がそれぞれ接続されている。

パスゲート３０ｃの他方の接続部には、コードバスＢｃｄ、およびインタフェース回路３０ａがそれぞれ接続されている。パスゲート３０ｄの他方の接続部には、ＤＭＡ３０ｂが接続されている。

ＤＭＡ３０ｂとインタフェース回路３０ａとは、内部バスＢｎによって相互に接続されている。また、インタフェース回路３０ａには、半導体メモリ３１が接続されている。

アプリケーションＣＰＵ２７は、通常、半導体メモリ３１に格納されているプログラムをインタフェース回路３０ａを経由して実行するが、メモリ２８にプログラムがある場合には、パスゲート３０ｃをＯＮさせて該パスゲート３０ｃを経由し、直接、メモリ２８のデータを読み出してプログラムを実行する。

また、パスゲート３０ｄがＯＮすることにより、アプリケーションＣＰＵ２７は、コードバスＢｃｄの動作とは独立して半導体メモリ３１にメモリアクセスすることが可能となる。

本発明の半導体集積回路装置は、データ伝達における省電力化、および高速化に適している。

本発明の一実施の形態によるメモリカードのブロック図である。 図１のメモリカードに設けられたブリッジチップのブロック図である。 本発明の他の実施の形態による画像処理装置の一例を示すブロック図である。 本発明の他の実施の形態による通信システムの１つである携帯電話の一例を示すブロック図である。

符号の説明

１ メモリカード
２ 半導体メモリ（不揮発性半導体メモリ）
３ コントローラ（主処理装置）
４ ブリッジチップ（半導体集積回路装置）
５ アドレスラッチ
６ 特定コマンド中止命令部６
７ ドレス組み替え部
８ コマンドデコード部
９，９ａ データバスセレクタ
１０〜１６ バッファ
１７，１７ａ パスゲート
１８，１８ａ パスゲート
１９ 画像処理装置
２０ ホストＣＰＵ（主処理装置）
２１ 主記憶メモリ
２２ コプロセッサ（半導体集積回路装置）
２２ａ 画像プロセッサ（プロセッサ）
２２ｂ ローカルメモリ
２２ｃ，２２ｄ パスゲート
２３，２４ 半導体メモリ
２５ 携帯電話
２６ ベースバンドＬＳＩ
２７ アプリケーションＣＰＵ
２８ メモリ
２９ メモリモジュール
３０ コードメモリインタフェース（半導体集積回路装置）
３１ 半導体メモリ
３０ａ インタフェース回路
３０ｂ ＤＭＡ
３０ｃ，３０ｄ パスゲート
Ｂｄ１，Ｂｄ２ データバス
Ｂｈ ホストバス
Ｂｎ 内部バス
Ｂｇ 外部バス
Ｂｄ データバス
Ｂｃｄ コードバス
Ｐ１〜Ｐ９ パッド

Claims (5)

1. 主処理装置から入力されたコマンドを演算し、その演算結果に基づいて制御信号を出力するコマンドデコード部と、
   前記コマンドデコード部から出力された制御信号に基づいて、前記主処理装置と１以上の半導体メモリとを接続制御するパスゲートとを備えたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記半導体集積回路装置は、
   メモリカードに設けられたブリッジチップであることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記パスゲートは、
   前記メモリカードに設けられた半導体メモリに、前記主処理装置から出力された制御信号、およびリードデータを伝達することを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   プロセッサと、
   前記プロセッサの処理に用いられるデータを一時的に格納するメモリとを備え、
   前記パスゲートは、
   前記プロセッサと前記メモリとの接続、または前記主処理装置と前記メモリとの接続のいずれかを行うことを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記半導体集積回路装置は、
   画像処理用のプロセッサであることを特徴とする半導体集積回路装置。

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