CN114141291A - 存储器、存储器控制方法和系统 - Google Patents

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Abstract

公开了一种存储器、存储器控制方法和系统。存储器包括：第一电路集合，包括存储单元阵列、以及基于接收到的外部指令对存储单元阵列进行操作的第一控制逻辑电路；以及第二电路集合，包括第二控制逻辑电路和电源管理器。响应于低功耗状态指令，电源管理器禁用第一电路集合，存储器进入低功耗状态；响应于接收芯片选通信号和第一预定接口的输入信号的第一预定组合信号，第二控制逻辑电路使电源管理器为第一电路集合供电，使得存储器从低功耗状态进入待机状态。通过额外设置的逻辑控制电路，可以在该电路的控制下通过例如CS和CLK接口的组合信号退出能将所有无关电路断电的低功耗状态，从而在确保低功耗状态正确退出的情况下进一步降低存储器芯片的功耗。

Description

存储器、存储器控制方法和系统
技术领域
本公开涉及存储器领域，尤其涉及一种存储器、存储器控制方法和相应系统。
背景技术
闪存(Flash)，以其高存储密度，高可靠性和低功耗的特性，在现今得到愈发广泛的应用。闪存包括NAND闪存和NOR闪存。NOR闪存又称为代码型存储器，通常配合微控制器使用，支持芯片内执行(XIP，eXecute In Place)，并在汽车电子、可穿戴设备、智能家电、家用医疗设备等方向有着广泛的应用。NAND闪存则广泛应用在各种存储卡、U盘、SSD和eMMC等大容量设备中。随着设备性能和集成度的提高，以及分布式应用的特点，更换电池或频繁充电会带来诸多不便。因此，如何延长电池使用时间以及降低器件功耗是闪存应用目前面临的一个重要挑战。
发明内容
本公开要解决的一个技术问题是提供一种存储器、存储器控制方法和系统。本发明的存储器包括额外设置的逻辑控制电路，在该电路的控制下可以通过例如CS和CLK接口的信号组合退出能够将所有无关电路断电的低功耗状态，从而在确保低功耗状态正确退出的情况下进一步降低存储器芯片的功耗。
根据本公开的第一个方面，提供了一种存储器，包括：第一电路集合，包括存储单元阵列、以及基于接收到的外部指令对所述存储单元阵列进行操作的第一控制逻辑电路；以及第二电路集合，包括第二控制逻辑电路和电源管理器，其中，响应于进入低功耗状态指令，所述电源管理器禁用所述第一电路集合，所述存储器进入低功耗状态，响应于接收芯片选通信号和第一预定接口的输入信号的第一预定组合信号，所述第二控制逻辑电路使所述电源管理器为所述第一电路集合供电，使得所述存储器从所述低功耗状态进入待机状态。
可选地，所述第一预定接口是时钟接口，并且响应于接收到芯片选通信号和预定触发次数的时钟信号的所述第一预定组合信号，所述第二控制逻辑电路使所述电源管理器为所述第一电路集合供电。
可选地，所述第一预定接口包括如下的至少一个：保持接口；写保护接口；时钟接口；数据输入接口；和数据输出接口。
可选地，所述存储器包括电源端口，所述电源端口连接外部电源，所述第二电路集合由所述外部电源供电。
可选地，所述第二电路集合包括芯片选通信号缓冲和第一预定接口信号缓冲。
可选地，所述第一电路集合包括指令译码器，响应于所述指令译码器接收到进入低功耗状态指令，所述电源管理器禁用所述第一电路集合，所述存储器从待机状态进入低功耗状态。
可选地，所述第二电路集合包括还包括状态寄存器，其中，所述状态寄存器在待机状态和低功耗状态下处于使能状态。
可选地，所述存储器还包括第三电路集合，所述第三电路集合包括指令译码器，所述第二电路集合还包括状态寄存器和ID寄存器，响应于芯片选通信号和第二预定接口的输入信号的组合信号，所述第二控制逻辑电路使所述电源管理器为所述第三电路集合供电同时保持禁用所述第一电路集合，使得所述存储器从所述低功耗状态进入次低功耗状态。
根据本公开的第二个方面，提供了一种存储器控制方法，所述存储器包括第一电路集合和第二电路集合，所述第一电路集合包括存储单元阵列、以及基于接收到的外部指令对所述存储单元阵列进行操作的第一控制逻辑电路，第二电路集合包括第二控制逻辑电路和电源管理器，所述方法包括：响应于进入低功耗状态指令，所述电源管理器禁用所述第一电路集合，使得所述存储器进入低功耗状态；以及响应于芯片选通信号和预定接口输入信号的第一预定组合信号，所述第二控制逻辑电路使所述电源管理器为所述第一电路集合供电，使得所述存储器从所述低功耗状态进入待机状态。
根据本公开的第三个方面，提供了一种系统，包括：主机；接口总线；以及如第一方面所述的存储器，其通过所述输入输出接口与上述接口总线的连接，耦合至所述主机。
本发明通过接口组合信号的低功耗退出机制和专门的低功耗逻辑控制电路，能够在低功耗状态下关闭更多的电路并稳妥实现上述低功耗状态退出，由此进一步降低存储器功耗并提升鲁棒性。
附图说明
通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。
图1示出了包含根据本发明一个实施例的存储器的系统的简化示意图。
图2示出了一个8管脚存储器芯片的顶视图的例子。
图3示出了根据本发明一个实施例的存储器的组成示意图。
图4示出了根据本发明一个实施例的存储器的状态切换示意图。
图5示出了根据本发明一个实施例的进入低功耗状态的时序图。
图6示出了根据本发明一个实施例的离开低功耗状态的时序图。
具体实施方式
下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
参照附图将更详细地描述各个实施例。然而，本发明可以不同的形式实施，并不应被解释为受限于本文所阐述的实施例。相反的，提供这些实施例以便使本公开将是彻底且完整的，并且将本发明的范围充分地传达给本领域的技术人员。在本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
注意的是，附图是简化的原理图，因此不一定按比例绘制。在一些情况下，附图的各个部分可能已经被夸大，以便更清楚地说明所示实施例的某些特征。
进一步注意的是，在下面的描述中，阐述了具体的细节以便于理解本发明，然而，可在没有这些具体细节的一部分的情况下实践本发明。另外，注意的是，公知的结构和/或过程可能仅被简略地描述或者根本不被描述，以避免用不必要的公知细节来掩盖本公开。
还应注意，在一些情况下，对于相关领域的技术人员显而易见的是，除非另有特别说明，所描述的一个实施例相关的元件(也被称为特征)可以单独使用或与另一个实施例的其它元件组合使用。另外，如下对“第一”、“第二”甚至“第三”的使用，旨在对相同类别的不同对象加以区分以方便描述，而非对重要性或是先后次序的暗示。
如下将结合附图详细描述本发明的各个实施例，并且为了便于理解，首先将结合图1描述本发明的应用环境。
图1示出了包含根据本发明一个实施例的非易失性存储器的系统的简化示意图。所述系统10可以实现为电子装置，并且装置10可以如图所示包括主机200和存储器300，并经由总线100进行通信。
在此，主机200是指实现该装置10关键功能的部分，即，装置10的主要部分，并且主机200(或者说装置10)可以是任何适当的电子装置。在一个实施例中，装置10可以是电子设备，包括但不限于例如诸如移动电话、平板电脑、可穿戴设备(例如TWS耳机)和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、电视机、机顶盒和投影仪的非便携式电子装置，甚至是诸如独立设置的传感器的工业物联网设备。此时，存储器300可以是为独立电子设备提供存储服务的装置。
在其他实施例中，装置10也可以是具有相对独立功能的电子器件(这些电子器件通常是组成电子设备的关键器件)，例如独立贩售的智能屏幕、主控芯片、摄像头组件等。这些电子器件通常需要被组装，例如，智能屏幕被组装至手机，才能为消费者(例如，购买手机的用户)提供服务。此时，存储器300可以是为电子器件提供必要存储服务的器件。
在此，主机200可以实现为或者包括微控制器、微处理器、专用集成电路(ASIC)或是专用标准产品(ASSP)，并且如图所示经由总线100耦接至作为从属设备的存储器300。在此，总线100被示出为连接在主机200和存储器300之间的双向箭头，以指示经由主线实现的主机200和存储器300之间的双向信息传输。
一个实施例中，总线100可以实现为接口总线，例如串行外围接口(SPI)总线，并且实际可以包括多条连接线来实现指令、地址和数据的传输，从而将存储器300中存储的代码读出并执行，并在需要时进行擦除和写入，例如进行固件空中升级。
总线100包括的多条连接线可以与主机200和存储器300双方提供的接口相连接，并且主机200和存储器300可以各自包括用于进行如上连接的管脚。
在一个优选实施例中，存储器300可以实现为具有SPI接口的闪存设备，尤其是NOR闪存和NAND闪存，能够经由串行接口(管脚)进行数据的顺序存取并且适用于诸如语音、图像、程序代码和数据存储等诸多应用具体地，存储器300能够通过在芯片选通(CS)管脚上接收到的芯片选通信号被启用(例如，规定的有效“断言”信号)，并且能够经由数据输入(SI)管脚、数据输出(SO)管脚、和时钟(CLK)管脚来实现数据存取。相应地，总线100至少可以包括数据输入线、数据输出线、时钟线和芯片选通线。在这其中，数据输入线上传输由主机200生成并由存储器300接收的数据信号，这些数据可以包括指令和地址序列之类。数据输出线上则传输由存储器300生成并由主机200接收的信号，例如，从存储器300中读取的数据，例如，可在主机200上执行的代码。时钟线则用于将主机200生成的时钟信号送入存储器300，由此实现双方的数据同步传输。当主机200和存储器300之间需要数据传输时，芯片选通线上的芯片选通信号置为有效电平，例如低电平。当数据的传输完成后，芯片选通线上的芯片选通信号置为非有效电平，例如高电平。应该理解的是，总线100也可以实现主机200与其他从属或外围设备的连接，此时会为这些设备提供其他的芯片选通线。
除了如上所述的芯片选通(CS)管脚、数据输入(SI)管脚、数据输出(SO)管脚、和时钟(CLK)管脚之外，在实际操作中，存储器300通常还需要设置其他的管脚来实现基本的(也可以是增强的)存储器功能。
图2示出了一个8管脚存储器芯片的顶视图的例子。如图所示，该存储器芯片是SOP封装芯片，并且具有8个管脚。其中1号管脚、5号管脚、2号管脚和6号管脚，分别对应于如上所述的芯片选通(CS)管脚、数据输入(SI)管脚、数据输出(SO)管脚、和时钟(CLK)管脚。1号管脚示出为“CS#”，其中“#”用于表示该信号低电平有效。进一步地，6号管脚示出为“SCLK”，其中“CLK”之前的“S”用于指示该信号是来自外部的系统时钟，以便于存储器内部的“内部时钟”加以区别。
为了能够正常进行操作，存储器300可以包括用于接收外部电源的电源接口，例如图2所示的8号管脚，即，用于接收外部电压VCC(例如，第一电压)的管脚，上述管脚例如从系统(例如，电子装置10)的电源设备获取电力供应，进一步地，存储器300还可以包括连接至系统地的管脚，例如用于接地并提供地电压VSS的4号管脚。
存储器300的各个管脚通常可以直接在外部电压VCC下工作，而存储器300的内部电路，例如存储阵列及其逻辑控制电路则可在存储器的操作电压VDD下工作。在不同的实施例中，外部电压VCC可以与存储器操作电压VDD相同或不同。在VCC与VDD相同的情况下，存储器中的电源管理器可以仅仅用于基于不同的状态向各个部件的供电。而当VDD与VCC不同时(通常是VDD低于VCC)则需要电源管理器进行电压转换以便为存储器中的部件提供操作电压VDD。
进一步地，存储器芯片还可以包括3号管脚，即，写保护管脚WP。类似于芯片选通信号，示出的“WP#”中“#”同样用于表示该信号低电平有效。当WP#信号变低时，可以使得存储器300进入例如硬件保护状态，并且阻止对状态寄存器的改写。
进一步地，存储器芯片还可以包括7号管脚，即保持管脚HOLD。类似于芯片选通信号，示出的“HOLD#”中“#”同样用于表示该信号低电平有效。当HOLD#信号变低时，可以使得存储器300停止任何串行通信，但并不会停止进行中的编程或擦除操作，以及针对写状态存储器的操作。
在上述8个管脚中，除了VCC和VSS之外的6个管脚，即，SI管脚、SO管脚、CLK管脚、CS管脚以及WP管脚和HOLD管脚，可以看作是与外部连接的输入输出接口，并且分别对应于数据输入接口、数据输出接口、时钟接口、芯片选通接口、写保护接口和保持接口。这些接口可以各自利用图1所示总线100，尤其是SPI总线所包括的数据输入线、数据输出线、时钟线、芯片选通线、写保护线和保持线来实现在主机控制下的存储器操作，例如涉及存储单元阵列的数据读取、擦除或是写入操作等。
可以理解的是，虽然将SI管脚、SO管脚、CLK管脚、CS管脚以及WP管脚和HOLD管脚统称为输入输出接口，但在实际操作中，SI管脚、CLK管脚、CS管脚以及WP管脚和HOLD管脚可被指定用于获取外部信号；SO管脚则被指定用于向外部输出数据，例如从存储器300读取的程序代码，或是存储器300内部寄存器中寄存的状态信号等。进一步地，SI管脚、CLK管脚、CS管脚以及WP管脚和HOLD管脚各自用于从外部获取不同性质的信号。具体地，主机200发送给存储器300的指令可以是操作符，操作符包括多个位(例如8个位)，SI管脚顺序获取操作符。SI管脚获取的指令通常无法直接用于存储器的控制，而是需要经由译码装置(例如经由指令译码器)的译码来转变为存储器内可识别的控制指令。CLK管脚则用于接收主机的时钟信号(例如，特定频率的时钟脉冲)，以便进行数据同步传输，例如，在时钟信号的上升沿，主机200发送数据，存储器300接收数据。CS管脚则获取来自主机200的芯片选通信号，芯片选通信号可以是选通脉冲，也可以是持续时长达预定时间的有效电平(例如，芯片选通信号为低电平时，存储器300能够从主机200接收时钟和数据，芯片选通信号为高电平时，存储器300忽略时钟线和数据输入线上的时钟和数据)，并且通常可以直接基于上述芯片选通信号来更改存储器内部的操作。例如，通常需要在CS信号有效并伴随CLK管脚上接收到的外部时钟信号来获取SI管脚上传输的指令。
进一步地，在不同的数据传输模式下，SI管脚、SO管脚、CLK管脚、CS管脚以及WP管脚和HOLD管脚中的部分或是全部可以复用为IO管脚。SI管脚、SO管脚、WP管脚、HOLD管脚可以在存储器芯片的“QuadSPI”模式下用作图2括号中所示的IO0～IO3管脚，由此使得存储器芯片以常规模式的四倍速率进行数据收发。
另外，虽然图2示出的存储器芯片是具有8个管脚的SOP封装芯片，但应该理解的是，本发明的原理同样适用于其他封装类型的存储器芯片，例如SON和FBGA封装的芯片，并且主机200同样能够通过总线100与这些芯片的相应的焊盘端子或是焊料微球相连接。这些芯片的接口(例如，焊盘端子或是焊料微球)也可以看作是存储器芯片的管脚。换句话说，本发明对存储器芯片的接口形态不做限制。
随着便携式设备和可穿戴设备的进一步小型化，以及诸如物联网应用的分布式设备的普及，期望存储器能够进一步降低电力消耗。由于存储器，例如NOR闪存通常存储主机用以执行的程序代码，并且这些程序代码会被读取至外部，例如主机200的内置RAM或是系统10的独立RAM，因此存储器并不需要持续进行存取。为此，可以将存储器设置为功耗更低的状态，在这些低功耗状态下可以禁用对存储器中的多个部件的供电。
本发明由此提出了一种包括额外设置的逻辑控制电路(如下所述的“第二逻辑控制电路”)的存储器。在该第二逻辑控制电路的控制下可以通过接口的信号组合，例如来自CS和CLK管脚的信号组合退出能够将所有无关电路断电的低功耗状态，从而在确保低功耗状态正确退出的情况下进一步降低存储器芯片的功耗。
图3示出了根据本发明一个实施例的存储器的组成示意图。存储器300包括用于实现存储器常规功能的上部区域(由稀疏虚线框框出)，上部区域中包括的组件如下可以称为“第一电路集合”，并且尤其可以包括存储单元阵列、以及基于接收到的外部指令对所述存储单元阵列进行操作的第一控制逻辑电路。
更进一步地，本发明的存储器300还可以包括用于实现本发明特定功能的“第二电路集合”(由紧密虚线框框出)，并且尤其可以包括第二控制逻辑电路322和电源管理器321。在图示的例子中，由于第二控制逻辑电路322可以专门用作低功耗状态下的逻辑控制，例如，用于根据组合信号退出低功耗状态，因此第二控制逻辑电路322也可被称为低功耗控制逻辑322。
响应于进入低功耗状态指令，电源管理器321可以禁用上述的第一电路集合，所述存储器进入低功耗(PWD)模式。上述指令需要在SI管脚能够持续接收输入数据并且指令译码器正常工作的情况下发出，并且电源管理器321可以在指令译码器的译码结果的控制下禁用上述的第一电路集合，以使得存储器进入低功耗模式。
相比之下，存储器退出低功耗状态可以直接由来自管脚上的信号触发。在本发明中，采用CS信号和其他管脚信号(例如，SI、SO、CLK、WP和HOLD中的一个或多个管脚)的组合信号的形式实现。为此，响应于接收芯片选通信号和第一预定接口(图示为外部时钟接口)的输入信号的第一预定组合信号，第二控制逻辑电路322使电源管理器321为第一电路集合供电，使得存储器从低功耗状态进入待机状态。
由于“第一电路集合”中的各个电路在本发明的低功耗状态下断电，因此可以将其归于“VDD_PWD电压域”。而由于“第二电路集合”中的各个电路在本发明的低功耗状态下仍然保持使能，因此可以将其归于“VDD电压域”。
进一步地，处于对芯片状态完整记录的需要，位于图3所示上部的状态寄存器323通常也需要在本发明的低功耗状态下仍然保持使能，因此第二电路集合包括还包括状态寄存器，并且也可以将其归于“VDD电压域”，如图3上部的紧密虚线框所示。
由此，在本发明的低功耗状态中，只有紧密虚线框内VDD电压域的低功耗控制逻辑322、电源管理器321和状态寄存器322保持供电，而涉及存储器常规操作的稀疏虚线框内VDD_PWD域的模块在低功耗状态下可断开电源，即VDD_PWD断开与VDD的连接保持floating(悬浮)。相对现有技术，本发明在低功耗状态下只需要保持对接口CS#和SCLK的供电，由少量逻辑电路(即，专门的低功耗控制逻辑322)保证对CS#和SCLK的输入组合信号进行正确响应即可，而其他所有接口都可断开电源，从而降低功耗。
如前所述，“第一电路集合”可以包括存储单元阵列、以及基于接收到的外部指令对所述存储单元阵列进行操作的第一控制逻辑电路。在此，存储单元阵列可以对应于图3所示的存储阵列341。存储阵列341包括多个存储单元，多个存储单元设置为阵列并且可以通过字线和位线寻址。存储单元可以是具有浮栅或者能够俘获电荷的绝缘层的晶体管。行译码器343用于根据地址选择字线。列译码器342用于根据地址选择位线。在图3的例子中，出于版图布局方便的考虑，行译码器343还可以与写保护逻辑结合在一起布置，共同作为写保护逻辑和行译码器343。而列译码器342则可以与页缓冲器结合在一起布置，共同作为列译码器和页缓冲器342。另外，虽然图中没有示出，但存储模块还可以包括执行存储阵列341的读操作和验证操作所需的读出放大器。
如图所示，第一电路集合中用于基于接收到的外部指令对所述存储单元阵列进行操作的第一控制逻辑电路可以包括SPI指令&控制逻辑电路331。
在此，SPI指令&控制逻辑电路331可以看作是指令译码器和控制器的结合。从输入输出接口(即，图示的SI、SO、CLK和HOLD管脚)获取的数据可以暂时存放在输入输出缓存(未在图中示出)中，并且进一步传送到指令译码器或者控制器。数据输入线和数据输出线支持串行协议。经过数据输入线(经由SI管脚)接收到的数据首先存储在输入输出缓存的移位寄存器中，然后数据从移位寄存器移至静态随机存储器，从而可以并行提供给控制器(对应于本例中逻辑电路331的控制器部分)。经过数据输入线接收到的指令首先存储在输入输出缓存的移位寄存器，然后提供给指令译码器(对应于本例中逻辑电路331的指令译码器部分)。在此，控制器可以指代对存储器300内部各个部件的操作进行控制的部件，并且可以包括多个子控制部件，例如，用于对存储阵列341进行读、擦除和编程操作中各自所需的电压使能控制以及参数设置等的控制逻辑电路。
相应地，第一电路集合还可以包括为存储阵列341的读、擦除和写来提供特定电压(例如，在NOR闪存的读取过程中为非选中字线提供负电压等)的高压发生器333(也可被称为电荷泵333)。在一个实施例中，电荷泵333本身需要在VDD下工作，因此电源管理器321还用于在需要时为电荷泵333提供电压。电荷泵333可以包括多个电荷泵电路，分别用于产生读操作中所需的电压Vread，写操作中所需的电压Vpgm和擦除操作中所需的电压Verase。
当SPI指令&控制逻辑电路331接收到针对存储阵列341的操作指令后，可以通知页地址锁存/计数器334和字节地址锁存/计数器335各自指示列译码器343和行译码器342选择相应的字线或位线，同时电荷泵333在控制器的控制下生成操作所需的电压，由此实现针对存储阵列341的操作。
进一步地，第一电路集合还可以包括执行写保护操作所需的写保护逻辑电路332，该电路接收WP管脚的信号，并结合状态寄存器323中的状态信息，利用逻辑电路343对存储阵列341实施写保护操作。
如前结合图2所示，存储器可以包括电源端口(8号管脚VCC)，所述电源端口连接外部电源。本发明的第二电路集合则可与电源接口相连，以实现来自外部电源的供电。具体地，第二电路集合中的电源管理器321可以获取外部电源，并在低功耗控制逻辑322的控制下，向包括SPI指令&控制逻辑电路331、写保护逻辑电路332、高压发生器333、页地址锁存/计数器334和字节地址锁存/计数器335、存储阵列341、列译码器和页缓冲器342、以及写保护逻辑和行译码器343的第一电路集合供电。另外，应该理解的是，第二电路集合中的低功耗控制电路322和状态寄存器323也可由电源管理器321供电。
如前所述，输入输出接口在SPI指令&控制逻辑电路331之间还可以包括图中未示出的输入输出缓存。在某些实施例中，从SI管脚、CLK管脚、CS管脚、WP管脚和HOLD管脚获取的信号可以分别在输入输出缓存中的数据输入缓存、时钟缓存、芯片选通信号缓存、写保护缓存和保持缓存中进行缓存。相应地，输入输出缓存中还可以包括数据输出缓存，用于缓存要经由SO管脚输出的数据。
在本发明的实施例中，在低功耗状态中，可以仅使能芯片选通信号缓存和第一预定接口缓存，同时禁用其他缓存，从而进一步降低功耗。换句话说，可以将芯片选通信号缓存和第一预定接口缓存看作是属于第二电路集合，将其他缓存看作是属于第一电路集合。
在优选实施例中，本发明的存储器除了低功耗状态和待机状态之外，还可以包括次低功耗(SPWD)状态。在该状态中，能够执行少量的操作，例如不涉及存储阵列341的操作，因此需要使能的电路比待机状态要少。为此，可以从原本的第一电路集合中划出一部分作为第三电路集合。第三电路集合包括指令译码器，第二电路集合还包括状态寄存器和ID寄存器。响应于芯片选通信号和第二预定接口的输入信号的第二预定组合信号，第二控制逻辑电路322可以使电源管理器321为第三电路集合供电同时保持禁用第一电路集合，使得所述存储器从低功耗状态进入次低功耗状态。
例如，在次低功耗状态中，存储器还能够进行至少部分读指令操作，例如，对存储器中一个或多个寄存器中的相应内容进行读取的操作。具体地，存储器300还可以包括用于存储器相关ID信息的ID寄存器。存储器可以在上电时，从存储阵列(例如，专门用于存储器ID信息的存储区域)中读出存储器的ID信息(例如，存储器ID、存储器的制造商ID等)，并将其存储至ID寄存器。ID寄存器可以在存储器300的整个上电期间保持使能，从而确保寄存的信息不丢失。于是，当次低功耗状态下的存储器300如图5所示接收到READID(读ID)指令时，指令译码器可以对上述指令进行译码，从ID寄存器中读取相应ID信息并且通过SO管脚进行ID信息的输出。此时，为了实现上述读ID功能，输入输出缓存中的时钟缓存、数据输入缓存、数据输出缓存和芯片选通缓存都需要被使能。相应地，IO控制也需要被使能，以实现对读ID指令的执行。在次低功耗状态下，内部时钟被禁用，READID操作在时钟线上的外部时钟控制下进行。
图4示出了根据本发明一个实施例的存储器的状态切换示意图。如图所示，存储器300的操作状态可以包括待机状态(standby)、低功耗状态(PWD)和次低功耗状态(SPWD)。
下表列出存储器300中的各部件对应各种状态的使能与禁用情形。
Figure BDA0003302245690000121
Figure BDA0003302245690000131
表1
“使能”是指部件处于允许使用的状态。“禁用”是指部件处于不允许使用的状态。例如，通过供电使部件处于允许使用的状态，通过停止供电使部件处于不允许使用的状态。
待机状态可以指示响应于主机200的任意指令，存储器300能够进行相应操作的状态。在待机状态，如果主机200和存储器300之间没有数据传输，芯片选通信号维持在非有效电平。待机状态还可以进一步包括激活状态(active)。在存储器300处于待机状态的情况下，当主机200需要向存储器300发送指令或数据时，主机200将芯片选通信号置为有效电平，存储器300进入激活状态，存储器300通过数据输入线接收指令或数据并将busy信号置于有效。上述待机状态下芯片选通信号为有效电平时可称为激活状态。在图4的例子中，本发明为存储器提供两个节能状态：次低功耗状态(SPWD)和低功耗状态(PWD)。低功耗状态可以指仅保留对能够基于芯片选通信号和第一预定信号的第一预定组合信号而使存储器恢复到更高功率状态所需的部件进行供电的状态。在低功耗状态，存储器300无法响应主机200通过输入信号线发送的任意指令(即，仅能够对特定管脚上的信号组合做出反应)。在次低功耗状态，存储器300能够响应主机200通过输入信号线发送的部分指令。相应地，存储器300的部分功能被禁用并且相应地部分部件没有被供电。例如，在次低功耗状态，存储器300无法接收针对存储阵列的操作指令，相应地，用于对存储阵列执行操作的部件(例如，高电压产生部件，读出放大器，行译码器，列译码器等)被禁用。
如图4所示，处于低功耗状态的存储器300响应于芯片选通信号与第一预定接口信号的组合信号(例如，CS#和SCLK信号的组合)从低功耗状态退出到待机状态。
处于低功耗状态的存储器300响应于芯片选通信号与第二预定接口信号的第二预定信号组合(例如，CS#信号和SI信号的组合)，从低功耗状态退出到次低功耗状态。第二预定信号组合与第一预定信号组合需要有所不同。在某些实施例中，第一预定接口和第二预定接口不同，例如，从低功耗状态退出到待机状态使用来自芯片选通接口和时钟接口的组合信号，从低功耗状态退出到次低功耗状态使用来自芯片选通接口和写保护接口的组合信号。在某些实施例中，第一预定接口和第二预定接口可以相同，在其上的信号不同。在某些实施例中，可以单独凭借芯片选通信号变为低，来进行从低功耗状态到另两个状态之一的状态转换。
处于待机状态的存储器300响应于接收到的次低功耗状态指令(SPWD_cmd)进入次低功耗状态，响应于接收到的低功耗状态指令(PWD_cmd)进入低功耗状态。处于次低功耗状态的存储器300响应于接收到的低功耗状态指令(PWD_cmd_1)进入低功耗状态，响应于接收到的离开次低功耗状态指令(exit_SPWD_cmd)进入待机状态。
由此，存储器300能够直接在相比于待机状态的功耗更低的状态下(即，次低功耗状态)，进行次低功耗状态允许的操作。在次低功耗状态下的操作结束后，可以根据需要来确定是进入功耗更低的低功耗状态还是待机状态，由此实现更为有效的节电和更为灵活的操作。
图4使用PWD_cmd和PWD_cmd_1对不同状态下进入低功耗状态的指令加以区分，但在实际操作中，PWD_cmd和PWD_cmd_1对应的操作码可以相同，也可以不同。换句话说，在待机状态和次低功耗状态下，由于需要响应于操作码来进入低功耗状态，因此在这两种状态下，电源管理器321都需要给指令译码器331供电，使指令译码器331处于使能状态，以便存储器300基于低功耗状态指令而进入低功耗状态。
应该理解的是，虽然结合表1和图4示出了本发明包括次低功耗状态的实施例，而是本发明的存储器也可以仅包括待机状态和低功耗状态两个状态，即，表1删除中间一列，图4删除次低功耗状态，本发明的原理仍然是适用的。
图5示出了根据本发明一个实施例的进入低功耗状态的时序图。如图所示，在待机状态下，通过相应指令的接收进入低功耗状态。具体地，CS管脚接收到有效的芯片选通信号(图示为低电平)，CLK管脚接收时钟信号，并且在随后的8个时钟周期内(在此，可以规定从SI上读取信号需要8个时钟周期，即8个dummycycles)，存储器从SI管脚顺序接收8位操作码。在待机状态下接收指令的状态可以如上所述被进一步细分为图示的“激活状态”。在不同的实施例中，操作码也可以具有不同位数。存储器在tDP时间内完成译码和相应的控制操作，使得存储器进入低功耗状态。
在待机模式中，VDD_PWD电压域的电压为VDD，通过对第一电路集合的正常供电来确保存储器对指令的正确接收和响应。而在芯片选通信号拉低并接收到进入低功耗状态(例如，PWD_cmd)指令后，SPI指令&控制逻辑电路331中的控制器部分输出相应的控制信号给低功耗控制逻辑电路322，由此在tDP时间后，电源管理器321停止对第一电路集合供电的状态，VDD_PWD电压域悬浮，即，第一电路集合内的所有电路被禁用。
当CS管脚和第一预定接口上接收到第一预定组合信号时，处于低功耗状态的存储器可以对上述信号组合做出反应，从而使得存储器离开低功耗状态。
图6出了根据本发明一个实施例的离开低功耗状态的时序图。在图6的例子中，第一预定接口是外部时钟管脚。存储器能够在CS管脚上低电平的芯片选通信号以及预定次数触发(例如，n次，n大于等于0，优选地，n小于8)的外部时钟信号的作用下，实现低功耗状态的退出。此时，SI管脚和SO管脚仍然处于被忽略状态。响应于接收到了正确的信号组合，例如芯片选通信号以及预定次数触发的外部时钟信号，低功耗控制逻辑322使得电源管理器321对第一电路集合供电，从而离开低功耗状态。
在图6的例子中，芯片选通管脚和第一预定管脚上的第一预定组合信号为：CS#拉低，随后SCLK触发n次(n＞0，可根据实际设计需求)，CS#再拉高。低功耗逻辑电路322识别上述预定信号组合，再等待TRES，低功耗逻辑电路322使得电源管理器321开始给第一电路集合供电，此时VDD_DPD从悬浮变为VDD，芯片进入待机模式。
虽然图6示出了利用CS#结合SCLK的信号组合退出低功耗状态的例子，但实际应用中可根据情况，使用CS#结合SI、SO、WP#、HOLD#中的任意一个或多个管脚来实现退出低功耗状态，并且管脚上具体使用的信号形式，以及信号组合也可以是任意的。但通常情况下，被选中管脚的信号应该在芯片选通信号有效期间给出，例如，在CS信号拉低再变高期间，在选中的管脚(例如，WP#)上给出低电平，由此使得低功耗逻辑电路322能够实现上述信号组合，并在TRES之后通知电源管理器321开始给第一电路集合供电。
在一个实施例中，本发明可以实现为一种存储器控制方法，所述存储器包括第一电路集合和第二电路集合，所述第一电路集合包括存储单元阵列、以及基于接收到的外部指令对所述存储单元阵列进行操作的第一控制逻辑电路，第二电路集合包括第二控制逻辑电路和电源管理器，所述方法包括：响应于进入低功耗状态指令，所述电源管理器禁用所述第一电路集合，使得所述存储器进入低功耗状态；以及响应于芯片选通信号和预定接口输入信号的第一预定组合信号，所述第二控制逻辑电路使所述电源管理器为所述第一电路集合供电，使得所述存储器从所述低功耗状态进入待机状态。
进一步地，本发明还可以实现为一种系统，例如图1所示的电子装置，包括主机、接口总线以及如上所述的存储器。存储器其通过其输入输出接口(例如，SPI接口)与上述接口总线的连接，耦合至所述主机。
上文中已经参考附图详细描述了根据本发明的存储器、存储器控制方法和系统。本发明通过例如CS#和SCLK退出低功耗模式，由此断开芯片内部所有无关电路的电源，从而大幅降低低功耗模式的功耗。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种存储器，包括：
第一电路集合，包括存储单元阵列、以及基于接收到的外部指令对所述存储单元阵列进行操作的第一控制逻辑电路；以及
第二电路集合，包括第二控制逻辑电路和电源管理器，
其中，响应于进入低功耗状态指令，所述电源管理器禁用所述第一电路集合，所述存储器进入低功耗状态，
响应于接收芯片选通信号和第一预定接口的输入信号的第一预定组合信号，所述第二控制逻辑电路使所述电源管理器为所述第一电路集合供电，使得所述存储器从所述低功耗状态进入待机状态。
2.如权利要求1所述的存储器，其中，所述第一预定接口是时钟接口，并且
响应于接收到芯片选通信号和预定触发次数的时钟信号的所述第一预定组合信号，所述第二控制逻辑电路使所述电源管理器为所述第一电路集合供电。
3.如权利要求1所述的存储器，其中，所述第一预定接口包括如下的至少一个：
保持接口；
写保护接口；
时钟接口；
数据输入接口；和
数据输出接口。
4.如权利要求1所述的存储器，其中，所述存储器包括电源端口，所述电源端口连接外部电源，所述第二电路集合由所述外部电源供电低功耗。
5.如权利要求1所述的存储器，其中，所述第二电路集合包括芯片选通信号缓冲和第一预定接口信号缓冲。
6.如权利要求1所述的存储器，其中，所述第一电路集合包括指令译码器，
响应于所述指令译码器接收到进入低功耗状态指令，所述电源管理器禁用所述第一电路集合，所述存储器从待机状态进入低功耗状态。
7.如权利要求1所述的存储器，所述第二电路集合包括还包括状态寄存器，其中，所述状态寄存器在待机状态和低功耗状态下处于使能状态。
8.如权利要求1所述的存储器，其中，所述存储器还包括第三电路集合，
所述第三电路集合包括指令译码器，所述第二电路集合还包括状态寄存器和ID寄存器，
响应于芯片选通信号和第二预定接口的输入信号的组合信号，所述低功耗第二控制逻辑电路使所述电源管理器为所述第三电路集合供电同时保持禁用所述第一电路集合，使得所述存储器从所述低功耗状态进入次低功耗状态。
9.一种存储器控制方法，所述存储器包括第一电路集合和第二电路集合，所述第一电路集合包括存储单元阵列、以及基于接收到的外部指令对所述存储单元阵列进行操作的第一控制逻辑电路，第二电路集合包括第二控制逻辑电路和电源管理器，所述方法包括：
响应于进入低功耗状态指令，所述电源管理器禁用所述第一电路集合，使得所述存储器进入低功耗状态；以及
响应于芯片选通信号和预定接口输入信号的第一预定组合信号，所述第二控制逻辑电路低功耗使所述电源管理器为所述第一电路集合供电，使得所述存储器从所述低功耗状态进入待机状态。
10.一种系统，包括：
主机；
接口总线；以及
如权利要求1-8所述的存储器，其通过所述输入输出接口与上述接口总线的连接，耦合至所述主机。
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