KR100747759B1 - 플래시 메모리 장치 및 그 인터페이스 장치 - Google Patents

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정의영
손창일
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연세대학교 산학협력단
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Abstract

본 발명은 플래시 메모리 장치 및 그 인터페이스 장치에 관한 것으로서, 보다 상세하게는 외부 환경 변화에 민감하지 않은 플래시 메모리 장치 및 그 인터페이스 장치에 관한 것이다. 본 발명의 일 측면에 따르면, 호스트 프로세서로부터 리드(Read) 커맨드와 상응하는 어드레스 정보를 전달받아 상응하는 리드(Read)된 데이터를 메모리 인터페이스부를 통하여 출력하는 플래시 메모리 장치는 복수개의 메모리 셀들로 구성된 메모리 셀 어레이, 메모리 셀 어레이로부터 리드(Read)된 데이터를 저장하는 데이터 버퍼부, 메모리 인터페이스부로 출력되는 DVS(Data Valid Strobe) 신호를 생성하는 DVS 생성 로직 및 리드(Read)된 데이터를 데이터 버퍼부로부터 메모리 인터페이스부로 출력하기 위한 제어신호를 생성하는 컨트롤 로직을 포함하되, 리드(Read)된 데이터는 DVS(Data Valid Strobe) 신호에 동기되어 메모리 인터페이스부로 출력될 수 있다.
플래시 메모리, 메모리 인터페이스부

Description

플래시 메모리 장치 및 그 인터페이스 장치{Flash Memory Device and Interface Device thereof}
도 1은 일반적인 플래시 메모리의 인터페이스 장치를 설명하기 위한 도면.
도 2은 종래의 플래시 메모리의 READ 동작을 설명하기 위한 도면.
도 3는 종래의 플래시 메모리의 READ 동작을 설명하기 위한 설명하기 위한 타이밍 도면.
도 4은 본 발명의 바람직한 일 실시예에 따른 플래시 메모리의 READ 동작을 설명하기 위한 도면.
도 5는 도 3의 플래시 메모리의 READ 동작을 설명하기 위한 설명하기 위한 타이밍 도면.
도 6는 본 발명의 바람직한 다른 일 실시예에 따른 플래시 메모리의 구성을 설명하기 위한 도면.
도 7은 본 발명의 바람직한 다른 일 실시예에 따른 플래시 메모리의 구성을 설명하기 위한 도면.
<도면의 주요부분에 대한 부호의 설명>
100: 호스트 프로세서 200: 인터페이스 장치
300: 플래시 메모리 210: 메모리 인터페이스부
220: 데이터 버퍼부 230: 클럭 생성기
240: 제1 플립플롭 250: CDL(Clock Delay Logic)
260: REB 생성 로직 270: IO 패드
280: REB 패드 310: 메모리 셀 어레이
320: 메모리 버퍼부 330: 컨트롤 로직
480: DVS 패드
본 발명은 플래시 메모리 장치 및 그 인터페이스 장치에 관한 것으로서, 보다 상세하게는 외부 환경 변화에 민감하지 않은 플래시 메모리 장치 및 그 인터페이스 장치에 관한 것이다.
플래시 메모리(Flash Memory)는 비휘발성 메모리이지만, 프로그래밍과 삭제가 온라인 상태에서 가능한 메모리이다. 플래시 메모리는 EEPROM 과 마찬가지로 전기적으로 삭제하는 기술을 이용하며, 메모리 전체가 1초 또는 수초 만에 지워질 수 있다. 플래시 메모리에 저장된 데이터의 삭제는 칩 전체뿐만 아니라 블럭 단위의 삭제도 가능하지만, 바이트 단위의 삭제는 불가능하다. 플래시 메모리는 수정이 가 능한 제어 프로그램을 저장하거나, 보조메모리의 대용으로 사용되기도 한다.
플래시 메모리에는 낸드 플래시 메모리(Nand Flash Memory)와, 노어 플래시 메모리(Nor Flash Memory)가 있다. 노어 플래시 메모리는 SRAM 이나 ROM 타입의 인터페이스 방식을 사용하므로 프로세서 등과의 회로구성이 용이하다. 이에 비해, 낸드 플래시 메모리는 인터페이스 방식이 플래시 메모리 보다 복잡하다. 그러나, 낸드 플래시 메모리는 노어형 플래시 메모리에 비해 집적도가 뛰어나고, 가격이 저렴하다는 장점을 갖고 있다.
현재 낸드 플래시 메모리는 메모리 카드, 디지털 카메라, MP3 플레이어, 휴대폰(Mobile Phone), PDA(Personal Digital Assistant)등에서 작은 크기와 가벼운 무게 및 낮은 전력 사용 등의 장점으로 대용량의 데이터를 저장하는 메모리로 많이 사용되고 있다.
도 1은 일반적인 플래시 메모리의 인터페이스 장치를 설명하기 위한 도면이다.
도 1에 도시한 바와 같이, 인터페이스 장치(200)는 호스트 프로세서(100)와 플래시 메모리(300)사이에 위치한다.
호스트 프로세서(100)는 복수의 제어선, 복수의 어드레스(Address) 신호선, 및 복수의 데이터(Data) 신호선을 구비하고 있다. 인터페이스 장치(200)는 복수의 제어선, 복수의 데이터(Data) 신호선, 및 IO (Data Input/Outputs) 신호선을 구비한다. 플래시 메모리(30)는 복수의 제어선과, IO 신호선을 구비하고 있다.
호스트 프로세서(100)의 CE(Chip Enbale), RE(Read Enable), WE(Write Enable) 제어선은 대응하는 인터페이스 장치(20)의 제어선에 연결되고, 호스트 프로세서(100)의 어드레스 신호선 및 데이터 신호선은 인터페이스 장치(20)의 어드레스 신호선과 데이터 신호선에 각각 접속된다.
인터페이스 장치(200)에서 출력되는 ALE(Address Latch), CLE(Command Latch Enable), CE(Chip Enbale), RE(Read Enable), WE(Write Enable) 제어선은 대응되는 플래시 메모리(300)의 제어선에 접속된다. 인터페이스 장치(20)의 IO 신호선은 플래시 메모리(300)의 IO 신호선과 접속되며, 플래시 메모리(300)로부터 출력되는 R/B(Ready/Busy output) 제어선은 인터페이스 장치(200)의 대응하는 제어선에 접속된다.
이러한 접속 상태에서, 호스트 프로세서(100)는 플래시의 동작제어를 위한 커맨드와 커맨드의 동작 수행에 필요한 동작정보를 인터페이스 장치(200)에 전달한다. 커맨드 수행에 필요한 동작정보는, READ(읽기) 동작의 경우에는 플래시 메모리(300)에서 데이터를 인출한 영역의 어드레스, WRITE(쓰기) 동작의 경우에는 플래시 메모리(300)에서 데이터를 저장할 영역의 어드레스 및 저장할 데이터 등을 포함한다. 호스트 프로세서(100)로부터 커맨드 등을 전달받은 인터페이스 장치(200)는 해당 커맨드에 따른 동작이 수행되도록 플래시 메모리(300)를 제어한다.
예컨대, 인터페이스 장치(200)가 호스트 프로세서(100)로부터 READ 커맨드를 받은 경우, 인터페이스 장치(200)는 CLE 제어선을 하이(high)로 하고 IO 신호선을 통해 READ 커맨드를 플래시 메모리(300)에 전송한다. 커맨드 전송 후, 인터페이스 장치(200)는 ALE 신호를 하이로 하고 IO 신호선을 통해 어드레스를 플래시 메모 리(300)에 전송한다. 커맨드와 어드레스를 전송받은 플래시 메모리(300)는 내부의 메모리 셀(Memory Cell) 어레이(310, 도2 참조)로부터 내부 메모리 버퍼부(320, 도2 참조)로 데이터를 이동한다. 이때 R/B 신호가 로우(low)로 되어 BUSY 상태임을 표시한다. 플래시 메모리(30)내에서 동작이 완료되면 R/B 신호가 하이로 되고, 내부 메모리 버퍼부(320)에 저장된 데이터는 IO 신호선을 통해 인터페이스 장치(200)에 전달된다. 인터페이스 장치(200)는 전달받은 데이터를 데이터 신호선을 통해서 호스트 프로세서(100)에 전달한다.
인터페이스 장치(200)가 호스트 프로세서(100)로부터 WRITE 커맨드를 받은 경우, 커맨드와 어드레스의 전달은 READ 커맨드를 받은 경우와 동일한 순서로 진행된다. 즉, 인터페이스 장치(200)는 CLE 제어선을 하이(high)로 하고 IO 패드(270)를 통해 WRITE 커맨드를 출력하고, ALE 신호를 하이로 하고 IO 패드(270)를 통해 어드레스를 출력한다. 호스트 프로세서(100)는 어드레스 츨력 후 인터페이스 장치(200)를 통해 데이터를 순차적으로 입력한다. 호스트 프로세서(100)는 데이터의 입력 후 다시 커맨드를 전송한다. WRITE 커맨드의 경우, 2번의 커맨드가 입력되는데, 처음 커맨드는 플래시 메모리(30)내의 메모리 버퍼부(320)에 데이터를 입력하라는 커맨드이고, 두번째 커맨드는 메모리 버퍼부(320)로부터 메모리 셀로 데이터가 전송되도록 하는 커맨드이다. READ 커맨드의 경우처럼, 동작이 완료되면 R/B 신호가 하이로 된다. 인터페이스 장치(200)는 IO 신호선을 확인하여 동작이 제대로 수행되었는지 체크한다. 체크 정보는 인터페이스 장치(200)내에 저장되고, 호스트 프로세서 (100)는 체크 정보를 참조하여 동작 수행 결과를 알 수 있게 된다.
플래시 메모리(300)에서 내부 동작이 완료되면, R/B 제어선은 하이로 되고, 내부 메모리 버퍼부(320)에 저장된 데이터는 IO 신호선을 통해 인터페이스 장치(200)를 통하여 호스트 프로세서(100)에 전송된다. 제어선 중에서 CE, RE, WE는 일반적인 SRAM(Static Random Access Memory)에서 사용되는 인터페이스 방식과 동일하게 구동된다.
도 2은 일반적인 플래시 메모리 인터페이스 장치의 READ 동작을 설명하기 위한 도면이다.
도 2의 메모리 인터페이스부(210)는 인터페이스 장치(200)에서 데이터 READ동작과 관련된 부분만을 나타낸 것이다. 메모리 인터페이스부(210)는 플래시 메모리(300)의 인터페이스 규격에 맞는 ALE, CLE, CE, OE, WE 등 제어신호에 의해 IO 신호선을 제어하고, 플래시 메모리(300)의 플래시 메모리 IO 패드(370)로부터 R/B 제어신호를 입력받을 수 있다. 또한, 메모리 인터페이스부(210)는 인터페이스 IO 패드(270) 및 플래시 메모리 IO 패드(370)를 통하여 커맨드, 커맨드의 동작수행에 필요한 동작정보, 호스트 프로세서(100)로부터 플래시 메모리(300)에 저장될 데이터 등이 출력될 수 있다.
플래시 메모리(300)에 READ 커맨드 및 어드레스 정보가 전달되고 소정시간이 경과되면, 메모리 인터페이스부(210)는 REB 신호(Read Enable Bar Signal, 이하 'REB'라 칭함)를 플래시 메모리에 전달하고, 이 REB에 동기 되어 출력된 데이터를 호스트 프로세서(100)로 전달한다.
플래시 메모리(300)는 미리 정해진 타이밍에 따라 "1st READ"커맨드를 래치하고, Write 인에이블 신호(Write Enable, WE)에 동기되어 열 어드레스 및 행 어드레스를 순차적으로 받아들인다. 플래시 메모리(300)는 열 어드레스 및 행 어드레스가 입력된 후, "2nd READ"커맨드의 입력에 응답하여 소정 시간(tR) 동안 감지 동작을 수행한다. 감지 동작이 수행됨에 따라, 선택된 행의 메모리 셀 어레이(310)에 저장된 데이터는 메모리 버퍼부(320)로 옮겨진다. 감지 동작이 수행되는 동안 플래시 메모리(300)는 제어 신호(REB 신호)를 로우(Low) 상태로 유지한다. 메모리 버퍼부(320)에 저장된 데이터는 플래시 메모리(300)의 데이터 입출력 구조에 따라 소정 단위(×8,×16 등)로 인터페이스 IO 패드(270)로 전달된다. 구체적으로 메모리 인터페이스부(210)로부터 제공되는 READ 인에이블 신호(REB 신호)가 하이(High) 상태에서 로우(Low) 상태로 천이할 때, 메모리 버퍼부(320)에 저장된 데이터는 인터페이스 IO 패드(270)로 전달된다. 그 다음에 테이터는 제1 플립플롭(FF1, 240)에서 클럭에 동기되어 저장되어지고 이후 입출력 데이터 버퍼부에 저장된 후 다음 READ 동작을 수행할 수 있다.
플래시 메모리(300)가 데이터를 출력하고 메모리 인터페이스부(210)가 데이터를 가져가는 동작이 가장 높은 READ 수행능력을 얻기 위해서는 메모리 인터페이스부(210)에서 생성된 클럭의 한 사이클 시간 (read cycle time; tCK) 내에서 모두 이루어져야 한다. 현재 일반적으로 사용되는 플래시 메모리(300) 스팩에 따르면, 플래시 메모리(300)의 READ 사이클 시간은 최소 READ 사이클 시간(예를 들면, 50㎱ 또는 30㎱)만 한정하고 있을 뿐, 그것의 최대값은 정의 되어 있지 않다. 이는 READ 사이클 시간이 플래시 메모리를 사용하는 사용 환경 등 외부 환경에 따라서 READ 사이클 시간은 변경될 수 있기 때문이다.
한편, 대부분의 플래시 메모리 인터페이스부(210)는 내부 클럭(clock)을 생성시키기 위해 예를 들면, RC 오실레이터(RC Oscillator) 등의 클럭 생성기(230)를 사용하고 있다. 하지만, 클럭 생성기(230)는 프로세스 변화, 전압 변화, 또는 온도 변화 등 외부 환경 변화에 따라 많은 변위가 발생하고 있으며, 데이터 입출력 패드(또는 핀들) 또한 상술한 외부 환경 변화에 많은 변위가 존재하여 데이터의 신뢰성을 떨어지고 READ 성능이 낮은 문제점이 있다.
상술한 메모리 인터페이스부(210) 및 플래시 메모리(300)의 각 구성요소는 당업자에게 자명하므로 그 내부 구조에 대한 설명은 생략하기로 한다.
도 3는 종래의 플래시 메모리의 READ 동작을 설명하기 위한 타이밍 도면이다.
도 3에서 도시된 바와 같이, 클럭 생성기(230)에서 생성된 클럭에 의한 메모리 인터페이스부(210)의 클럭 주기는 tCK±ε 로 표시될 수 있다. 플래시 메모리(300)에 어드레스 정보 및 READ 커맨드가 전달되고 소정시간이 경과되면, 메모리 인터페이스부(210)는 REB 생성 로직(260)에서 REB 신호를 생성하여 플래시 메모리(300)로 토글링(toggling)하여 플래시 메모리(300)로부터 상응하는 READ 데이터 를 출력할 수 있다. REB 생성 로직(260)에서 미리 설정된 비율로 하이 상태 대 로우 상태의 시간 비율을 맞추어 REB 신호를 생성할 수 있다.
제1 플립플롭(240)의 셋업(Setup) 시간(tS)은 생성된 클럭에 의한 메모리 인터페이스부(210)의 클럭 주기 tCK±ε 시간에서, REB 신호가 생성되어 제2 플립플롭(250)에서 플래시 메모리(300)까지의 도달시간인 TOREB±α, READ 데이터 접근 동작이 수행되는 시간 tREA±β 및 인터페이스부 IO 패드(270)로부터 제1 플립플롭(240)까지 도달시간 TIIO ±γ을 더한 시간을 뺀 시간((tCK±ε) - (TOREB±α +tREA±β + TIIO ±γ)으로 계산할 수 있다. 여기서, α, β, γ는 프로세스 변화, 전압 변화, 또는 온도 변화 등 외부 환경 변화에 따른 변위시간이다. 또한, READ 데이터 접근 동작이 수행되는 시간 tREA±β 는 메모리 버퍼부(320)에 접근하여 데이터를 READ하고 READ 데이터를 메모리 인터페이스부(210)로 가져오는 시간인 (TIREB+TOIO)±β으로 표시할 수 있다. 여기서 inIO신호는 메모리 인터페이스부(210) 내부로 출력된 데이터 신호이다.
최악의 경우 제1 플립플롭(220)의 셋업(Setup) 시간(tS)은 (tCK-ε) - {(TOREB+tREA+TIIO) + (α+β+γ)}로 주어지게 된다. 제1 플립플롭(220)의 셋업(Setup) 시간(tS)은 최악의 경우 앞의 수식과 같이 제2 플립플롭(250)에서부터 시작하여 READ 데이터를 제1 플립플롭(220)까지 가져오는 데 걸리는 시간을 연속적으 로 모두 더함으로 인하여 프로세스 변화, 전압 변화, 또는 온도 변화 등 외부 환경 변화에 따른 변위가 더욱 커지게 되며, 이로 인해 제1 플립플롭(220)의 셋업 시간의 마진(margin)이 매우 작게 될 수 있다. 제1 플립플롭(220)의 셋업 시간의 마진(margin)을 더 크게 하기 위하여 도 1에 도시된 CDL(Clock Delay Logic)(250)을 사용하기도 하나 이는 외부 환경 변화에 대한 영향을 줄일 수 없을 뿐만 아니라 정밀한 딜레이(delay) 값을 제어하기가 매우 어려운 문제점이 있다.
REB 생성 로직(260)에서 생성된 REB 신호는 프로세스 변화, 전압 변화, 또는 온도 변화 등 외부 환경 변화에 영향을 받기 때문에 플래시 메모리(300)는 tRC의 주기로 메모리 인터페이스부(210)의 클럭을 사용할 수 없게 되는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 프로세스 변화, 전압 변화, 또는 온도 변화 등 외부 환경 변화에 따른 민감하지 않은 플래시 메모리의 인터페이스 장치를 제공하는 데 있다.
또한, 본 발명의 목적은 데이터 신뢰성을 높이고 데이터의 READ 성능을 향상시키는 플래시 메모리의 인터페이스 장치를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 내부에서 생성된 클럭 주기와 상관없이 플래시 메모리가 갖고 있는 최대 스피드로 데이터를 안정적으로 READ할 수 있는 플래시 메모리의 인터페이스 장치를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 CDL(Clock Delay Logic) 및 REB(Read Enable Bar) 신호 생성에 대한 로직 구현이 필요 없게 됨으로 인하여 메모리 인터페이스부의 구조가 간단하며, 칩 면적을 줄일 수 있는 플래시 메모리의 인터페이스 장치를 제공하는 데 있다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 호스트 프로세서로부터 리드(Read) 커맨드와 상응하는 어드레스 정보를 전달받아 상응하는 리드(Read)된 데이터를 메모리 인터페이스부를 통하여 출력하는 플래시 메모리 장치는 복수개의 메모리 셀들로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이로부터 상기 리드(Read)된 데이터를 저장하는 데이터 버퍼부, 상기 메모리 인터페이스부로 출력되는 DVS(Data Valid Strobe) 신호를 생성하는 DVS 생성 로직 및 상기 리드(Read)된 데이터를 상기 데이터 버퍼부로부터 상기 메모리 인터페이스부로 출력하기 위한 제어신호를 생성하는 컨트롤 로직을 포함하되, 상기 리드(Read)된 데이터는 상기 DVS(Data Valid Strobe) 신호에 동기되어 상기 메모리 인터페이스부로 출력될 수 있다.
상기 DVS 생성 로직은 상기 컨트롤 로직에서 생성된 클럭 신호를 이용하여 DVS(Data Valid Strobe) 신호를 생성할 수 있다.
상기 생성된 DVS(Data Valid Strobe) 신호를 상기 메모리 인터페이스부로 출력하는 메모리 DVS 패드(PAD)를 더 포함할 수 있다.
상기 DVS 생성로직은 상기 컨트롤 로직에 포함되어 구성될 수 있다.
상기 플래시 메모리 장치는 상기 메모리 인터페이스부에서 생성된 REB(Read Enable Bar) 신호를 수신하고 상기 DVS 신호 또는 상기 REB 신호 중 하나의 신호에 동기하여 상기 독출된 데이터를 출력할 수 있다.
상기 플래시 메모리 장치는 상기 데이터 독출 명령과 상기 어드레스 정보를 상기 호스트 프로세서로부터 전달받는 경우, 상기 DVS 신호 또는 상기 REB 신호를 선택하기 위한 데이터 출력 방식 정보를 상기 메모리 인터페이스부로부터 전달받을 수 있다.
상기 DVS 신호 또는 상기 REB 신호를 입출력하는 메모리 DVS/REB 패드(PAD)를 더 포함할 수 있다.
상기 DVS 신호 및 상기 REB 신호를 각각 출력 및 입력하는 메모리 DVS 패드 및 메모리 REB 패드를 더 포함할 수 있다.
상기 플래시 메모리 장치는 낸드 플래시 메모리 장치일 수 있다.
본 발명의 다른 측면에 따르면, 호스트 프로세서로부터 리드(Read) 커맨드와 상응하는 어드레스 정보를 플래시 메모리 장치로 전달하고 상기 플래시 메모리 장치로부터 상응하는 리드(Read)된 데이터를 수신하여 상기 호스트 프로세서로 전달하는 메모리 인터페이스 장치는 상기 플래시 메모리 장치로부터 DVS 신호를 입력 받는 인터페이스 DVS 패드, 상기 리드(Read) 커맨드 및 상기 어드레스 정보를 전달하고 상기 리드(Read)된 데이터 신호를 상기 DVS 신호에 동기하여 입력받는 인터페이스 IO 패드, 상기 인터페이스 DVS 패드 및 상기 인터페이스 IO 패드로부터 상기 DVS 신호 및 상기 리드(Read)된 데이터 신호를 입력 받는 플립플롭을 포함하되, 상기 독출 데이터 신호 및 상기 DVS 신호는 유사한 로직 딜레이(Delay) 경로를 가질 수 있다.
상기 메모리 인터페이스 장치는 클럭 신호를 생성하는 클럭 생성기, 상기 클럭 신호를 이용하여 REB(Read Enable Bar) 신호를 생성하는 REB 신호 생성 로직 및 상기 REB 신호를 상기 플래시 메모리로 출력하는 인터페이스 REB 패드를 더 포함할 수 있다.
상기 인터페이스 IO 패드는 상기 DVS 신호 또는 상기 REB 신호 중 하나의 신호에 동기되어 상기 리드(Read)된 데이터 신호가 입력될 수 있다.
상기 메모리 인터페이스 장치는 상기 리드(Read) 커맨드와 상기 어드레스 정보를 상기 플래시 메모리로 전달하는 경우, 상기 DVS 신호 또는 상기 REB 신호를 선택하기 위한 데이터 출력 방식 정보를 상기 플래시 메모리로 전달할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것 으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징 들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 플래시 메모리의 READ 동작을 설명하기 위한 도면이고, 도 4는 도 3의 플래시 메모리의 READ 동작을 설명하기 위한 설명하기 위한 타이밍 도면이다.
도 3에 도시한 바와 같이, 본 발명에 따른 플래시 메모리(300)에 저장된 데이터 READ 동작은 플래시 메모리(300)의 DVS 생성 로직(410)에서 생성된 DVS(Data Valid Strobe) 신호를 이용하여 READ 데이터를 메모리 인터페이스부(410)로 출력한 다.
플래시 메모리(300)는 READ된 데이터를 출력하기 전에 메모리 인터페이스부(410)을 통하여 미리 READ될 데이터의 어드레스 정보 및 READ 커맨드가 전달된다. 여기서, 플래시 메모리(300)는 낸드 플래시 메모리 일 수 있으며, 본 발명과 동일한 방식에 의해 READ 동작을 수행하는 메모리를 포함할 수 있음은 당업자에게 자명하다.
컨트롤 로직(330)은 플래시 메모리(300)의 각 구성요소를 제어하여, 호스트 프로세서(100)로부터 전달된 제어신호에 상응하는 동작을 수행한다. 컨트롤 로직(330)은 플래시 메모리 분야에 속하는 당업자에게 자명한 사항이므로 그 내부 구조 및 구동 방법에 대한 설명을 생략하기로 한다. 본 발명에 따른 컨트롤 로직(330)은 호스트 프로세서(100)로부터 어드레스 정보 및 READ 커맨드를 수신하면, 상응하는 메모리 셀 어레이(310)의 저장 영역에서 상응하는 데이터를 독출하여 메모리 버퍼부(320)에 저장되도록 플래시 메모리(300)의 각 구성요소를 제어할 수 있다.
DVS 생성 로직(440)은 플래시 메모리(300)의 내부 클럭을 이용하여 DVS(Data Valid Strobe) 신호를 생성한다. DVS 생성 로직(440)은 컨트롤 로직(330) 내부에 포함되어 구성될 수 있다. 본 발명에 의한 데이터 READ 동작은 메모리 인터페이스부(410)를 통해 READ 커맨드가 플래시 메모리(300)에 전달된 후, READ 커맨드에 상응하는 데이터를 메모리 셀 어레이(310)에서 독출하여 메모리 버퍼부(320)에 저장하면, 컨트롤 로직(330)은 메모리 버퍼부(320)에 저장된 데이터를 DVS 생성 로 직(440)에서 생성된 DVS(Data Valid Strobe) 신호에 동기하여 메모리 인터페이스부(410)로 출력할 수 있다.
메모리 DVS 패드(420) 및 인터페이스 DVS 패드(430)은 DVS 생성 로직(440)에서 생성된 DVS 신호를 제1 플립플롭(240)에 전달한다.
상술한 구성요소를 제외한 나머지 구성요소에 대한 설명은 도 2의 상세한 설명과 중복되므로 생략하기로 한다.
도 4에 도시된 바와 같이, 플래시 메모리(300)에서 READ 커맨드에 상응하여 출력된 데이터가 메모리 인터페이스부(410)의 IO 패드(270)에서 제1 플립플롭(240)까지 도달 시간을 TIIO±γ, DVS 신호가 메모리 인터페이스부(410)의 인터페이스 DVS 패드(430)에서 제1 플립플롭(240)까지 도달 시간을 TIDVS±γ'이라고 가정하면, 제1 플립플롭의 셋업 시간은 tS-{(TIIO+γ)-(TIDVS+γ')}, 지체(hold) 시간은 tS+{(TIIO+γ)-(TIDVS+γ')} 로 정의할 수 있다. 여기서 inDVS 신호 및 inIO신호는 메모리 인터페이스부(410) 내부로 출력된 DVS 신호 및 데이터 신호이다. 상술한 바와 같이 본 발명에 따르면, READ 커맨드에 상응한 데이터의 출력 신호와 DVS 신호가 유사한 로직 딜레이 경로로 인하여 외부 변화에 대해 유사한 범위의 딜레이 시간 및 변위를 가짐으로써, TIIO≒TIDVS γ≒γ이 된다. 결국 제1 플립플롭의 셋업 시간 및 홀딩(hold) 시간은 ts≒tsetup, tH≒tHOLD가 되어 프로세스 변화, 전압 변화 또는 온도 변화 등의 외부환경에 거의 영향을 받지 않으며, 메모리 인터페이스부(410)와 도 독립성을 갖게 된다. 그러므로 메모리 인터페이스부(410)는 내부에서 생성된 클럭 주기와 상관없이 플래시 메모리(300)가 갖고 있는 최대 스피드로 데이터를 안정적으로 READ할 수 있으며, CDL(Clock Delay Logic) 및 REB 신호 생성에 대한 로직 구현이 필요 없게 됨으로 인하여 메모리 인터페이스부(410)의 칩 면적을 줄일 수 있다. 또한, 본 발명에 의한 플래시 메모리 인터페이스부(410)의 최대 READ 시간은 종래의 tRC에 의한 것이 아니라 tREA로 변경이 가능하게 하여 READ 성능을 향상 시킬 수 있다.
도 6은 본 발명의 바람직한 다른 일 실시예에 따른 플래시 메모리의 구성을 설명하기 위한 도면이다.
도 6에 도시한 바와 같이, 플래시 메모리(600)는 도 2에서 상술한 플래시 메모리(600)로부터 READ 커맨드에 상응하는 데이터를 REB 신호에 동기하여 메모리 인터페이스부(410)로 출력하는 방식 및 도 4에서 상술한 플래시 메모리(600)로부터 READ 커맨드에 상응하는 데이터를 메모리 인터페이스부(410)로 출력하는 방식에 대하여 호환이 가능하도록 구성된 것이다. 메모리 인터페이스부(410)와 플래시 메모리(600)간에 클럭 신호를 전달하는 메모리 DVD/REB 패드(610)는 상술한 두 가지의 출력 방식의 호환을 위하여 REB 신호 및 DVS 신호를 전달할 수 있다. 이 경우, READ 커맨드에 상응하는 데이터 출력 방식 종류를 플래시 메모리(600) 내의 컨트롤 로직(330)에서 판별할 수 있도록 메모리 인터페이스부(410)를 통하여 어드레스 정 보 및 READ 커맨드를 전달하는 경우 데이터 출력 방식 정보를 메모리 인터페이스부(410)에서 생성하여 이를 함께 전달할 수 있다. 또한, REB 신호에 동기하여 데이터를 READ하는 경우에는 데이터 출력 방식 정보를 전달하지 않고, DVS 신호에 동기하여 데이터를 READ하는 경우에만 데이터 출력 방식 정보를 전달하여 플래시 메모리(600)내의 컨트롤 로직(330)에 DVS 신호 생성을 요청하는 신호를 전달할 수 있다.
메모리 인터페이스부(210)로부터 REB 신호가 생성되어 메모리 DVD/REB 패드(610)로 전달된 경우, 컨트롤 로직(330)은 도 2에서 상술한 방식과 동일한 방식으로 REB 신호에 동기하여 메모리 버퍼부(320)로부터 출력되는 데이터를 메모리 인터페이스부(210)로 출력할 수 있다. 또한, 메모리 인터페이스부(410)가 DVS 신호에 동기되어 플래시 메모리로부터 상응하는 데이터를 READ하는 방식인 경우, 메모리 인터페이스부(410)에서 DVS 신호의 생성을 요청하는 신호를 컨트롤 로직(330)에 전달한 후 도 3에서 상술한 방식과 동일한 방식에 의해 READ 데이터를 출력할 수 있다. 플래시 메모리의 데이터 READ 동작의 타이밍도는 각각의 방식에 따라 도 2 및 도 4와 동일하므로 이에 대한 설명은 생략하기로 한다.
도 7은 본 발명의 바람직한 다른 일 실시예에 따른 플래시 메모리의 구성을 설명하기 위한 도면이다.
도 7에 도시한 바와 같이, 플래시 메모리(700)는 일반적인 REB 신호에 동기하여 플래시 메모리(700)로부터 상응하는 데이터를 READ하는 방식의 메모리 인터페 이스부(210) 및 도 3에서 상술한 방식으로 DVS 신호에 동기하어 플래시 메모리(700)로부터 상응하는 데이터를 READ하는 방식의 메모리 인터페이스부(410)에 대하여 호환이 가능하도록 각각의 신호를 전달하는 메모리 REB 패드(720) 및 메모리 DVS 패드(710)를 각각 구성한 것이다. 플래시 메모리의 패드가 상술한 바와 같이 구성된 경우, 앞 서 설명한 바와 같이, 컨트롤 로직(330)가 READ 커맨드에 상응하는 데이터 출력 방식을 판별할 수 있도록 메모리 인터페이스부(210, 410)를 통해 어드레스 정보 및 READ 커맨드를 전달하는 경우 READ 커맨드에 상응하는 데이터 출력 방식 정보를 함께 전달할 수 있다. 또한, REB 신호에 동기하여 데이터를 READ하는 경우에는 데이터 출력 방식 정보를 전달하지 않고, DVS 신호에 동기하여 데이터를 READ하는 경우에만 데이터 출력 방식 정보를 전달하여 플래시 메모리(700)내의 컨트롤 로직(330)에 DVS 신호 생성을 요청하는 신호를 전달할 수 있다.
플래시 메모리(700)의 출력 데이터 READ 동작의 타이밍도는 각각의 방식에 따라 앞 서 설명한 도 2 및 도 4와 동일하므로 이에 대한 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명에 따른 플래시 메모리 인터페이스 장치는 프로세스 변화, 전압 변화, 또는 온도 변화 등 외부 환경 변화에 따른 민감하지 않아 데이터 신뢰성을 높이고 데이터의 READ 성능을 향상시키는 효과가 있다.
또한, 본 발명에 따른 플래시 메모리 인터페이스 장치는 메모리 인터페이스부의 내부에서 생성된 클럭 주기와 상관없이 플래시 메모리가 갖고 있는 최대 스피 드로 데이터를 안정적으로 READ할 수 있는 효과가 있다.
또한, 본 발명에 따른 플래시 메모리 인터페이스 장치는 CDL(Clock Delay Logic) 및 REB(Read Enable Bar) 신호 생성에 대한 로직 구현이 필요 없게 됨으로 인하여 인터페이스 장치의 구조가 간단하며, 칩 면적을 줄일 수 있는 효과가 있다.

Claims (13)

  1. 호스트 프로세서로부터 리드(Read) 커맨드와 상응하는 어드레스 정보를 전달받아 상응하는 리드(Read)된 데이터를 메모리 인터페이스부를 통하여 출력하는 플래시 메모리 장치에 있어서,
    복수개의 메모리 셀들로 구성된 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 상기 리드(Read)된 데이터를 저장하는 데이터 버퍼부;
    상기 메모리 인터페이스부로 출력되는 DVS(Data Valid Strobe) 신호를 생성하는 DVS 생성 로직;
    상기 리드(Read)된 데이터를 상기 데이터 버퍼부로부터 상기 메모리 인터페이스부로 출력하기 위한 제어신호를 생성하는 컨트롤 로직을 포함하되,
    상기 리드(Read)된 데이터는 상기 DVS(Data Valid Strobe) 신호에 동기되어 상기 메모리 인터페이스부로 출력되는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 DVS 생성 로직은 상기 컨트롤 로직에서 생성된 클럭 신호를 이용하여 DVS(Data Valid Strobe) 신호를 생성하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제1항에 있어서,
    상기 생성된 DVS(Data Valid Strobe) 신호를 상기 메모리 인터페이스부로 출력하는 메모리 DVS 패드(PAD)를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제1항에 있어서,
    상기 DVS 생성로직은 상기 컨트롤 로직에 포함되어 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제1항에 있어서,
    상기 플래시 메모리 장치는 상기 메모리 인터페이스부에서 생성된 REB(Read Enable Bar) 신호를 수신하고 상기 DVS 신호 또는 상기 REB 신호 중 하나의 신호에 동기하여 상기 독출된 데이터를 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제5항에 있어서,
    상기 플래시 메모리 장치는 상기 데이터 독출 명령과 상기 어드레스 정보를 상기 호스트 프로세서로부터 전달받는 경우, 상기 DVS 신호 또는 상기 REB 신호를 선택하기 위한 데이터 출력 방식 정보를 상기 메모리 인터페이스부로부터 전달받는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제5항에 있어서,
    상기 DVS 신호 또는 상기 REB 신호를 입출력하는 메모리 DVS/REB 패드(PAD)를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제5항에 있어서,
    상기 DVS 신호 및 상기 REB 신호를 각각 출력 및 입력하는 메모리 DVS 패드 및 메모리 REB 패드를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제1항에 있어서,
    상기 플래시 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치.
  10. 호스트 프로세서로부터 리드(Read) 커맨드와 상응하는 어드레스 정보를 플래시 메모리 장치로 전달하고 상기 플래시 메모리 장치로부터 상응하는 리드(Read)된 데이터를 수신하여 상기 호스트 프로세서로 전달하는 메모리 인터페이스 장치에 있어서,
    상기 플래시 메모리 장치로부터 DVS 신호를 입력 받는 인터페이스 DVS 패드;
    상기 리드(Read) 커맨드 및 상기 어드레스 정보를 전달하고 상기 리드(Read)된 데이터 신호를 상기 DVS 신호에 동기하여 입력받는 인터페이스 IO 패드;
    상기 인터페이스 DVS 패드 및 상기 인터페이스 IO 패드로부터 상기 DVS 신호 및 상기 리드(Read)된 데이터 신호를 입력 받는 플립플롭을 포함하되,
    상기 독출 데이터 신호 및 상기 DVS 신호는 유사한 로직 딜레이(Delay) 경로를 갖는 것을 특징으로 하는 메모리 인터페이스 장치.
  11. 제10항에 있어서,
    상기 메모리 인터페이스 장치는
    클럭 신호를 생성하는 클럭 생성기;
    상기 클럭 신호를 이용하여 REB(Read Enable Bar) 신호를 생성하는 REB 신호 생성 로직; 및
    상기 REB 신호를 상기 플래시 메모리로 출력하는 인터페이스 REB 패드를 더 포함하는 것을 특징으로 하는 메모리 인터페이스부
  12. 제11항에 있어서,
    상기 인터페이스 IO 패드는 상기 DVS 신호 또는 상기 REB 신호 중 하나의 신호에 동기되어 상기 리드(Read)된 데이터 신호가 입력되는 것을 특징으로 하는 메모리 인터페이스 장치.
  13. 제12항에 있어서,
    상기 메모리 인터페이스 장치는 상기 리드(Read) 커맨드와 상기 어드레스 정보를 상기 플래시 메모리로 전달하는 경우, 상기 DVS 신호 또는 상기 REB 신호를 선택하기 위한 데이터 출력 방식 정보를 상기 플래시 메모리로 전달하는 것을 특징으로 하는 메모리 인터페이스 장치.
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