KR102438553B1 - 어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치 - Google Patents

어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR102438553B1
KR102438553B1 KR1020160026358A KR20160026358A KR102438553B1 KR 102438553 B1 KR102438553 B1 KR 102438553B1 KR 1020160026358 A KR1020160026358 A KR 1020160026358A KR 20160026358 A KR20160026358 A KR 20160026358A KR 102438553 B1 KR102438553 B1 KR 102438553B1
Authority
KR
South Korea
Prior art keywords
address
data
clock signal
response
counting
Prior art date
Application number
KR1020160026358A
Other languages
English (en)
Other versions
KR20170103438A (ko
Inventor
채경민
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160026358A priority Critical patent/KR102438553B1/ko
Priority to US15/210,737 priority patent/US9552857B1/en
Publication of KR20170103438A publication Critical patent/KR20170103438A/ko
Application granted granted Critical
Publication of KR102438553B1 publication Critical patent/KR102438553B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 기술은 어드레스 생성회로에 관한 것으로, 내부 클럭신호에 응답하여 제1 어드레스 제어 클럭신호를 생성하기 위한 제1 어드레스 제어클럭 생성부; 어드레스 초기신호 및 상기 제1 어드레스 제어 클럭신호에 응답하여 제2 어드레스 제어 클럭신호를 생성하기 위한 제2 어드레스 제어클럭 생성부; 상기 제2 어드레스 제어 클럭신호를 카운팅하여 카운팅 어드레스를 생성하기 위한 어드레스 카운터; 및 상기 제2 어드레스 제어 클럭신호에 응답하여 상기 카운팅 어드레스를 래치하고, 상기 래치된 카운팅 어드레스와 리페어 대상 어드레스를 비교하여 리던던시 어드레스를 생성하기 위한 리페어 제어부가 제공된다.

Description

어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치{ADDRESS GENERATION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 리던던시 어드레스를 생성하는 어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
한편, 반도체 메모리 장치는 공정 시 발생할 수 있는 메모리 셀의 결함을 보완하기 위해 결함이 있는 메모리 셀을 정상적인 셀로 대체하기 위한 컬럼 어드레스 리페어(Column address repair) 동작을 수행할 수 있다. 이에 따라, 반도체 메모리 장치는 데이터 입력 동작 및 출력 동작이 이루어질 때 컬럼 어드레스 리페어 동작에 의해 컬럼 어드레스 제어 시간의 지연이 발생할 수 있다. 이는 내부의 데이터 입력 동작 및 출력 동작에서의 전체적인 타이밍 지연을 일으킬 수 있다. 반도체 메모리 장치 내부적으로는 데이터와 클럭 간의 타이밍을 상기 컬럼 어드레서 제어 시간에 맞춰 보상해주기 위해 추가적인 딜레이 셀들이 사용되고 있다. 그러나 반도체 메모리 장치가 고속 동작을 수행할수록 딜레이 셀들의 사용이 증가할 수 있으며 이로 인해 커런트 및 칩 사이즈가 증가할 수 있고, 큰 PVT(Process, Voltage, Temparature) 변동을 야기시킬 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 데이터 입력 동작시 컬럼 어드레스 제어를 최적화시킨 반도체 메모리 장치를 제공하는 것이다.
본 발명의 실시예에 따른 어드레스 생성회로는 내부 클럭신호에 응답하여 제1 어드레스 제어 클럭신호를 생성하기 위한 제1 어드레스 제어클럭 생성부; 어드레스 초기신호 및 상기 제1 어드레스 제어 클럭신호에 응답하여 제2 어드레스 제어 클럭신호를 생성하기 위한 제2 어드레스 제어클럭 생성부; 상기 제2 어드레스 제어 클럭신호를 카운팅하여 카운팅 어드레스를 생성하기 위한 어드레스 카운터; 및 상기 제2 어드레스 제어 클럭신호에 응답하여 상기 카운팅 어드레스를 래치하고, 상기 래치된 카운팅 어드레스와 리페어 대상 어드레스를 비교하여 리던던시 어드레스를 생성하기 위한 리페어 제어부를 포함할 수 있다.
바람직하게, 상기 상기 제2 어드레스 제어클럭 생성부는, 데이터의 입/출력 동작의 초기 구간동안 상기 어드레스 초기신호를 생성하기 위한 초기화 신호 생성부; 및 상기 어드레스 초기화 신호 또는 상기 제1 어드레스 제어 클럭신호의 활성화시 상기 제2 어드레스 제어 클럭신호를 생성하기 위한 제2 어드레스 제어 클럭신호 생성부를 포함할 수 있다.
바람직하게, 상기 리페어 제어부는, 상기 제2 어드레스 제어 클럭신호에 응답하여 상기 카운팅 어드레스를 래치하여 초기 카운팅 어드레스를 생성하기 위한 어드레스 래치부; 및 상기 어드레스 래치부에 래치된 카운팅 어드레스 및 상기 리페어 어드레스를 비교하여 리던던시 어드레스를 생성하기 위한 리던던시 어드레스 생성부를 포함할 수 있다.
바람직하게, 상기 어드레스 카운터는 상기 리페어 제어부가 상기 초기 카운팅 어드레스에 응답하여 상기 리던던시 어드레스를 생성하는 동안 카운팅 동작을 수행하여 상기 카운팅 어드레스를 생성할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 메모리 뱅크를 포함하는 메모리 셀 어레이; 내부 데이터 스트로브 신호를 소정 시간 지연시켜 다수의 클럭신호를 생성하기 위한 클럭 제어부; 상기 다수의 클럭신호 중 내부 클럭신호에 응답하여 제1 및 제2 어드레스 제어 클럭신호를 생성하고, 상기 제2 어드레스 제어 클럭신호를 카운팅하여 카운팅 어드레스를 생성하며, 상기 카운팅 어드레스 및 상기 제2 어드레스 제어 클럭신호에 응답하여 리페어 동작을 수행하여 리던던시 어드레스를 생성하기 위한 어드레스 제어부; 및 상기 다수의 클럭신호 중 데이터 클럭신호에 응답하여 리던던시 어드레스가 상기 메모리 셀 어레이로 전달되는 타이밍에 상기 메모리 셀 어레이의 데이터를 전달받거나 상기 메모리 셀 어레이로 데이터를 전달하기 위한 데이터 제어부를 포함하되, 상기 어드레스 제어부는 당해 카운팅 동작과 이전의 카운팅 동작을 통해 생성된 카운팅 어드레스를 이용한 리페어 동작을 함께 수행할 수 있다.
바람직하게, 상기 제1 및 제2 메모리 뱅크에 각각 대응되며, 상기 제1 및 제2 메모리 뱅크에 저장된 데이터를 독출하여 저장하기 위한 제1 및 제2 페이지 버퍼부; 및 데이터 스트로브 신호 및 외부 데이터를 수신하여 상기 내부 데이터 스트로브 신호 및 내부 데이터를 출력하기 위한 IO 패드부를 포함할 수 있다.
바람직하게, 상기 어드레스 제어부는, 상기 내부 클럭신호에 응답하여 상기 제1 및 제2 메모리 뱅크 각각에 대응하는 상기 제1 어드레스 제어 클럭신호를 생성하기 위한 제1 어드레스 제어클럭 생성부; 어드레스 초기신호 및 상기 제1 어드레스 제어 클럭신호에 응답하여 상기 제1 및 제2 메모리 뱅크 각각에 대응하는 상기 제2 어드레스 제어 클럭신호를 생성하기 위한 제2 어드레스 제어클럭 생성부; 상기 제2 어드레스 제어 클럭신호를 카운팅하여 상기 제1 및 제2 메모리 뱅크 각각에 대응하는 카운팅 어드레스를 생성하기 위한 어드레스 카운터; 및 상기 제2 어드레스 제어 클럭신호들 각각에 응답하여 해당 메모리 뱅크에 대응하는 상기 카운팅 어드레스를 래치하고, 상기 래치된 카운팅 어드레스와 리페어 대상 어드레스를 비교하여 리던던시 어드레스를 생성하기 위한 제1 및 제2 리페어 제어부를 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 메모리 장치에 의하면, 데이터 입력 동작시 컬럼 어드레스 제어 시간을 감소시킴으로써 클럭 및 데이터 제어시 딜레이 양을 감소시킬 수 있으며, 그로 인해 전류 소모, 칩 사이즈 및 PVT 변화를 감소시키는 것이 가능하다.
도 1은 본 발명의 비교예에 따른 반도체 메모리 장치의 구성도이다.
도 2는 도 1에 도시된 리페어 제어부를 도시한 구성도이다.
도 3은 도 1에 도시된 반도체 메모리 장치의 어드레스 제어 동작을 나타낸 타이밍도이다.
도 4는 도 1에 도시된 반도체 메모리 장치의 데이터 제어 동작을 나타낸 타이밍도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 6은 도 5에 도시된 어드레스 카운터를 나타낸 구성도이다.
도 7은 도 5에 도시된 리페어 제어부를 도시한 구성도이다.
도 8은 도 5에 도시된 반도체 메모리 장치의 어드레스 제어 동작을 나타낸 타이밍도이다.
도 9는 도 5에 도시된 반도체 메모리 장치의 데이터 제어 동작을 나타낸 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 비교예에 따른 반도체 메모리 장치의 구성도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110), 페이지 버퍼부(120), IO 패드부(130), 클럭 제어부(140), 어드레스 제어부(150) 및 데이터 제어부(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 제1 및 제2 메모리 뱅크(B0, B1)를 포함할 수 있다. 제1 및 제2 메모리 뱅크(B0, B1) 각각은 다수의 메모리 블럭들(미도시)이 포함될 수 있으며, 여기서 다수의 메모리 블럭들은 워드라인들을 통해 주변회로(미도시)와 연결될 수 있다. 또한, 다수의 메모리 블럭들은 비트라인들(BL)을 통해 페이지 버퍼부(120)와 연결될 수 있다.
페이지 버퍼부(120)는 제1 페이지 버퍼부(121) 및 제2 페이지 버퍼부(122)를 포함할 수 있다. 제1 페이지 버퍼부(121)는 제1 메모리 뱅크(B0)에 대응되고, 제2 페이지 버퍼부(122)는 제2 메모리 뱅크(B1)에 대응될 수 있다.
IO 패드부(130)는 외부 디바이스(미도시)와 연결되는 패드(PAD, 미도시)들을 포함할 수 있으며, 상기 패드들을 통해 상기 외부 디바이스로부터 데이터 스트로브 신호(DQSPAD) 및 외부 데이터(DQ<7:0>)를 수신할 수 있다. IO 패드부(130)는 데이터 스트로브 신호(DQSPAD)를 수신하여 내부 데이터 스트로브 신호(DQS_INT)를 출력할 수 있으며, 외부 데이터(DQ<7:0>)를 수신하여 로우 데이터(D_LOW<7:0>) 및 하이 데이터(D_HIGH<7:0>)를 출력할 수 있다. 여기서 로우 데이터(D_LOW<7:0>)는 외부 데이터(DQ<7:0>) 중 데이터 스트로브 신호(DQSPAD)의 라이징 에지에 입력된 데이터일 수 있으며, 하이 데이터(D_HIGH<7:0>)는 외부 데이터(DQ<7:0>) 중 데이터 스트로브 신호(DQSPAD)의 폴링 에지에 입력된 데이터일 수 있다.
클럭 제어부(140)는 내부 데이터 스트로브 신호(DQS_INT)에 응답하여 데이터를 제어하기 위한 다수의 데이터 제어 클럭 신호들을 생성할 수 있다. 클럭 제어부(140)는 입력데이터 클럭 생성부(141), 뱅크 제어 클럭 생성부(142), 제1 클럭 제어부(143) 및 제2 클럭 제어부(144)를 포함할 수 있다.
입력데이터 클럭 생성부(141)는 내부 데이터 스트로브 신호(DQS_INT)에 응답하여 내부 클럭신호(CK4DP) 및 데이터 클럭신호(DCLK)를 생성할 수 있다. 여기서 내부 클럭신호(CK4DP)는 컬럼 어드레스 및 뱅크 어드레스를 제어하기 위한 클럭신호일 수 있으며, 데이터 클럭신호(DCLK)는 데이터를 동기화하기 위한 클럭신호일 수 있다.
뱅크 제어 클럭 생성부(142)는 내부 클럭신호(CK4DP)에 응답하여 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B1_CLK)를 생성할 수 있고, 데이터 클럭신호(DCLK)에 응답하여 내부적으로 데이터 제어 클럭신호(CK4DP_DAT)(미도시)를 생성할 수 있으며, 상기 데이터 제어 클럭신호(CK4DP_DAT)에 응답하여 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK)를 생성할 수 있다. 여기서 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B1_CLK) 각각은 서로 대응하는 메모리 뱅크(B0, B1) 동작을 제어하는 클럭신호일 수 있으며, 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK)는 서로 대응하는 메모리 뱅크(B0, B1)의 데이터 구동을 제어하는 클럭신호일 수 있다.
제1 클럭 제어부(143) 및 제2 클럭 제어부(144) 각각은 제1 뱅크 제어 클럭신호(B0_CLK) 및 제2 뱅크 제어 클럭신호(B1_CLK)를 수신하여 내부 뱅크 제어 클럭신호(미도시)를 생성할 수 있다. 제1 클럭 제어부(143)는 상기 내부 뱅크 제어 클럭신호에 응답하여 제1 페이지 버퍼부(121)를 선택하기 위한 제1 페이지 버퍼 선택 신호(PBSEL_B0)를 생성할 수 있으며, 제2 클럭 제어부(144)는 상기 내부 뱅크 제어 클럭신호에 응답하여 제2 페이지 버퍼부(122)를 선택하기 위한 제2 페이지 버퍼 선택신호(PBSEL_B1)를 생성할 수 있다.
어드레스 제어부(150)는 어드레스 제어 클럭 생성부(151), 어드레스 카운터(152) 및 리페어 제어부(153)를 포함할 수 있다.
어드레스 제어 클럭 생성부(151)는 내부 클럭신호(CK4DP)에 응답하여 어드레스를 동기화하기 위한 제1 및 제2 어드레스 제어 클럭신호(COL_B0, BOL_B1)를 생성할 수 있다. 여기서 제1 어드레스 제어 클럭신호(COL_B0)는 제1 메모리 뱅크(B0)에 대응하는 클럭신호일 수 있으며, 제2 어드레스 제어 클럭신호(COL_B1)는 제2 메모리 뱅크(B1)에 대응하는 클럭신호일 수 있다.
어드레스 카운터(152)는 제1 및 제2 어드레스 제어 클럭신호(COL_B0, COL_B1) 각각에 응답하여 카운팅 동작을 수행하여 제1 및 제2 메모리 뱅크(B0, B1) 각각에 대응하는 제1 카운팅 어드레스(B0<i:0>) 및 제2 카운팅 어드레스(B1<i:0>)를생성할 수 있다.
리페어 제어부(153)는 제1 리페어 제어부(153_1) 및 제2 리페어 제어부(153_2)를 포함할 수 있다.
제1 리페어 제어부(153_1)는 제1 뱅크 제어 클럭신호(B0_CLK)에 응답하여 제1 카운팅 어드레스(B0<i:0>)와 내부에 저장된 리페어 어드레스(미도시)를 비교하여 제1 노멀 어드레스(B0_P<i:0>)와 제1 리던던시 어드레스(RED_B0_P<j:0>)를 생성할 수 있다. 여기서 제1 노멀 어드레스(B0_P<i:0>)와 제2 리던던시 어드레스(RED_B0_P<j:0>)는 제1 메모리 뱅크(B0)에 대응하는 어드레스일 수 있다.
제2 리페어 제어부(153_2)는 제2 뱅크 제어 클럭신호(B1_CLK)에 응답하여 제2 카운팅 어드레스(B1<i:0>)와 내부에 저장된 리페어 어드레스(미도시)를 비교하여 제2 노멀 어드레스(B1_P<i:0>)와 제2 리던던시 어드레스(RED_B1_P<j:0>)를 생성할 수 있다. 여기서 제2 노멀 어드레스(B1_P<i:0>)와 제2 리던던시 어드레스(RED_B1_P<j:0>)는 제2 메모리 뱅크(B1)에 대응하는 어드레스일 수 있다.
데이터 제어부(160)는 데이터 동기화부(161) 및 데이터 구동부(162)를 포함할 수 있다. 데이터 동기화부(161)는 데이터 클럭신호(DCLK)에 응답하여 내부적으로 데이터 제어 클럭신호(CK4DP_DAT)를 생성할 수 있으며, 상기 데이터 제어 클럭신호(CK4DP_DAT)에 응답하여 로우 데이터(D_LOW<7:0>) 및 하이 데이터(D_HIGH<7:0>)를 동기화하여 내부 로우 데이터(D_LOW_INT<7:0>) 및 내부 하이 하이터(D_HIGH_INT<7:0>)를 출력할 수 있다.
데이터 구동부(162)는 제1 뱅크 데이터 클럭신호(B0_DCLK)에 응답하여 내부 로우 데이터(D_LOW_INT<7:0> 및 내부 하이 데이터(D_LOW_INT<7:0>)를 제1 글로벌 데이터 라인들(GDL_B0<15:0>)로 전달할 수 있으며, 제2 뱅크 데이터 클럭신호(B0_DCLK)에 응답하여 내부 로우 데이터(D_LOW_INT<7:0>) 및 내부 하이 데이터(D_LOW_INT<7:0>)를 제2 글로벌 데이터 라인들(GDL_B1<15:0>)로 전달할 수 있다.
한편, 도면에는 도시하지 않았으나, 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀로부터 데이터를 독출하거나, 메모리 셀에 데이터를 저장할 때, 페이지 버퍼부(120)와 함께 동작하기 위한 회로들을 포함하는 주변 회로를 포함할 수 있다. 예컨대, 주변 회로는 메모리 셀들의 프로그램 동작, 리드 동작과 같은 제반 동작시 메모리 셀들에 인가하기 위한 동작 전압들을 생성하는 전압 생성회로 및 전압 생성회로에서 생성된 동작 전압들을 외부에서 입력되는 로우 어드레스에 따라 메모리 셀들에 전송하기 위한 로우 디코더를 포함할 수 있다.
도 2는 도 1에 도시된 리페어 제어부(153)를 도시한 구성도이다.
도 1 및 도 2를 참조하면, 리페어 제어부(153)는 제1 리페어 제어부(153_1) 및 제2 리페어 제어부(153_2)를 포함할 수 있다. 제1 리페어 제어부(153_1) 및 제2 리페어 제어부(153_3)는 동일한 구성 및 동작을 수행하므로 제1 리페어 제어부(153_1)를 대표로 설명하기로 한다.
제1 리페어 제어부(153_1)는 제1 리던던시 어드레스 생성부(211), 제1 어드레스 지연부(212), 제1 클럭 지연부(213), 제1 리던던시 어드레스 래치부(214) 및 제1 노멀 어드레스 래치부(215)를 포함할 수 있다.
제1 리던던시 어드레스 생성부(211)는 제1 카운팅 어드레스(B0<i:0>)를 수신하여 내부에 저장된 리페어 어드레스(미도시)와 비교하여 리페어 대상 어드레스인지 판별하여 리페어 어드레스인 경우, 리던던시 어드레스(RED_B0<j:0>)를 생성할 수 있다.
제1 어드레스 지연부(212)는 제1 카운팅 어드레스(B0<i:0>)를 일정 시간 딜레이시켜 노멀 어드레스(B0_DEL<i:0>)를 출력할 수 있다.
제1 클럭 지연부(213)는 제1 뱅크 제어 클럭신호(B0_CLK)를 일정 시간 딜레이시켜 지연된 제1 내부 뱅크 클럭 제어신호(B0_CLK_INT)를 생성할 수 있다.
제1 리던던시 어드레스 래치부(214)는 지연된 제1 내부 뱅크 클럭 제어신호(B0_CLK_INT)에 응답하여 제1 리던던시 어드레스(RED_B0<j:0>)를 래치하여 제1 최종 리던던시 어드레스(RED_B0_P<j:0>)로써 출력할 수 있다.
제1 노멀 어드레스 래치부(215)는 지연된 제1 내부 뱅크 클럭 제어신호(B0_CLK_INT)에 응답하여 제1 노멀 어드레스(B0_DEL<i:0>)를 래치하여 제1 최종 노멀 어드레스(B0_P<i:0>)로써 출력할 수 있다.
여기서 제1 리던던시 어드레스 래치부(214) 및 제1 노멀 어드레스 래치부(214) 각각은 제1 리던던시 어드레스(RED_B0<j:0>)와 제1 노멀 어드레스(B0_DEL<i:0>)를 동일한 타이밍으로 맞춰주기 위한 D-플립플롭(D-Flip Flop)으로 구성될 수 있다.
이하, 반도체 메모리 장치의 동작에 대해서는 도 3 및 도 4를 참조하여 설명하기로 한다.
도 3은 도 1에 도시된 반도체 메모리 장치의 어드레스 제어 동작을 나타낸 타이밍도이다.
도 3을 참조하면, 데이터 입력 동작시 데이터 스트로브 신호(DQSPAD)의 라이징 및 폴링 에지에 맞춰 각각 1바이트(byte)의 외부 데이터(DQ<7:0>)가 수신될 수 있다.
데이터 스트로브 신호(DQSPAD)에 응답하여 내부 클럭신호(CK4DP)가 생성될 수 있으며, 내부 클럭신호(CK4DP)에 응답하여 제1 및 제2 어드레스 제어 클럭신호(COL_B0, COL_B1)와 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B0_CLK)가 생성될 수 있다. 여기서 제1 및 제2 어드레스 제어 클럭신호(COL_B0, COL_B1)와 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B1_CLK)는 어드레스 동기화를 위해 각각 2tck 마진을 가지도록 생성될 수 있다.
이후, 제1 및 제2 어드레스 제어 클럭신호(COL_B0, COL_B1) 각각에 응답하여 제1 및 제2 카운팅 어드레스(B0<i:0>, B1<i:0>)가 전달될 수 있으며, 제1 및 제2 카운팅 어드레스(B0<i:0>, B1<i:0>)와 해당 뱅크와 대응하는 리페어 어드레스를 비교하여 제1 및 제2 리던던시 어드레스(RED_B0<j:0>, RED_B1<j:0>)와 제1 및 제2 노멀 어드레스(B0_DEL<i:0>, B1_DEL<i:0>)가 생성될 수 있다.
그리고 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B1_CLK)를 일정 시간 딜레이시켜 제1 및 제2 내부 뱅크 제어 클럭신호(B0_CLK_INT, B1_CLK_INT)가 생성될 수 있다. 이후, 제1 내부 뱅크 제어 클럭신호(B0_CLK_INT)에 제1 리던던시 어드레스(RED_B0<j:0>)와 제1 노멀 어드레스(B0_DEL<i:0>)를 동기화하여 타이밍이 동일하게 제어된 제1 최종 리던던시 어드레스(RED_B0_P<j:0>) 및 제2 최종 노멀 어드레스(B0_P<i:0>)로써 출력될 수 있다. 또한, 제2 내부 뱅크 제어 클럭신호(B1_CLK_INT)에 제2 리던던시 어드레스(RED_B1<j:0>)와 제2 노멀 어드레스(B1_DEL<i:0>)를 동기화하여 타이밍이 동일하게 제어된 제2 최종 리던던시 어드레스(RED_B1_P<j:0>) 및 제2 최종 노멀 어드레스(B1_P<i:0>)로써 출력될 수 있다.
도 4는 도 1에 도시된 반도체 메모리 장치의 데이터 제어 동작을 나타낸 타이밍도이다.
도 4를 참조하면, 데이터 입력 동작시 데이터 입력 동작시 데이터 스트로브 신호(DQSPAD)의 라이징 및 폴링 에지에 맞춰 각각 1바이트(byte)의 외부 데이터(DQ<7:0>)가 수신될 수 있으며, 외부 데이터(DQ<7:0>) 중 데이터 스트로브 신호(DQSPAD)의 라이징 에지에 수신된 데이터는 순차적으로 2바이트씩 로우 데이터(D_LOW<7:0>)로써 출력되고, 외부 데이터(DQ<7:0>) 중 데이터 스트로브 신호(DQSPAD)의 폴링 에지에 수신된 데이터는 순차적으로 2바이트씩 하이 데이터(D_HIGH<7:0>)로써 출력될 수 있다.
그리고 데이터 스트로브 신호(DQSPAD)에 응답하여 데이터를 제어하기 위한 클럭신호들, 예컨대 내부 클럭신호(CK4DP)가 생성될 수 있으며, 내부 클럭신호(CK4DP)를 일정 시간 지연시켜 데이터 클럭신호(DCLK)가 생성될 수 있고, 데이터 클럭신호(DCLK)를 일정 시간 지연시켜 데이터 제어 클럭신호(CK4DP_DAT)가 생성될 수 있다. 이때, 로우 데이터(D_LOW<7:0>) 및 하이 데이터(D_HIGH<7:0>)는 데이터 제어 클럭신호(CK4DP_DAT)에 동기화하여 내부 로우 데이터(D_LOW_INT<7:0>) 및 내부 하이 데이터(D_HIGH_INT<7:0>)로써 출력될 수 있다.
이후, 데이터 제어 클럭신호(CK4DP_DAT)에 응답하여 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK)가 생성될 수 있으며, 이때 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK) 각각은 데이터 동기화를 위해 각각 2tck 마진을 가지도록 생성될 수 있다.
그러면, 데이터 구동부는 2tck 마진을 갖는 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK)에 응답하여 제1 및 제2 글로벌 데이터 라인들(GDL_B0<15:0>), GDL_B1<15:0>)을 통해 데이터들을 전달할 수 있다.
한편, 제1 및 어드레스 제어신호(COL_B0)의 활성화 이후, 리페어 제어부(153)로의 어드레스 전달시간(①)과 제1 리던던시 어드레스(RED_B0<j:0>) 생성시간(②)을 통해 리페어 시간(①+②)이 결정될 수 있다.
본 발명의 비교예에 따른 반도체 메모리 장치는 어드레스를 동기화하기 위해서 제1 및 제2 뱅크 클럭 제어신호(B0_CLK, B1_CLK) 각각은 2tck 마진을 가지고 있다. 그러나 반도체 메모리 장치의 고속 동작으로 인해 갈수록 이 마진은 tck가 감소됨에 따라서 함께 감소될 수 있다. 그러나 어드레스 제어 시간은 tck에 무관하게 고정된 시간을 필요로 하기 때문에 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B1_CLK)의 타이밍에 대한 보상, 즉, 딜레이 양이 계속적으로 증가하게 된다. 이로 인해, 리페이 시간(①+②) 또한 딜레이가 증가할 수 있다.
또한, 제1 및 제2 글로벌 데이터 라인들(GDL_B0<15:0>), GDL_B1<15:0>)을 통해 전달된 데이터들은 결국 어드레스 제어를 거쳐서 최종적으로 페이지 버퍼부(120)로 전달되는 제1 및 제2 최종 노멀 어드레스(B0_P<i:0>, B1_P<i:0>)와 제1 및 제2 최종 리던던시 어드레스(RED_B0_P<j:0>, RED_B1_P<j:0>)의 타이밍에 맞게 데이터 제어 클럭들의 타이밍 보상에 의해 이루어질 수 있다.
다시 말하면, 데이터 제어 또한 어드레스 제어와 마찬가지로 2tck 마진을 가지고 동작하고 있는 것이다. 따라서, 고속 동작을 수행할수록 어드레스 제어에 필요한 시간으로 인해 사용되는 타이밍 보상으로 커런트 소모가 증가할 수 있으며 이를 제어하기 위해 제어회로의 추가 등으로 칩 사이즈 증가가 유발될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 5를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(510), 페이지 버퍼부(520), IO 패드부(530), 클럭 제어부(540), 어드레스 제어부(550) 및 데이터 제어부(560)를 포함할 수 있다.
메모리 셀 어레이(510)는 제1 및 제2 메모리 뱅크(B0, B1)를 포함할 수 있다. 이때 제1 및 제2 메모리 뱅크(B0, B1)로 구성된 메모리 셀 어레이(510)는 하나의 메모리 플레인(PLANE)으로 정의할 수 있다.
제1 및 제2 메모리 뱅크(B0, B1) 각각은 다수의 메모리 블럭들(미도시)이 포함될 수 있으며, 여기서 다수의 메모리 블럭들은 워드라인들을 통해 주변회로(미도시)와 연결될 수 있다. 또한, 다수의 메모리 블럭들은 비트라인들(BL)을 통해 페이지 버퍼부(520)와 연결될 수 있다. 다수의 메모리 블럭들 각각은 다수의 메모리 스트링들을 포함할 수 있다. 다수의 메모리 스트링들 각각은 비트라인(BL)과 소스라인(미도시) 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들 및 소스 선택 트랜지스터를 포함할 수 있다. 본 발명의 실시예에서 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 다수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다.
페이지 버퍼부(520)는 제1 페이지 버퍼부(521) 및 제2 페이지 버퍼부(522)를 포함할 수 있다. 제1 페이지 버퍼부(521)는 제1 메모리 뱅크(B0)에 대응되고, 제2 페이지 버퍼부(522)는 제2 메모리 뱅크(B1)에 대응될 수 있다.
제1 페이지 버퍼부(521) 및 제2 페이지 버퍼부(522) 각각은 다수의 페이지 버퍼(미도시)를 포함할 수 있으며, 상기 다수의 페이지 버퍼들은 메모리 셀 어레이(510)의 각 비트라인들(BL)에 대응되도록 연결될 수 있다.
상기 다수의 페이지 버퍼들은 선택된 메모리 셀에 저장할 데이터를 임시 저장하거나, 선택된 메모리 셀에 저장된 데이터를 독출하여 저장할 수 있다. 또한, 상기 다수의 페이지 버퍼들은 데이터 출력 동작시 컬럼 선택 신호(미도시)에 응답하여 저장된 데이터를 글로벌 데이터 라인(GDL_B0<15:0>, GDL<15:0>)으로 출력할 수 있다.
IO 패드부(530)는 외부 디바이스(미도시)와 연결되는 패드(PAD)들을 포함할 수 있으며, 상기 패드들을 통해 상기 외부 디바이스로부터 데이터 스트로브 신호(DQSPAD) 및 외부 데이터(DQ<7:0>)를 수신할 수 있다. IO 패드부(530)는 데이터 스트로브 신호(DQSPAD)를 수신하여 내부 데이터 스트로브 신호(DQS_INT)를 출력할 수 있으며, 외부 데이터(DQ<7:0>)를 수신하여 로우 데이터(D_LOW<7:0>) 및 하이 데이터(D_HIGH<7:0>)를 출력할 수 있다. 여기서 로우 데이터(D_LOW<7:0>)는 외부 데이터(DQ<7:0>) 중 데이터 스트로브 신호(DQSPAD)의 라이징 에지에 입력된 데이터일 수 있으며, 하이 데이터(D_HIGH<7:0>)는 외부 데이터(DQ<7:0>) 중 데이터 스트로브 신호(DQSPAD)의 폴링 에지에 입력된 데이터일 수 있다.
클럭 제어부(540)는 내부 데이터 스트로브 신호(DQS_INT)에 응답하여 데이터를 제어하기 위한 다수의 데이터 제어 클럭 신호들을 생성할 수 있다. 클럭 제어부(540)는 입력데이터 클럭 생성부(541), 뱅크 제어 클럭 생성부(542), 제1 클럭 제어부(543) 및 제2 클럭 제어부(544)를 포함할 수 있다.
입력데이터 클럭 생성부(541)는 내부 데이터 스트로브 신호(DQS_INT)에 응답하여 내부 클럭신호(CK4DP) 및 데이터 클럭신호(DCLK)를 생성할 수 있다. 여기서 내부 클럭신호(CK4DP)는 컬럼 어드레스 및 뱅크 어드레스를 제어하기 위한 클럭신호일 수 있으며, 데이터 클럭신호(DCLK)는 데이터를 동기화하기 위한 클럭신호일 수 있다.
뱅크 제어 클럭 생성부(542)는 내부 클럭신호(CK4DP)에 응답하여 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B1_CLK)를 생성할 수 있고, 데이터 클럭신호(DCLK)에 응답하여 내부적으로 데이터 제어 클럭신호(CK4DP_DAT)(미도시)를 생성할 수 있으며, 상기 데이터 제어 클럭신호(CK4DP_DAT)에 응답하여 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK)를 생성할 수 있다. 여기서 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B1_CLK) 각각은 서로 대응하는 메모리 뱅크(B0, B1) 동작을 제어하는 클럭신호일 수 있으며, 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK)는 서로 대응하는 메모리 뱅크(B0, B1)의 데이터 구동을 제어하는 클럭신호일 수 있다.
제1 클럭 제어부(543) 및 제2 클럭 제어부(544) 각각은 제1 뱅크 제어 클럭신호(B0_CLK) 및 제2 뱅크 제어 클럭신호(B1_CLK)를 수신하여 내부 뱅크 제어 클럭신호(미도시)를 생성할 수 있다. 제1 클럭 제어부(543)는 상기 내부 뱅크 제어 클럭신호에 응답하여 제1 페이지 버퍼부(521)를 선택하기 위한 제1 페이지 버퍼 선택 신호(PBSEL_B0)를 생성할 수 있으며, 제2 클럭 제어부(144)는 상기 내부 뱅크 제어 클럭신호에 응답하여 제2 페이지 버퍼부(522)를 선택하기 위한 제2 페이지 버퍼 선택신호(PBSEL_B1)를 생성할 수 있다.
어드레스 제어부(550)는 제1 어드레스 제어 클럭 생성부(551), 제2 어드레스 제어 클럭 생성부(552), 어드레스 카운터(553) 및 리페어 제어부(554)를 포함할 수 있다.
제1 어드레스 제어 클럭 생성부(551)는 내부 클럭신호(CK4DP)에 응답하여 어드레스를 동기화하기 위한 제1 어드레스 제어 클럭신호들(COL_B0, BOL_B1)을 생성할 수 있다. 여기서 제1 어드레스 제어 클럭신호들(COL_B0, COL_B1) 각각은 제1 메모리 뱅크(B0) 및 제2 메모리 뱅크(B1)에 대응하여 생성될 수 있다.
제2 어드레스 제어 클럭 생성부(552)는 어드레스 초기화 신호(ADD_INIT) 및 제1 어드레스 제어 클럭신호들(COL_B0, COL_B1) 각각에 응답하여 제2 어드레스 제어 클럭신호들(COL_B0_NEW, COL_B1_NEW)을 생성할 수 있다. 여기서 제2 어드레스 제어 클럭신호들(COL_B0_NEW, COL_B1_NEW) 각각은 제1 메모리 뱅크(B0) 및 제2 메모리 뱅크(B1)에 대응하여 생성될 수 있다.
어드레스 카운터(553)는 제2 어드레스 제어 클럭신호들(COL_B0_NEW, COL_B1_NEW) 각각에 응답하여 카운팅 동작을 수행하여 제1 및 제2 메모리 뱅크(B0, B1) 각각에 대응하는 제1 카운팅 어드레스(B0<i:0>) 및 제2 카운팅 어드레스(B1<i:0>)를 생성할 수 있다.
리페어 제어부(554)는 제1 리페어 제어부(554_1) 및 제2 리페어 제어부(554_2)를 포함할 수 있다.
제1 리페어 제어부(554_1)는 제1 메모리 뱅크(B0)에 대응하는 제2 어드레스 제어 클럭신호(B0_CLK_NEW)에 응답하여 초기 셋팅되는 컬럼 어드레스를 래치할 수 있으며, 제1 뱅크 제어 클럭신호(B0_CLK)에 응답하여 래치된 초기 컬럼 어드레스와 내부에 저장된 리페어 어드레스(미도시)를 비교하여 제1 노멀 어드레스(B0_P<i:0>)와 제1 리던던시 어드레스(RED_B0_P<j:0>)를 생성할 수 있다. 여기서 제1 노멀 어드레스(B0_P<i:0>)와 제2 리던던시 어드레스(RED_B0_P<j:0>)는 제1 메모리 뱅크(B0)에 대응하는 어드레스일 수 있다.
제2 리페어 제어부(153_2)는 제2 메모리 뱅크(B1)에 대응하는 제2 어드레스 제어 클럭신호(COL_B2_NEW)에 응답하여 초기 셋팅되는 컬럼 어드레스를 래치할 수 있으며, 제2 뱅크 제어 클럭신호(B1_CLK)에 응답하여 래치된 초기 컬럼 어드레스와 내부에 저장된 리페어 어드레스(미도시)를 비교하여 제2 노멀 어드레스(B1_P<i:0>)와 제2 리던던시 어드레스(RED_B1_P<j:0>)를 생성할 수 있다. 여기서 제2 노멀 어드레스(B1_P<i:0>)와 제2 리던던시 어드레스(RED_B1_P<j:0>)는 제2 메모리 뱅크(B1)에 대응하는 어드레스일 수 있다.
어드레스 카운터(553) 및 리페어 제어부(554)를 다시 설명하면, 리페어 제어부(554)는 제2 어드레스 제어신호들(COL_B0_NEW, COL_B1_NEW)에 응답하여 어드레스 초기신호(ADD_INIT)에 의해 초기 셋팅되는 컬럼 어드레스를 래치할 수 있으며, 어드레스 카운터(553)에서는 다음 어드레스가 미리 트랜지션 되도록 제어하는 것이 가능하다.
다시 말하면, 제2 어드레스 제어 클럭신호들(COL_B0_NEW, COL_B1_NEW)에 응답하여 어드레스 카운터(533)에서 다음 어드레스를 생성하는 동안 유지되는 이전 어드레스를 리페어 제어부(534)로 전달할 수 있다.
데이터 제어부(560)는 데이터 동기화부(561) 및 데이터 구동부(562)를 포함할 수 있다. 데이터 동기화부(561)는 데이터 클럭신호(DCLK)에 응답하여 내부적으로 데이터 제어 클럭신호(CK4DP_DAT)를 생성할 수 있으며, 상기 데이터 제어 클럭신호(CK4DP_DAT)에 응답하여 로우 데이터(D_LOW<7:0>) 및 하이 데이터(D_HIGH<7:0>)를 동기화하여 내부 로우 데이터(D_LOW_INT<7:0>) 및 내부 하이 하이터(D_HIGH_INT<7:0>)를 출력할 수 있다.
데이터 구동부(562)는 제1 뱅크 데이터 클럭신호(B0_DCLK)에 응답하여 내부 로우 데이터(D_LOW_INT<7:0> 및 내부 하이 데이터(D_LOW_INT<7:0>)를 제1 글로벌 데이터 라인들(GDL_B0<15:0>)로 전달할 수 있으며, 제2 뱅크 데이터 클럭신호(B0_DCLK)에 응답하여 내부 로우 데이터(D_LOW_INT<7:0>) 및 내부 하이 데이터(D_LOW_INT<7:0>)를 제2 글로벌 데이터 라인들(GDL_B1<15:0>)로 전달할 수 있다.
한편, 도면에는 도시하지 않았으나, 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀로부터 데이터를 독출하거나, 메모리 셀에 데이터를 저장할 때, 페이지 버퍼부(520)와 함께 동작하기 위한 회로들을 포함하는 주변 회로를 포함할 수 있다. 예컨대, 주변 회로는 메모리 셀들의 프로그램 동작, 리드 동작과 같은 제반 동작시 메모리 셀들에 인가하기 위한 동작 전압들을 생성하는 전압 생성회로 및 전압 생성회로에서 생성된 동작 전압들을 외부에서 입력되는 로우 어드레스에 따라 메모리 셀들에 전송하기 위한 로우 디코더를 포함할 수 있다.
도 6은 도 5에 도시된 제2 어드레스 제어 클럭 생성부(552)를 도시한 구성도이다.
도 6을 참조하면, 어드레스 제어 클럭 생성부(552)는 제2 어드레스 제어 클럭신호 생성부(610) 및 초기화 신호 생성부(620)를 포함할 수 있다.
제2 어드레스 제어 클럭신호 생성부(610)는 제1 및 제2 오아 게이트(OR1, OR2)를 포함할 수 있다. 여기서 제1 오아 게이트(OR1)는 제1 메모리 뱅크(B0)에 대응하는 제1 어드레스 제어 클럭신호(COL_B0) 및 어드레스 초기신호(ADD_INIT)에 응답하여 제1 메모리 뱅크(B0)에 대응하는 제2 어드레스 제어 클럭신호(COL_B0_NEW)를 생성할 수 있다. 제2 오아 게이트(OR2)는 제2 메모리 뱅크(B1)에 대응하는 제1 어드레스 제어 클럭신호(COL_B1) 및 어드레스 초기신호(ADD_INIT)에 응답하여 제2 메모리 뱅크(B1)에 대응하는 제2 어드레스 제어 클럭신호(COL_B1_NEW)를 생성할 수 있다.
초기화 신호 생성부(620)는 데이터 입력신호(CI_DATAIN), 데이터 출력신호(CI_DATAOUT) 및 데이터 입/출력 정보(DATA_INFO)에 응답하여 제1 및 제2 리셋 신호(RST1, RST2)와 어드레스 초기신호(ADD_INIT)를 생성할 수 있다. 데이터 입력신호(CI_DATAIN)는 데이터의 입력 동작의 초기화 구간동안 활성화되는 신호일 수 있으며, 데이터 출력신호(CI_DATAOUT)는 데이터의 출력 동작의 초기화 구간동안 활성화되는 신호일 수 있다. 다시 말하면, 데이터 입력신호(CI_DATAIN) 및 데이터 출력신호(CI_DATAOUT)는 실질적인 데이터 입/출력 동작, 즉 유효한 데이터의 입/출력 동작이 수행되기 이전에 활성화되는 신호일 수 있다. 또한, 데이터 입/출력 정보(DATA_INFO)는 데이터 입력신호(CI_DATAIN) 및 데이터 출력신호(CI_DATAOUT)에 응답하여 데이터의 입/출력 동작시 유효 데이터의 입/출력 시 활성화되는 신호일 수 있다. 즉, 데이터 입력신호(CI_DATAIN) 및 데이터 출력신호(CI_DATAOUT)가 활성화되고, 데이터 입/출력 정보(DATA_INFO)가 비활성화된 경우에 상기 제1 및 제2 리셋신호(RST1, RST2)와 어드레스 초기신호(ADD_INIT)가 생성될 수 있다.
도 7 도 5에 도시된 리페어 제어부(554)를 도시한 구성도이다.
도 1 및 도 2를 참조하면, 리페어 제어부(554)는 제1 리페어 제어부(554_1) 및 제2 리페어 제어부(554_2)를 포함할 수 있다. 제1 리페어 제어부(554_1) 및 제2 리페어 제어부(554_3)는 동일한 구성 및 동작을 수행하므로 제1 리페어 제어부(554_1)를 대표로 설명하기로 한다.
제1 리페어 제어부(554_1)는 제1 어드레스 래치부(711), 제1 리던던시 어드레스 생성부(712), 제1 어드레스 지연부(713), 제1 클럭 지연부(714), 제1 리던던시 어드레스 래치부(715) 및 제1 노멀 어드레스 래치부(716)를 포함할 수 있다.
제1 어드레스 래치부(711)는 제2 어드레스 제어 클럭신호(COL_B0_NEW)에 응답하여 제1 카운팅 어드레스(B0<i:0>) 중 초기 셋팅되는 컬럼 어드레스인 제1 초기 카운팅 어드레스(B0_INT<i:0>)로써 출력할 수 있다. 제1 어드레스 래치부(711)는 제1 카운팅 어드레스(B0<i:0>)를 래치하기 위한 D-플립플롭(D-Flip Flop)으로 구성될 수 있다.
제1 리던던시 어드레스 생성부(712)는 제1 초기 카운팅 어드레스(B0_INT<i:0>)를 수신하여 내부에 저장된 리페어 어드레스(미도시)와 비교하여 리페어 대상 어드레스인지 판별하여 리페어 어드레스인 경우, 리던던시 어드레스(RED_B0<j:0>)를 생성할 수 있다.
제1 어드레스 지연부(713)는 제1 초기 카운팅 어드레스(B0_INT<i:0>)를 일정 시간 딜레이시켜 노멀 어드레스(B0_DEL<i:0>)를 출력할 수 있다.
제1 클럭 지연부(714)는 제1 뱅크 제어 클럭신호(B0_CLK)를 일정 시간 딜레이시켜 지연된 제1 내부 뱅크 클럭 제어신호(B0_CLK_INT)를 생성할 수 있다.
제1 리던던시 어드레스 래치부(715)는 지연된 제1 내부 뱅크 클럭 제어신호(B0_CLK_INT)에 응답하여 제1 리던던시 어드레스(RED_B0<j:0>)를 래치하여 제1 최종 리던던시 어드레스(RED_B0_P<j:0>)로써 출력할 수 있다.
제1 노멀 어드레스 래치부(716)는 지연된 제1 내부 뱅크 클럭 제어신호(B0_CLK_INT)에 응답하여 제1 노멀 어드레스(B0_DEL<i:0>)를 래치하여 제1 최종 노멀 어드레스(B0_P<i:0>)로써 출력할 수 있다.
여기서 제1 리던던시 어드레스 래치부(715) 및 제1 노멀 어드레스 래치부(716) 각각은 제1 리던던시 어드레스(RED_B0<j:0>)와 제1 노멀 어드레스(B0_DEL<i:0>)를 동일한 타이밍으로 맞춰주기 위한 D-플립플롭으로 구성될 수 있다.
이하, 반도체 메모리 장치의 동작에 대해서는 도 8 및 도 9를 참조하여 설명하기로 한다.
도 8은 도 5에 도시된 반도체 메모리 장치의 어드레스 제어 동작을 나타낸 타이밍도이다.
도 8을 참조하면, 데이터(DQ<7:0>)가 입력되기 전, 어드레스 초기신호(ADD_INIT)가 활성화되어 제2 어드레스 제어신호들(COL_B0_NEW, COL_B1_NEW)이 활성화될 수 있으며, 초기 설정된 카운팅 어드레스(B0<i:0>, B1<i:0>)의 ‘0’번 어드레스를 초기 카운팅 어드레스(BO_INT<i:0>, B1_INT<i:0>)로 전달함과 동시에 어드레스 카운터(553)의 동작 이후 카운팅 어드레스(B0<i:0>, B1<i:0>)는 다음 어드레스인 ‘1’번 어드레스로 변경될 수 있다.
이후, 데이터 입력 동작시 데이터 스트로브 신호(DQSPAD)의 라이징 및 폴링 에지에 맞춰 각각 1바이트(byte)의 외부 데이터(DQ<7:0>)가 수신될 수 있다.
데이터 스트로브 신호(DQSPAD)에 응답하여 내부 클럭신호(CK4DP)가 생성될 수 있으며, 내부 클럭신호(CK4DP)에 응답하여 제1 어드레스 제어 클럭신호들(COL_B0, COL_B1)과 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B0_CLK)가 생성될 수 있다. 여기서 제1 및 제2 어드레스 제어 클럭신호(COL_B0, COL_B1)와 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B1_CLK)는 어드레스 동기화를 위해 각각 2tck 마진을 가지도록 생성될 수 있다.
이후, 제1 어드레스 제어 클럭신호들(COL_B0, COL_B1)에 의해 생성된 제2 어드레스 제어 클럭신호들(COL_B0_NEW, COL_B1_NEW) 각각에 응답하여 제1 및 제2 카운팅 어드레스(B0<i:0>, B1<i:0>)는 다음 어드레스인 ‘2’번 어드레스로 변경될 수 있으며, 그로 인해 제1 및 제2 초기 카운팅 어드레스(B0_INT<i:0>, B1_INT<i:0>)도 다음 어드레스인 ‘2’번 어드레스로 변경될 수 있다.
제1 및 제2 초기 카운팅 어드레스(B0_INT<i:0>, B1_INT<i:0>)와 해당 뱅크와 대응하는 리페어 어드레스를 비교하여 제1 및 제2 리던던시 어드레스(RED_B0<j:0>, RED_B1<j:0>)와 제1 및 제2 노멀 어드레스(B0_DEL<i:0>, B1_DEL<i:0>)가 생성될 수 있다.
이와 같이 카운팅 어드레스(B0<i:0>, B1<i:0>) 중 초기 어드레스를 미리 래치하고, 다음 어드레스를 카운팅하는 동작을 통해서 제1 어드레스 제어 클럭신호(COL_B0, COL_B1)의 활성화 이후, 리페어 제어부(544)로의 어드레스 전달시간(①)과 제1 리던던시 어드레스(RED_B0_P<j:0>) 생성시간(②)이 기존에 비해 감소한 것을 확인할 수 있다. 이로 인해 리페어 시간(①+②) 또한 감소될 수 있다.
그리고 제1 및 제2 뱅크 제어 클럭신호(B0_CLK, B1_CLK)를 일정 시간 딜레이시켜 제1 및 제2 내부 뱅크 제어 클럭신호(B0_CLK_INT, B1_CLK_INT)가 생성될 수 있다. 이후, 제1 내부 뱅크 제어 클럭신호(B0_CLK_INT)에 제1 리던던시 어드레스(RED_B0<j:0>)와 제1 노멀 어드레스(B0_DEL<i:0>)를 동기화하여 타이밍이 동일하게 제어된 제1 최종 리던던시 어드레스(RED_B0_P<j:0>) 및 제2 최종 노멀 어드레스(B0_P<i:0>)로써 출력될 수 있다. 또한, 제2 내부 뱅크 제어 클럭신호(B1_CLK_INT)에 제2 리던던시 어드레스(RED_B1<j:0>)와 제2 노멀 어드레스(B1_DEL<i:0>)를 동기화하여 타이밍이 동일하게 제어된 제2 최종 리던던시 어드레스(RED_B1_P<j:0>) 및 제2 최종 노멀 어드레스(B1_P<i:0>)로써 출력될 수 있다.
도 9는 도 5에 도시된 반도체 메모리 장치의 데이터 제어 동작을 나타낸 타이밍도이다.
도 9를 참조하면, 데이터 입력 동작시 데이터 입력 동작시 데이터 스트로브 신호(DQSPAD)의 라이징 및 폴링 에지에 맞춰 각각 1바이트(byte)의 외부 데이터(DQ<7:0>)가 수신될 수 있으며, 외부 데이터(DQ<7:0>) 중 데이터 스트로브 신호(DQSPAD)의 라이징 에지에 수신된 데이터는 순차적으로 2바이트씩 로우 데이터(D_LOW<7:0>)로써 출력되고, 외부 데이터(DQ<7:0>) 중 데이터 스트로브 신호(DQSPAD)의 폴링 에지에 수신된 데이터는 순차적으로 2바이트씩 하이 데이터(D_HIGH<7:0>)로써 출력될 수 있다.
그리고 데이터 스트로브 신호(DQSPAD)에 응답하여 데이터를 제어하기 위한 클럭신호들, 예컨대 내부 클럭신호(CK4DP)가 생성될 수 있으며, 내부 클럭신호(CK4DP)를 일정 시간 지연시켜 데이터 클럭신호(DCLK)가 생성될 수 있고, 데이터 클럭신호(DCLK)를 일정 시간 지연시켜 데이터 제어 클럭신호(CK4DP_DAT)가 생성될 수 있다. 이때, 어드레스 제어 시간이 감소함에 있어서 기존에 비해 내부 클럭신호들이 활성화되는 타이밍이 빨라진 것을 확인할 수 있다.
이후, 데이터 제어 클럭신호(CK4DP_DAT)에 응답하여 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK)가 생성될 수 있으며, 이때 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK) 각각은 데이터 동기화를 위해 각각 2tck 마진을 가지도록 생성될 수 있다.
그러면, 데이터 구동부는 2tck 마진을 갖는 제1 및 제2 뱅크 데이터 클럭신호(B0_DCLK, B1_DCLK)에 응답하여 제1 및 제2 글로벌 데이터 라인들(GDL_B0<15:0>), GDL_B1<15:0>)을 통해 데이터들을 전달할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 어드레스 제어 시간이 감소함에 따라서 데이터 제어 시간도 감소되므로 데이터 입력 동작 시간을 감소시킬 수 있다. 따라서 어드레스, 클럭 및 데이터 제어에 사용되는 딜레이 양이 감소되므로 전류 소모, 칩 사이즈 및 PVT(Process, Voltage, Temperature) 변화를 감소시키는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
510 : 메머리 셀 어레이
B0 : 제1 메모리 뱅크 B1 : 제2 메모리 뱅크
520 : 페이지 버퍼부
521 : 제1 페이지 버퍼부 522 : 제2 페이지 버퍼부
530 : IO 패드부
540 : 클럭 제어부
541 : 입력 데이터 클럭 생성부 542 : 뱅크 제어 클럭 생성부
543 : 제1 클럭 제어부 544 : 제2 클럭 제어부
550 : 어드레스 제어부
551 : 제1 어드레스 제어클럭 생성부
552 : 제2 어드레스 제어클럭 생성부
553 : 어드레스 카운터 554 : 리페어 제어부
554_1 : 제1 리페어 제어부 554_2 : 제2 리페어 제어부
560 : 데이터 제어부
561 : 데이터 동기화부 562 : 데이터 구동부

Claims (18)

  1. 내부 클럭신호에 응답하여 제1 어드레스 제어 클럭신호를 생성하기 위한 제1 어드레스 제어클럭 생성부;
    데이터의 입/출력 동작의 초기 구간동안 어드레스 초기신호를 생성하기 위한 초기화 신호 생성부;
    상기 어드레스 초기신호 및 상기 제1 어드레스 제어 클럭신호에 응답하여 제2 어드레스 제어 클럭신호를 생성하기 위한 제2 어드레스 제어클럭 생성부;
    상기 제2 어드레스 제어 클럭신호를 카운팅하여 카운팅 어드레스를 생성하기 위한 어드레스 카운터; 및
    상기 제2 어드레스 제어 클럭신호에 응답하여 상기 카운팅 어드레스를 래치하고, 상기 래치된 카운팅 어드레스와 리페어 대상 어드레스를 비교하여 리던던시 어드레스를 생성하기 위한 리페어 제어부
    를 포함하는 어드레스 생성회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 어드레스 제어클럭 생성부는,
    상기 어드레스 초기신호 또는 상기 제1 어드레스 제어 클럭신호의 활성화시 상기 제2 어드레스 제어 클럭신호를 생성하는 어드레스 생성회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 데이터의 입/출력 동작의 초기 구간은 상기 내부 클럭 신호가 토글하지 않는 구간인 것을 특징으로 하는 어드레스 생성회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 리페어 제어부는,
    상기 제2 어드레스 제어 클럭신호에 응답하여 상기 카운팅 어드레스를 래치하여 초기 카운팅 어드레스를 생성하기 위한 어드레스 래치부; 및
    상기 어드레스 래치부에 래치된 카운팅 어드레스 및 상기 리페어 대상 어드레스를 비교하여 리던던시 어드레스를 생성하기 위한 리던던시 어드레스 생성부
    를 포함하는 어드레스 생성회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 어드레스 카운터는 상기 리페어 제어부가 상기 초기 카운팅 어드레스에 응답하여 상기 리던던시 어드레스를 생성하는 동안 카운팅 동작을 수행하여 상기 카운팅 어드레스를 생성하는 것을 특징으로 하는 어드레스 생성회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 리페어 제어부는,
    상기 초기 카운팅 어드레스를 일정 시간 지연하여 노멀 어드레스를 생성하기 위한 어드레스 지연부;
    뱅크 클럭 제어신호에 응답하여 상기 리던던시 어드레스를 래치하기 위한 리던던시 어드레스 래치부; 및
    상기 뱅크 클럭 제어신호에 응답하여 상기 노멀 어드레스를 래치하기 위한 노멀 어드레스 래치부
    를 포함하는 어드레스 생성회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 내부 클럭신호는 데이터 스트로브 신호에 응답하여 생성되는 것을 특징으로 하는 어드레스 생성회로.
  8. 다수의 메모리 뱅크를 포함하는 메모리 셀 어레이;
    내부 데이터 스트로브 신호를 소정 시간 지연시켜 다수의 클럭신호를 생성하기 위한 클럭 제어부;
    상기 다수의 클럭신호 중 내부 클럭신호에 응답하여 제1 및 제2 어드레스 제어 클럭신호를 생성하고, 상기 제2 어드레스 제어 클럭신호를 카운팅하여 카운팅 어드레스를 생성하며, 상기 카운팅 어드레스 및 상기 제2 어드레스 제어 클럭신호에 응답하여 리페어 동작을 수행하여 리던던시 어드레스를 생성하기 위한 어드레스 제어부; 및
    상기 다수의 클럭신호 중 데이터 클럭신호에 응답하여 리던던시 어드레스가 상기 메모리 셀 어레이로 전달되는 타이밍에 상기 메모리 셀 어레이의 데이터를 전달받거나 상기 메모리 셀 어레이로 데이터를 전달하기 위한 데이터 제어부
    를 포함하되,
    상기 어드레스 제어부는 당해 카운팅 동작을 통해 생성된 카운팅 어드레스와 이전의 카운팅 동작을 통해 생성된 카운팅 어드레스를 이용한 리페어 동작을 함께 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 및 제2 메모리 뱅크에 각각 대응되며, 상기 제1 및 제2 메모리 뱅크에 저장된 데이터를 독출하여 저장하기 위한 제1 및 제2 페이지 버퍼부; 및
    데이터 스트로브 신호 및 외부 데이터를 수신하여 상기 내부 데이터 스트로브 신호 및 내부 데이터를 출력하기 위한 IO 패드부
    를 더 포함하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 클럭 제어부는,
    상기 내부 데이터 스트로브 신호에 응답하여 상기 내부 클럭신호 및 상기 데이터 클럭신호를 생성하기 위한 입력데이터 클럭 생성부;
    상기 내부 클럭신호에 응답하여 상기 다수의 메모리 뱅크 각각에 대응하는 제1 및 제2 뱅크 제어 클럭신호를 생성하기 위한 뱅크 제어 클럭 생성부;
    상기 제1 뱅크 제어 클럭신호에 응답하여 상기 제1 페이지 버퍼부를 선택하기 위한 제1 페이지 버퍼 선택신호를 생성하는 제1 클럭 제어부; 및
    상기 제2 뱅크 제어 클럭신호에 응답하여 상기 제2 페이지 버퍼부를 선택하기 위한 제2 페이지 버퍼 선택신호를 생성하는 제2 클럭 제어부
    를 포함하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 어드레스 제어부는,
    상기 내부 클럭신호에 응답하여 상기 제1 및 제2 메모리 뱅크 각각에 대응하는 상기 제1 어드레스 제어 클럭신호를 생성하기 위한 제1 어드레스 제어클럭 생성부;
    데이터의 입/출력 동작의 초기 구간동안 어드레스 초기신호를 생성하기 위한 초기화 신호 생성부;
    상기 어드레스 초기신호 및 상기 제1 어드레스 제어 클럭신호에 응답하여 상기 제1 및 제2 메모리 뱅크 각각에 대응하는 상기 제2 어드레스 제어 클럭신호를 생성하기 위한 제2 어드레스 제어클럭 생성부;
    상기 제2 어드레스 제어 클럭신호를 카운팅하여 상기 제1 및 제2 메모리 뱅크 각각에 대응하는 카운팅 어드레스를 생성하기 위한 어드레스 카운터; 및
    상기 제2 어드레스 제어 클럭신호들 각각에 응답하여 해당 메모리 뱅크에 대응하는 상기 카운팅 어드레스를 래치하고, 상기 래치된 카운팅 어드레스와 리페어 대상 어드레스를 비교하여 리던던시 어드레스를 생성하기 위한 제1 및 제2 리페어 제어부
    를 포함하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2 어드레스 제어클럭 생성부는,
    상기 어드레스 초기신호 또는 상기 제1 어드레스 제어 클럭신호의 활성화시 상기 제2 어드레스 제어 클럭신호를 생성하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 데이터의 입/출력 동작의 초기 구간은 상기 내부 클럭 신호가 토글하지 않는 구간인 것을 특징으로 하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 및 제2 리페어 제어부 각각은
    상기 해당 메모리 뱅크에 대응하는 제2 어드레스 제어 클럭신호에 응답하여 상기 카운팅 어드레스를 래치하여 초기 카운팅 어드레스를 생성하기 위한 어드레스 래치부; 및
    상기 어드레스 래치부에 래치된 카운팅 어드레스 및 상기 리페어 대상 어드레스를 비교하여 리던던시 어드레스를 생성하기 위한 리던던시 어드레스 생성부
    를 포함하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 어드레스 카운터는 상기 제1 및 제2 리페어 제어부가 상기 초기 카운팅 어드레스에 응답하여 상기 리던던시 어드레스를 생성하는 동안 카운팅 동작을 수행하여 상기 카운팅 어드레스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 및 제2 리페어 제어부 각각은,
    상기 초기 카운팅 어드레스를 일정 시간 지연하여 노멀 어드레스를 생성하기 위한 어드레스 지연부;
    뱅크 클럭 제어신호에 응답하여 상기 리던던시 어드레스를 래치하기 위한 리던던시 어드레스 래치부; 및
    상기 뱅크 클럭 제어신호에 응답하여 상기 노멀 어드레스를 래치하기 위한 노멀 어드레스 래치부
    를 더 포함하는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 뱅크 제어 클럭 생성부는,
    상기 데이터 클럭신호를 소정시간 지연하여 데이터 제어 클럭신호를 생성하되, 상기 데이터 제어 클럭신호에 응답하여 제1 및 제2 뱅크 데이터 클럭신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 데이터 제어부는,
    상기 데이터 클럭신호를 소정시간 지연하여 데이터 제어 클럭신호를 생성하되, 상기 데이터 제어 클럭신호에 응답하여 상기 내부 데이터를 동기화하기 위한 데이터 동기화부; 및
    상기 제1 및 제2 뱅크 데이터 클럭신호에 응답하여 상기 데이터 동기화부를 통해 전달된 데이터를 제1 및 제2 글로벌 데이터 라인으로 전달하기 위한 데이터 구동부
    를 포함하는 반도체 메모리 장치.
KR1020160026358A 2016-03-04 2016-03-04 어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치 KR102438553B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160026358A KR102438553B1 (ko) 2016-03-04 2016-03-04 어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치
US15/210,737 US9552857B1 (en) 2016-03-04 2016-07-14 Address generation circuit and semiconductor memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160026358A KR102438553B1 (ko) 2016-03-04 2016-03-04 어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20170103438A KR20170103438A (ko) 2017-09-13
KR102438553B1 true KR102438553B1 (ko) 2022-09-01

Family

ID=57794977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160026358A KR102438553B1 (ko) 2016-03-04 2016-03-04 어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US9552857B1 (ko)
KR (1) KR102438553B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210132933A (ko) * 2020-04-28 2021-11-05 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 포함하는 반도체 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543193B1 (ko) 2003-07-24 2006-01-20 주식회사 하이닉스반도체 어드레스신호의 처리시간이 단축된 반도체 메모리 장치
KR100596435B1 (ko) * 2003-12-17 2006-07-05 주식회사 하이닉스반도체 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치
KR100724333B1 (ko) * 2005-10-05 2007-06-04 삼성전자주식회사 리던던시 플래그 신호의 응답마진이 향상되는 반도체메모리 장치 및 이를 이용한 리던던시 구동 방법
KR100739253B1 (ko) * 2005-10-10 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 소자의 리페어 회로
KR20100115123A (ko) * 2009-04-17 2010-10-27 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
KR101221234B1 (ko) * 2010-12-30 2013-01-11 에스케이하이닉스 주식회사 반도체 메모리 장치의 컬럼 어드레스 회로 및 컬럼 어드레스 생성 방법

Also Published As

Publication number Publication date
KR20170103438A (ko) 2017-09-13
US9552857B1 (en) 2017-01-24

Similar Documents

Publication Publication Date Title
US9886378B2 (en) Nonvolatile memory system using control signals to transmit varied signals via data pins
KR102401526B1 (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
JP5574972B2 (ja) 電力削減機能を有する不揮発性半導体メモリデバイス
US10249381B2 (en) Semiconductor memory device and data write method
US10090026B2 (en) Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
KR102162804B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US10490238B2 (en) Serializer and memory device including the same
US9472297B2 (en) Semiconductor memory device
US10761969B2 (en) Nonvolatile memory device and operation method thereof
KR20090026291A (ko) 명령-및-어드레스-로드 주파수보다 더 높은 데이터 기입 주파수를 구비한 ｎａｎｄ 시스템
CN108962304B (zh) 存储装置及其操作方法
US10847195B2 (en) Semiconductor device having ranks that performs a termination operation
US7120067B2 (en) Memory with data latching circuit including a selector
KR20190107330A (ko) 반도체장치
US10593386B2 (en) Semiconductor devices
US11107512B2 (en) Memory device and memory system including the same
KR102438553B1 (ko) 어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치
RU2634217C2 (ru) Полупроводниковое запоминающее устройство
US8472248B2 (en) Semiconductor memory and control method thereof
US10607692B2 (en) Serializer and memory device including the same
US10418078B1 (en) Semiconductor devices
US9466338B1 (en) Pulse generator, memory device, memory system having the same, and method of controlling an internal power of the memory device
CN111798893A (zh) 延迟控制电路及具有该延迟控制电路的存储器装置
US10950283B1 (en) Semiconductor devices
US20230162770A1 (en) Memory device deserializer circuit with a reduced form factor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right