KR20090026291A - 명령-및-어드레스-로드 주파수보다 더 높은 데이터 기입 주파수를 구비한 ｎａｎｄ 시스템 - Google Patents

명령-및-어드레스-로드 주파수보다 더 높은 데이터 기입 주파수를 구비한 ｎａｎｄ 시스템 Download PDF

Info

Publication number
KR20090026291A
KR20090026291A KR1020087030776A KR20087030776A KR20090026291A KR 20090026291 A KR20090026291 A KR 20090026291A KR 1020087030776 A KR1020087030776 A KR 1020087030776A KR 20087030776 A KR20087030776 A KR 20087030776A KR 20090026291 A KR20090026291 A KR 20090026291A
Authority
KR
South Korea
Prior art keywords
signal
address
clock
frequency
clock signal
Prior art date
Application number
KR1020087030776A
Other languages
English (en)
Other versions
KR100974779B1 (ko
Inventor
진만 한
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20090026291A publication Critical patent/KR20090026291A/ko
Application granted granted Critical
Publication of KR100974779B1 publication Critical patent/KR100974779B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

본 발명은 방법 및 장치를 제공한다. NAND 플래시 메모리 디바이스는 제1 주파수로 명령 및 어드레스 신호들을 수신하고 제1 주파수보다 더 높은 제2 주파수로 데이터 신호를 수신한다.
Figure P1020087030776
NAND 플래시 메모리 디바이스, 데이터 기입 주파수, 명령 신호, 어드레스 신호, 타이밍

Description

명령-및-어드레스-로드 주파수보다 더 높은 데이터 기입 주파수를 구비한 ＮＡＮＤ 시스템{NAND SYSTEM WITH A DATA WRITE FREQUENCY GREATER THAN A COMMAND-AND-ADDRESS-LOAD FREQUENCY}
본 발명은 일반적으로 NAND 메모리 시스템에 관한 것으로, 특히 본 발명은 명령-및-어드레스-로드 주파수(command-and-address-load frequency) 보다 더 높은 데이터 기입 주파수를 구비한 NAND 시스템에 관한 것이다.
메모리 디바이스들은 일반적으로 컴퓨터 또는 그외의 전자 디바이스의 내부의 반도체 집적 회로들로서 제공된다. RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 및 플래시 메모리를 포함하는 다수의 상이한 유형들의 메모리가 존재한다.
플래시 메모리 디바이스들은 광범위한 전자 애플리케이션들을 위한 비휘발성 메모리의 대중적 소스(source)로 발전되어 왔다. 플래시 메모리 디바이스들은 일반적으로 높은 메모리 집적도, 높은 신뢰성, 및 저전력 소모를 가능하게 하는 하나의 트랜지스터 메모리 셀을 사용한다. 전하 저장 또는 트랩핑(trapping) 층들 또는 그외의 물리적 현상들의 프로그래밍을 통해, 셀들의 임계 전압의 변화는 각각의 셀의 데이터 값을 판정한다. 플래시 메모리는 개인용 컴퓨터, PDA(personal digital assistant), 디지털 카메라, 디지털 미디어 플레이어, 휴대폰, 및 착탈가능한 메모리 모듈에 공통적으로 사용된다.
NAND 플래시 메모리 디바이스는, 기본적인 메모리 셀 구성이 배열되는 논리적 형태로 지칭되는, 일반적인 유형의 플래시 메모리 디바이스이다. 일반적으로, NAND 플래시 메모리 디바이스들을 위한 메모리 셀들의 어레이는 어레이의 행(row)의 각각의 메모리 셀의 제어 게이트가 워드 라인에 접속되도록 구성된다. 어레이의 열(column)은, 선택 라인들인, 소스 선택 라인 및 드레인 선택 라인의 쌍 사이에 소스에서 드레인으로 직렬로 함께 접속된 메모리 셀들의 스트링(string)들(종종 NAND 스트링으로 지칭됨)을 포함한다. 소스 선택 라인은 NAND 스트링과 소스 선택 라인 사이의 각각의 교차점에서 소스 선택 게이트를 포함하고, 드레인 선택 라인은 NAND 스트링과 드레인 선택 라인 사이의 각각의 교차점에서 드레인 선택 게이트를 포함한다. 선택 게이트들은 일반적으로 전계-효과 트랜지스터들이다. 각각의 소스 선택 게이트는 소스 라인에 접속되는 한편, 각각의 드레인 선택 게이트는 열 비트 라인에 접속된다.
메모리 어레이는 메모리 셀의 제어 게이트에 접속된 워드 라인을 선택함으로써 메모리 셀들의 행을 활성화시키는 행 디코더에 의해 액세스된다. 또한, 각각의 스트링의 선택되지 않은 메모리 셀들의 제어 게이트들에 접속된 워드 라인들은 각각의 스트링의 선택되지 않은 메모리 셀들을 패스 트랜지스터(pass transistor)들로서 동작하도록 구동되어, 저장된 데이터 값에 의해 제한을 받지 않는 방법으로 전류를 통과시킨다. 다음으로, 전류는 각각의 스트링의 선택된 메모리 셀들에 의해서만 제한을 받는, 대응하는 선택 게이트들을 경유하여 각각의 NAND 스트링을 통해 열 비트 라인으로부터 소스 라인으로 흐른다. 이것은 선택된 메모리 셀들의 행의 현재 인코딩된 데이터 값들을 열 비트 라인들에 배치한다.
NAND 플래시 메모리 디바이스는 공통 멀티플렉싱된 입력/출력 버스를 통해 명령, 어드레스, 및 데이터를 순차적으로 수신하고, 공통 멀티플렉싱된 입력/출력 버스를 통해 데이터를 출력한다. 메모리 디바이스는 또한 명령 및 어드레스 입력 및 데이터 입력을 타이밍하거나 또는 동기화시키기 위한 단일 클럭 신호를 수신한다. 명령, 열 어드레스의 부분들, 행 어드레스의 부분들, 및 입력 데이터의 부분들은 단일 클럭 신호의 주파수로 수신된다. 클럭 신호의 주파수는 명령, 어드레스, 또는 데이터 컴포넌트들 중 임의의 하나를 수신하기 위해 메모리 디바이스에서 필요로 하는 최대 시간에 기초하여 선택된다.
전술된 이유들 및 본 명세서를 읽고 이해함으로써 본 기술 분야의 당업자들에게 명확하게 될 이하에 기술되는 그외의 이유들 때문에, 메모리 디바이스의 대안적인 타이밍 방식에 대한 본 기술 분야의 요구가 존재한다.
메모리 디바이스들의 타이밍 방식들에 관한 전술된 문제점들 및 그외의 문제점들은 본 발명에 의해 다루어지고 본 명세서를 읽고 학습함으로써 이해될 것이다.
일 실시예에 있어서, 본 발명은 제1 주파수로 명령 및 어드레스 신호들을 수신하는 단계, 및 제1 주파수보다 더 높은 제2 주파수로 데이터 신호를 수신하는 단계를 포함하는, NAND 플래시 메모리 디바이스를 동작시키는 방법을 제공한다.
본 발명의 추가의 실시예들은 다양한 범주의 방법 및 장치를 포함한다.
도 1은 본 발명의 실시예에 따른, NAND 플래시 메모리 디바이스의 간략화된 블록도이다.
도 2는 본 발명의 다른 실시예에 따른, 명령-및-어드레스-로드 및 데이터 로드에 대한 타이밍도이다.
본 발명의 이하의 상세한 설명에서, 본 명세서의 일부분을 형성하고, 예시의 목적으로, 본 발명이 구현될 수 있는 특정한 실시예들을 도시하는 첨부 도면들이 참조된다. 도면들에서 유사한 참조번호들은 일부의 도면들을 통해 실질적으로 유사한 컴포넌트들을 기술한다. 이러한 실시예들은 본 기술 분야의 당업자들이 본 발명을 구현할 수 있도록 충분히 상세하게 기술된다. 다른 실시예들이 사용될 수 있고, 본 발명의 범주를 벗어나지 않고 구조적, 논리적, 및 전기적 변경들이 이루어질 수 있다. 따라서, 이하의 상세한 설명은 제한적인 관점에서 보아서는 아니되며, 본 발명의 범주는 첨부된 청구범위 및 그 등가물들에 의해서만 정의된다.
본 발명의 실시예에 따르면, 도 1은 전자 시스템의 일부분으로서 프로세서(130)에 연결된 NAND 플래시 메모리 디바이스(100)의 간략화된 블록도이다. 프로세서(130)는 메모리 제어기 또는 그외의 외부 호스트 디바이스일 수 있다. 메모리 디바이스(100)는 행들 및 열들로 배열된 메모리 셀들(104)의 어레이를 포함한 다. 행 디코더(108) 및 열 디코더(110)는 어드레스 신호들을 디코드하도록 제공된다. 어드레스 신호들은 메모리 어레이(104)를 액세스하기 위해 수신되고 디코드된다. 메모리 디바이스(100)는 또한 메모리 디바이스(100)로의 명령들, 어드레스들, 및 데이터의 입력뿐만 아니라 메모리 디바이스(100)로부터의 데이터 및 상태 정보의 출력을 관리하는 입력/출력(I/O) 제어 회로(112)를 포함한다. 어드레스 레지스터(114)는 디코딩 전에 어드레스 신호들을 래치하기 위해 I/O 제어 회로(112)와, 행 디코더(108) 및 열 디코더(110) 사이에 연결된다. 명령 레지스터(124)는 입력 명령들을 래치하기 위해 I/O 제어 회로(112)와 제어 로직(116) 사이에 연결된다. 제어 로직(116)은 명령들에 응답하여 메모리 어레이(104)에 대한 액세스를 제어하고 외부 프로세서(130)를 위한 상태 정보를 생성한다. 제어 로직(116)은 어드레스들에 응답하여 행 디코더(108) 및 열 디코더(110)를 제어하기 위해 행 디코더(108) 및 열 디코더(110)에 연결된다. 제어 로직(116)은 또한 캐시 레지스터(118)에 연결된다. 캐시 레지스터(118)는, 메모리 어레이(104)가 다른 데이터를 각각 기입하거나 또는 판독하느라 바쁜 중에, 제어 로직(116)에 의해 한시적으로 데이터를 저장하도록 지시를 받아, 입력되거나 또는 출력되는 데이터를 래치한다. 기입 동작 중에, 데이터는 메모리 어레이(104)로의 전송을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)로 전달되고, 다음으로 I/O 제어 회로(112)로부터 캐시 레지스터(118)에 새로운 데이터가 래치된다. 판독 동작 중에, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로(112)로 전달되고, 다음으로 데이터 레지스터(120)로부터 캐시 레지스터(118)로 새로운 데이터가 전달된다. 상태 레지스터(122)는 프로세서(130)로의 출력을 위한 상태 정보를 래치하기 위해 I/O 제어 회로(112)와 제어 로직(116) 사이에 연결된다.
메모리 디바이스(100)는 제어 링크(132)를 통해 프로세서(130)로부터의 제어 신호들을 제어 로직(116)에서 수신한다. 본 발명에 따르면, 제어 신호들은 칩 인에이블 CE # , 명령 래치 인에이블 CLE , 어드레스 래치 인에이블 ALE , 및 기입 인에이블 WE # 을 포함할 수 있다. 메모리 디바이스(100)는 멀티플렉싱된 입력/출력(I/O) 버스(134)를 통해 프로세서(130)로부터 명령 신호들(또는 명령들), 어드레스 신호들(또는 어드레스들), 및 데이터 신호들(또는 데이터)을 수신하고, I/O 버스(134)를 통해 프로세서(130)로 데이터를 출력한다.
구체적으로, 명령들은 I/O 버스(134)의 입력/출력(I/O) 핀들 [0:7]을 통해 I/O 제어 회로(112)에 수신되고 명령 레지스터(124)로 기입된다. 어드레스들은 버스(134)의 입력/출력(I/O) 핀들 [0:7]을 통해 I/O 제어 회로(112)에 수신되고 어드레스 레지스터(114)로 기입된다. 데이터는 8-비트 디바이스에 대한 입력/출력(I/O) 핀들 [0:7] 또는 16-비트 디바이스에 대한 입력/출력(I/O) 핀들 [0:15]을 통해 I/O 제어 회로(112)에 수신되고 캐시 레지스터(118)로 기입된다. 후속하여, 데이터는 메모리 어레이(104)를 프로그래밍하기 위해 데이터 레지스터(120)로 기입된다. 다른 실시예에 있어서, 캐시 레지스터(118)는 생략될 수 있고, 데이터는 데이터 레지스터(120)로 직접 기입된다. 데이터는 또한 8-비트 디바이스에 대한 입력/출력(I/O) 핀들 [0:7] 또는 16-비트 디바이스에 대한 입력/출력(I/O) 핀들 [0:15]을 통해 출력된다. 추가의 회로 및 제어 신호들이 제공될 수 있고, 도 1의 메모리 디바이스는 본 발명에 초점을 맞추는 것을 지원하도록 간략화되었다는 것이 본 기술분야의 당업자들에게 이해될 것이다. 또한, 다양한 신호들의 수신 및 출력에 대한 일반적인 관행에 따라 특정한 I/O 핀들이 기술되나, 그외의 조합들 또는 다수의 I/O 핀들이 다양한 실시예들에 사용될 수 있다는 것에 유의한다.
본 발명의 다른 실시예에 따르면, 도 2는 명령-및-어드레스-로드 및 데이터 로드(또는 기입)에 대한 타이밍도이다. 기입 인에이블 WE # 제어 신호는, 명령 COM , 시작 열 어드레스의 부분들 CA 와 같은 제1 어드레스의 부분들, 시작 행 어드레스의 부분들 RA 와 같은 제2 어드레스의 부분들, 및 데이터 부분들 D 를, I/O 버스(134)를 통해 메모리 디바이스(100)에서 순차적으로 수신하는 것을 타이밍하기 위한 클럭 신호로서 기능한다. 일 실시예에 있어서, 프로세서(130)는 기입 인에이블 WE # 을 생성하고 제어하기 위한 클럭-및-제어 회로(140)(도 1)를 포함한다. 즉, 클럭-및-제어 회로(140)는 명령, 어드레스, 또는 데이터가 프로세서(130)로부터 메모리 디바이스(100)로 전송되고 있는지의 여부에 따라 기입 인에이블 WE # 을 수정한다. 예를 들어, 클럭-및-제어 회로(140)는 프로세서(130)가 메모리 디바이스(100)로 데이터를 전송하는 것에 응답하여 기입 인에이블 WE # 의 주파수를 증가시켜, 데이터가 명령 또는 어드레스보다 높은 주파수로 로드된다.
명령 COM 은 명령 레지스터(124)로 로드되고, 시작 열 및 행 어드레스들은 어드레스 레지스터(114)로 로드되고, 데이터는 캐시 레지스터(118)로 로드되거나 또는 데이터 레지스터(120)로 직접 로드된다. 시작 열 어드레스의 부분들 CA 는 시작 열 어드레스를 구성하고, 시작 행 어드레스의 부분들 RA 는 시작 행 어드레스를 구 성하는 것에 유의한다. 시작 열 어드레스가 완전히 로드되면, 시작 행 어드레스의 제1 부분 RA가 로드된다. 열 및 행 어드레스들은 디코딩을 위해 열 디코더(110) 및 행 디코더(108)(도 1)에 각각 래치된다.
명령 COM 및 시작 열 어드레스의 부분들 CA , 및 시작 행 어드레스의 부분들 RA 가 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 명령-및-어드레스 사이클(cycle) 시간 tWC 중에 연속하여 각각 로드된다. 도 2에 도시된 바와 같이, 일 실시예에 있어서, 명령-및-어드레스 사이클 시간 tWC는 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 상승 클럭 에지에서 시작하고, 연속하여 바로 후속하는, 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 상승 클럭 에지에서 끝난다.
구체적으로, 도 2에 도시된 바와 같이, 칩 인에이블 CE # 및 어드레스 래치 인에이블 ALE 이 로우(low)이고 명령 래치 인에이블 CLE 가 하이(high)인 경우, 명령 COM 은 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 상승 클럭 에지에서 명령 레지스터(124)(도 1)로 로드된다. 도 2에 도시된 바와 같이, 칩 인에이블 CE # 및 명령 래치 인에이블 CLE 가 로우이고 어드레스 래치 인에이블 ALE 가 하이인 경우, 열 어드레스의 부분들 CA 및 행 어드레스의 부분들 RA는 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 상승 클럭 에지에서 어드레스 레지스터(114)(도 1)로 로드된다.
열 어드레스의 제1 부분 CA 는, 명령 COM 이 로드된 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 상승 클럭 에지에 바로 후속하는 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 상승 클럭 에지에서 로드된다. 행 어드레스의 제1 부분 RA 는, 열 어드레스의 마지막 부분 CA 가 로드된 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 상승 클럭 에지에 바로 후속하는 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 상승 클럭 에지에서 로드된다.
데이터는 기입 인에이블 WE # 의 데이터-로드 부분의 데이터-로드 사이클 시간 tWCD 중에 로드된다. 도 2에 도시된 바와 같이, 일 실시예에 있어서, 기입 인에이블 WE # 의 데이터-로드 부분의 데이터 로드-사이클 시간 tWCD는 기입 인에이블 WE # 의 데이터-로드 부분의 상승 클럭 에지에서 시작하고, 바로 후속하는 기입 인에이블 WE# 의 데이터-로드 부분의 상승 클럭 에지에서 끝난다. 다른 실시예에 있어서, 기입 인에이블 WE # 의 데이터 로드 부분, 및 따라서 데이터 로딩은, 기입 인에이블 WE# 의 명령-및-어드레스 로드 부분의 마지막 상승 클럭 에지, 즉, 행 어드레스의 마지막 부분 RA 의 로딩에 대응하여 시작하는 지연 시간 tADL 후에 시작한다. 다른 실시예에 있어서, 어드레스 래치는 지연 시간 tADL 중에 ALE 천이를 로우로 인에이블하는 한편, 칩 인에이블 CE # 및 명령 래치 인에이블 CLE 는 로우를 유지한다. 따라서, 데이터는 어드레스 래치 인에이블 ALE , 칩 인에이블 CE # , 및 명령 래치 인에이블 CLE 가 로우인 경우, 기입 인에이블 WE # 의 데이터-로드 부분의 바로 연속하는 상승 클럭 에지들에서 로드된다.
기입 인에이블 WE # 의 데이터-로드 부분의 데이터-로드 사이클 시간 tWCD는 기 입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 명령-및-어드레스 사이클 시간 tWC보다 짧다는 것에 유의한다. 따라서, 기입 인에이블 WE # 의 데이터-로드 부분의 주파수는 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 주파수보다 더 높다. 일 실시예에 있어서, 데이터-로드 부분의 주파수는 메모리 디바이스의 성능에 따라 명령-및-어드레스 로드 부분의 주파수보다 약 2배 더 높을 수 있다. 이것은 더 빠른 데이터 로딩을 가능하게 하고 그외의 동작들에 대하여 기입 인에이블 WE # 을 더 빨리 릴리즈(release)한다. 일 실시예에 있어서, 프로세서는 기입 인에이블 WE # 의 데이터-로드 부분을 취득하기 위해 기입 인에이블 WE # 의 명령-및-어드레스 로드 부분의 기간을 분할하는 클럭 분할기를 사용할 수 있다.
본 명세서에는 특정한 실시예들을 도시하고 기술하였지만, 그 예시된 특정한 실시예들을 동일한 목적을 달성하도록 산출되는 임의의 구성으로 대체할 수 있다는 점을 당업자라면 이해할 것이다. 본 발명의 다수의 변경예는 당업자에게는 명백할 것이다. 따라서, 본원은 본 발명의 모든 변경예 또는 변형예를 커버하도록 의도된다. 본 발명은 이하의 청구범위 및 그의 등가물에 의해서만 한정되도록 명백하게 의도된다.

Claims (23)

  1. NAND 플래시 메모리 디바이스를 동작시키는 방법으로서,
    제1 주파수로 명령 및 어드레스 신호들을 수신하는 단계; 및
    상기 제1 주파수보다 더 높은 제2 주파수로 데이터 신호를 수신하는 단계
    를 포함하는 NAND 플래시 메모리 디바이스 동작 방법.
  2. 제1항에 있어서,
    상기 명령, 어드레스, 및 데이터 신호들을 연속하여 수신하는 단계를 더 포함하는 NAND 플래시 메모리 디바이스 동작 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 주파수는 상기 어드레스 신호의 마지막 부분을 수신하는 것과 상기 데이터 신호의 제1 부분을 수신하는 것 사이의 지연 시간 후에 시작하는 NAND 플래시 메모리 디바이스 동작 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 주파수는 상기 어드레스 신호의 마지막 부분이 수신되는 클럭 신호의 상승 클럭 에지 직후에 발생하는 클럭 신호의 상승 클럭 에지에서 시작하는 NAND 플래시 메모리 디바이스 동작 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 명령 신호 및 상기 어드레스 신호는 클럭 신호의 제1 부분의 바로 연속하는 상승 클럭 에지들에서 각각 수신되고,
    상기 데이터 신호의 제1 부분은 상기 클럭 신호의 제2 부분의 상승 클럭 에지에서 수신되고 - 상기 데이터 신호의 상기 제1 부분이 수신되는 상기 클럭 신호의 상기 제2 부분의 상기 상승 클럭 에지는 상기 어드레스 신호의 마지막 부분이 수신되는 상기 클럭 신호의 상기 제1 부분의 상승 클럭 에지 직후에 배치됨 - ,
    상기 데이터 신호의 나머지 부분들은 상기 클럭 신호의 상기 제2 부분의 바로 연속하는 상승 클럭 에지들에서 수신되고,
    상기 클럭 신호의 상기 제1 부분은 상기 제1 주파수를 가지며 상기 클럭 신호의 상기 제2 부분은 상기 제2 주파수를 갖는 NAND 플래시 메모리 디바이스 동작 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 어드레스 신호는 시작 어드레스 신호인 NAND 플래시 메모리 디바이스 동작 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 어드레스 신호는 상기 명령 신호가 수신된 클럭 신호의 상승 에지에 바 로 후속하는 클럭 신호의 상승 에지에서 수신되는 NAND 플래시 메모리 디바이스 동작 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 어드레스 신호는 제1 및 제2 어드레스들을 포함하는 NAND 플래시 메모리 디바이스 동작 방법.
  9. 제8항에 있어서,
    상기 제2 어드레스의 제1 부분은 상기 제1 어드레스의 마지막 부분이 수신된 클럭 신호의 상승 에지에 바로 후속하는 클럭 신호의 상승 에지에서 수신되는 NAND 플래시 메모리 디바이스 동작 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 및 제2 어드레스들은 각각 열(column) 및 행(row) 어드레스들인 NAND 플래시 메모리 디바이스 동작 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 어드레스 신호를 디코딩하는 단계를 더 포함하는 NAND 플래시 메모리 디바이스 동작 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 명령 및 어드레스 신호들을 수신하는 단계는 상기 메모리 디바이스의 명령 레지스터에서 상기 명령 신호를 수신하는 단계와 상기 메모리 디바이스의 어드레스 레지스터에서 상기 어드레스 신호를 수신하는 단계를 포함하는 NAND 플래시 메모리 디바이스 동작 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    데이터 신호를 수신하는 단계는 상기 메모리 디바이스의 캐시 레지스터 또는 데이터 레지스터에서 상기 데이터 신호를 수신하는 단계를 포함하는 NAND 플래시 메모리 디바이스 동작 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 명령 어드레스 및 데이터 신호들은 공통 버스를 통해 수신되는 NAND 플래시 메모리 디바이스 동작 방법.
  15. 전자 시스템으로서,
    프로세서;
    NAND 플래시 메모리 디바이스; 및
    상기 프로세서와 상기 메모리 디바이스 사이에 연결된 입력/출력 버스
    를 포함하고,
    상기 프로세서는,
    상기 입력/출력 버스를 통해 상기 메모리 디바이스로 명령 및 어드레스 신호들을 제1 주파수로 송신하는 단계; 및
    상기 제1 주파수보다 더 높은 제2 주파수로, 상기 입력/출력 버스를 통해 상기 메모리 디바이스로 데이터 신호를 송신하는 단계
    를 포함하는 방법을 수행하도록 구성된 전자 시스템.
  16. 제15항에 있어서,
    상기 방법은, 상기 명령, 어드레스, 및 데이터 신호들을 연속하여 송신하는 단계를 더 포함하는 전자 시스템.
  17. 제15항 또는 제16항에 있어서,
    상기 방법에서, 상기 제2 주파수는 상기 어드레스 신호의 마지막 부분을 송신하는 것과 상기 데이터 신호의 제1 부분을 송신하는 것 사이의 지연 시간 후에 시작하는 전자 시스템.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 방법에서, 상기 제2 주파수는 상기 어드레스 신호의 마지막 부분이 송신된 상기 클럭 신호의 상승 클럭 에지 직후에 발생하는, 상기 프로세서에 의해 생성된, 클럭 신호의 상승 클럭 에지에서 시작하는 전자 시스템.
  19. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 방법에서, 상기 어드레스 신호는 상기 명령 신호가 수신된 상기 클럭 신호의 상승 에지에 바로 후속하는, 상기 프로세서에 의해 생성된, 클럭 신호의 상승 에지에서 수신되는 전자 시스템.
  20. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 방법에서,
    상기 명령 및 상기 어드레스 신호들은 상기 프로세서에 의해 생성된 클럭 신호의 제1 부분의 바로 연속하는 상승 클럭 에지들에서 각각 송신되고,
    상기 데이터 신호의 제1 부분은 상기 클럭 신호의 제2 부분의 상승 클럭 에지에서 송신되고 - 상기 데이터 신호의 상기 제1 부분이 송신된 상기 클럭 신호의 상기 제2 부분의 상기 상승 클럭 에지는 상기 어드레스 신호의 마지막 부분이 송신된 상기 클럭 신호의 상기 제1 부분의 상승 클럭 에지 직후에 배치됨 - ,
    상기 데이터 신호의 나머지 부분들은 상기 클럭 신호의 상기 제2 부분의 바로 연속하는 상승 클럭 에지들에서 송신되고,
    상기 클럭 신호의 상기 제1 부분은 상기 제1 주파수를 가지며 상기 클럭 신호의 상기 제2 부분은 상기 제2 주파수를 갖는 전자 시스템.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서,
    상기 프로세서와 상기 메모리 디바이스 사이에 연결된 제어 링크를 더 포함하고, 상기 클럭 신호는 상기 제어 링크를 통해 상기 메모리 디바이스로 송신되는 전자 시스템.
  22. 제15항에 있어서,
    상기 프로세서는 상기 입력/출력 버스를 통해 상기 프로세서로부터 상기 메모리 디바이스로의 명령, 어드레스, 및 데이터 신호들의 전송을 타이밍하기 위한 클럭 신호를 생성하기 위해 제어-및-클럭 회로를 포함하고,
    상기 명령 및 어드레스 신호들의 전송은 상기 제1 주파수를 갖는 상기 클럭 신호의 제1 부분에 의해 타이밍되고, 상기 데이터 신호의 전송은 상기 제2 주파수를 갖는 상기 클럭 신호의 제2 부분에 의해 타이밍되는 전자 시스템.
  23. 제22항에 있어서,
    상기 제어-및-클럭 회로는 상기 프로세서가 상기 입력/출력 버스를 통해 상기 명령 및 어드레스 신호들을 상기 메모리 디바이스로 송신하는 것에 응답하여 상기 클럭 신호의 상기 제1 부분을 생성하고,
    상기 제어-및-클럭 회로는 상기 프로세서가 상기 입력/출력 버스를 통해 상기 데이터 신호를 상기 메모리 디바이스로 송신하는 것에 응답하여 상기 클럭의 상기 제2 부분을 생성하는 전자 시스템.
KR1020087030776A 2006-05-18 2007-05-17 명령-및-어드레스-로드 주파수보다 더 높은 데이터 기입 주파수를 구비한 ｎａｎｄ 시스템 KR100974779B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/436,352 US7558131B2 (en) 2006-05-18 2006-05-18 NAND system with a data write frequency greater than a command-and-address-load frequency
US11/436,352 2006-05-18

Publications (2)

Publication Number Publication Date
KR20090026291A true KR20090026291A (ko) 2009-03-12
KR100974779B1 KR100974779B1 (ko) 2010-08-06

Family

ID=38711835

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087030776A KR100974779B1 (ko) 2006-05-18 2007-05-17 명령-및-어드레스-로드 주파수보다 더 높은 데이터 기입 주파수를 구비한 ｎａｎｄ 시스템

Country Status (4)

Country Link
US (2) US7558131B2 (ko)
KR (1) KR100974779B1 (ko)
CN (1) CN101467213A (ko)
WO (1) WO2007136704A2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7606966B2 (en) * 2006-09-08 2009-10-20 Sandisk Corporation Methods in a pseudo random and command driven bit compensation for the cycling effects in flash memory
US7885112B2 (en) * 2007-09-07 2011-02-08 Sandisk Corporation Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages
US7734861B2 (en) * 2006-09-08 2010-06-08 Sandisk Corporation Pseudo random and command driven bit compensation for the cycling effects in flash memory
US7554858B2 (en) * 2007-08-10 2009-06-30 Micron Technology, Inc. System and method for reducing pin-count of memory devices, and memory device testers for same
US8145866B2 (en) * 2008-05-27 2012-03-27 Micron Technology, Inc. Selective register reset
KR20110119406A (ko) * 2010-04-27 2011-11-02 삼성전자주식회사 동작 모드 전환기능을 갖는 불휘발성 반도체 메모리 장치 및 동작 모드 전환방법
US8681555B2 (en) * 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8843693B2 (en) 2011-05-17 2014-09-23 SanDisk Technologies, Inc. Non-volatile memory and method with improved data scrambling
US8514624B2 (en) 2011-06-21 2013-08-20 Micron Technology, Inc. In-field block retiring
US10162406B1 (en) 2017-08-31 2018-12-25 Micron Technology, Inc. Systems and methods for frequency mode detection and implementation
US10395701B1 (en) * 2018-05-09 2019-08-27 Micron Technology, Inc. Memory device with a latching mechanism
US11693794B2 (en) * 2020-08-31 2023-07-04 Sandisk Technologies Llc Tunable and scalable command/address protocol for non-volatile memory
KR20220050683A (ko) 2020-10-16 2022-04-25 삼성전자주식회사 고효율 입출력 인터페이스를 지원하는 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2024500532A (ja) * 2021-04-07 2024-01-09 長江存儲科技有限責任公司 高性能入力バッファおよびそれを有するメモリデバイス

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361227A (en) 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JP3444154B2 (ja) * 1997-09-17 2003-09-08 日本電気株式会社 メモリアクセス制御回路
JP4025488B2 (ja) * 1999-09-30 2007-12-19 富士通株式会社 半導体集積回路およびその制御方法
KR20010084671A (ko) * 2000-02-28 2001-09-06 윤종용 내부 클럭 신호의 주파수가 가변되는 동기식 디램 반도체장치
US20030093702A1 (en) * 2001-03-30 2003-05-15 Zheng Luo System on a chip with multiple power planes and associate power management methods
JP2003059275A (ja) * 2001-08-10 2003-02-28 Seiko Epson Corp 不揮発性半導体集積回路
JP3822081B2 (ja) * 2001-09-28 2006-09-13 東京エレクトロンデバイス株式会社 データ書込装置、データ書込制御方法及びプログラム
JP4050555B2 (ja) * 2002-05-29 2008-02-20 株式会社東芝 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4314057B2 (ja) 2003-04-18 2009-08-12 サンディスク コーポレイション 不揮発性半導体記憶装置および電子装置
JP2005108273A (ja) 2003-09-26 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置
KR100966895B1 (ko) * 2004-01-06 2010-06-30 삼성전자주식회사 불휘발성 메모리의 테스트 장치 및 방법
JP4284527B2 (ja) * 2004-03-26 2009-06-24 日本電気株式会社 メモリインターフェイス制御回路
US7218137B2 (en) * 2004-04-30 2007-05-15 Xilinx, Inc. Reconfiguration port for dynamic reconfiguration
US7109750B2 (en) * 2004-04-30 2006-09-19 Xilinx, Inc. Reconfiguration port for dynamic reconfiguration-controller
US8164368B2 (en) * 2005-04-19 2012-04-24 Micron Technology, Inc. Power savings mode for memory systems
KR101048380B1 (ko) * 2005-05-21 2011-07-12 삼성전자주식회사 메모리 모듈 장치
US7345926B2 (en) * 2006-04-24 2008-03-18 Sandisk Corporation High-performance flash memory data transfer

Also Published As

Publication number Publication date
WO2007136704A3 (en) 2008-03-06
US20070268775A1 (en) 2007-11-22
CN101467213A (zh) 2009-06-24
US20090262591A1 (en) 2009-10-22
KR100974779B1 (ko) 2010-08-06
US7558131B2 (en) 2009-07-07
WO2007136704A2 (en) 2007-11-29
US7855927B2 (en) 2010-12-21

Similar Documents

Publication Publication Date Title
KR100974779B1 (ko) 명령-및-어드레스-로드 주파수보다 더 높은 데이터 기입 주파수를 구비한 ｎａｎｄ 시스템
US11031081B2 (en) Apparatus having memory arrays and having trim registers associated with memory array access operation commands
US11955204B2 (en) Apparatuses and methods for concurrently accessing different memory planes of a memory
US10453524B2 (en) NAND flash memory device performing continuous reading operation using NOR compatible command, address and control scheme
US8199587B2 (en) Memory devices and their operation with different sets of logical erase blocks
US6058048A (en) Flash memory device used as a boot-up memory in a computer system
US10283174B2 (en) Memory system initializing page buffers and operating method thereof
WO2016171974A1 (en) Methods and apparatuses for command shifter reduction
US11442664B2 (en) Memory system and method of operating the same
CN114341772A (zh) 半导体存储器中的功率管理
US6788588B2 (en) Asynchronous semiconductor memory device
US8213235B2 (en) Nonvolatile memory device
US7073016B2 (en) Random access interface in a serial memory device
US9007867B2 (en) Loading trim address and trim data pairs
KR20110078734A (ko) 반도체 메모리 장치의 동작 방법
US7062599B2 (en) Flash memory programming
US8531905B2 (en) Memory apparatus and refresh method thereof
JP2007035163A (ja) 不揮発性半導体記憶装置及び信号処理システム
US11862253B2 (en) Data output control circuit and semiconductor apparatus including the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130719

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140721

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150626

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 9